JPH08307249A

JPH08307249A - 位相同期信号発生装置

Info

Publication number: JPH08307249A
Application number: JP7104091A
Authority: JP
Inventors: Masami Izeki; 正己井関; Motoaki Kawasaki; 素明川崎; Hironari Ehata; 裕也江幡
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-04-27
Filing date: 1995-04-27
Publication date: 1996-11-22

Abstract

(57)【要約】【目的】安定に同期クロックを発生し、かつ、同期ジ
ッタを抑える。【構成】同期トリガ信号ＨＤに位相同期した位相同期
クロック信号ＳＣＫと同周波数の三角波信号を発生する
基準クロック発生器２と、同期トリガ信号ＨＤによって
所定時間位相比較動作がホールド可能であり、位相同期
クロック信号ＳＣＫと同周波数で発振する計測用クロッ
ク信号ＣＫを同期トリガ信号ＨＤのエッジに同期して所
定時間出力するＧＰＬＬ３と、所定時間中に三角波信号
に対する計測用クロック信号ＣＫの位相を計測する逐次
位相計測部５と、この逐次位相計測部５の計測結果に基
づいて位相同期クロック信号ＳＣＫを出力する出力手段
としてのＤ／Ａ変換器６、コンパレータ７，８、スイッ
チＳＷ１０，１１、デューティ再生回路１２とを具え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期トリガ信号に対し
て同期したクロック信号を発生する位相同期信号発生装
置に関するものである。

【０００２】

【従来の技術】

（従来例１）ビデオ信号を半導体メモリに記憶するビデ
オメモリにおいて、入力されるビデオ信号の水平同期信
号に同期したサンプリングクロックを作成するため従来
は、図６の構成の位相同期発生器を使用している。この
動作を図７を用いて説明する。図７の（ａ）はトリガ信
号としての水平同期（ＨＤ）信号、（ｂ）はインバータ
１７の出力信号を示す。

【０００３】今、ＨＤ信号がＨレベルであったとすると
ＮＡＮＤゲート１５と遅延時間τをもつディレーライン
１６によって、インバータ１７を介して出力される出力
端子には周期２τの方形波パルスが発振出力される（
期間）。ＨＤ信号がＬレベルのときＮＡＮＤゲート１５
の出力が強制的にＨレベルになり従ってインバータ１７
の出力はＬレベルに固定される（期間）。ＨＤ信号の
Ｌレベル期間の立上りに同期した同期クロック信号がイ
ンバータ１７より出力される。

【０００４】（従来例２）レーザビームプリンタ（ＬＢ
Ｐ）においては、レーザビームを感光ドラムに一定速度
でスキャンしながら照射し、照射された所だけ印画トナ
ーを付着させる。これを紙面に転写させて、画像情報を
紙面上に形成するものである。レーザ照射の水平同期を
とるために感光ドラムと機械的に一定な位置にビームデ
ィテクト（ＢＤ）ミラーを配置して、これにレーザビー
ムを照射させ反射光を光電変換し、電気パルス信号に変
換してこれを水平同期（ＨＤ）信号としている。

【０００５】このようなＬＢＰシステムにおいて従来は
図８のような同期信号発生器を使用している。Ｎｆ₀ の
水晶発振器１８は必要とされる同期クロック信号周波数
（ｆ₀ ）のＮ倍の周波数のクロック信号を出力してい
る。このクロック信号はＮカウンタ１９に入力されクリ
ア端子がＨレベルのとき、ｆ₀ の周波数のクロック信号
を出力する。今、クリア端子に入力されるＨＤ信号がＬ
レベルになるとＮカウンタ１９はカウントクリアされ出
力端子はＬレベルに固定される。つまりＨＤ信号の立上
りエッジでＮカウンタ１９はカウントを開始するので、
このエッジに同期した同期クロック信号を発生させるこ
とができる。図９の（ａ）はＨＤ信号で、同図の（ｂ）
はＮカウンタ１９の出力信号である。図９の（ｂ）中の
同期ジッタ量（Ｔｊ）はＮｆ₀ クロック信号の１周期に
等しい。

【０００６】

【発明が解決しようとする課題】ゲーテッドオシレータ
を応用した従来例１では、発生するクロック周波数がデ
ィレーラインの遅延時間で決定されるため、周波数安定
度が不十分であり、位相誤差を積算してしまう。つま
り、１番目の発生クロック信号で得た同期精度がクロッ
ク数の増加に伴って悪化するので、画素数の多い高精細
画像の用途に不利でありＬＢＰシステムに使用できな
い。

【０００７】カウンタリセットを使用した従来例２で
は、発生するクロック周波数は水晶発振器１８の発振精
度であり、周波数安定度は十分であるので、前述のよう
な問題点はないが、同期精度は逓倍クロック信号の逓倍
値で決まる。文字のようなデジタル画像を印画するＬＢ
Ｐシステムにおいては逓倍値は８以上必要と言われてい
る。同期クロック周波数は画像の精細度の２乗に比例し
印画スピードに比例する。ＬＢＰシステムにおいて両項
目の要望は強く、同期クロック周波数は上昇する傾向に
ある。ビデオ画像を印画するカラーＬＢＰシステムにお
いては、Ｙｅ，Ｃｙ，Ｍｇ，Ｂｋ各色のトナー・ドット
位置を制御して高品位画像を得ようとするため、所望の
同期クロック周波数が２０ＭＨｚとすると６４０ＭＨｚ
の安全な逓倍クロックを発生しなければならず、これは
容易なことではない。

【０００８】本発明の目的は以上のような問題を解消し
たら位相同期信号発生装置を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、同期トリガ信号に位相同
期した位相同期クロック信号を発生する位相同期信号発
生装置において、前記位相同期クロック信号と同周波数
の三角波信号を発生する基準クロック発生器と、前記同
期トリガ信号によって所定時間位相比較動作がホールド
可能であり、前記位相同期クロック信号と同周波数で発
振する計測用クロック信号を前記同期トリガ信号のエッ
ジに同期して前記所定時間出力するＰＬＬ回路と、前記
所定時間中に前記三角波信号に対する前記計測用クロッ
ク信号の位相を計測する計測手段と、該計測手段の計測
結果に基づいて前記位相同期クロック信号を出力する出
力手段とを具えたことを特徴とする。

【００１０】また、請求項２にかかる発明は、請求項１
において、前記出力手段は、前記計測手段の計測結果に
対応した比較電圧を発生する手段と、該比較電圧と前記
三角波信号とをレベル比較する比較手段と、該比較手段
の比較出力信号のエッジを前記位相同期クロック信号の
エッジとして当該位相同期クロック信号を出力する手段
とを有することを特徴とする。

【００１１】さらに、請求項３にかかる発明は、請求項
２において、前記基準クロック発生器は、前記位相同期
クロック信号と同周波数の矩形波信号を前記三角波信号
と同時に発生し、かつ前記三角波信号と任意の比較電圧
とを比較する第２の比較手段を有し、前記出力手段は、
前記矩形波信号に基づいて前記計測結果に前記第２の比
較手段出力の一部を選択的に付加する手段を有すること
を特徴とする。

【００１２】さらに、請求項４にかかる発明は、請求項
１〜３のいずれかにおいて、前記出力手段は、前記基準
クロック発生器からの出力信号または前記ＰＬＬ回路か
らの出力信号に基づいて前記位相同期クロック信号の位
相を変更する可変遅延手段を有することを特徴とする。

【００１３】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１４】（第１の実施例）図１に本発明の第１の実
施例の全体ブロック図を示し、図２にその各部における
信号のタイミングを示す。

【００１５】図１において１は水晶発振器であり、原ク
ロック信号（ＰＣＫ）を基準クロック発生器２、および
ゲーテッドＰＬＬ（ＧＰＬＬ）３に出力する。基準クロ
ック発生器２は、ＰＣＫを基準としてＰＬＬによって位
相制御され、ＰＣＫと同周波数でデューティ５０％のク
ロック信号Ｑと、このクロック信号ＱがＬレベルのとき
立上り、クロック信号ＱがＨレベルのとき立下りスロー
プの三角波信号（ＴＲＩ）を出力する。クロック信号Ｑ
は三角波ＴＲＩの立上り立下り判別信号として逐次位相
計測部５へ入力される。

【００１６】ＴＲＩは第１のレベルコンパレータ７およ
び第２のレベルコンパレータ８のそれぞれ正相入力端子
に入力される。第１のレベルコンパレータ７の逆相入力
端子にはＤＡ変換器６のアナログ電圧出力（ＤＡ）が入
力されている。第２のレベルコンパレータ８の逆相入力
端子にはＴＲＩの直流オフセット電圧（Ｖｍ）が入力さ
れている。

【００１７】第１のレベルコンパレータ７の出力と第２
のレベルコンパレータ８の出力はスイッチ（ＳＷ）１１
の入力端子Ｉ２，Ｉ１にそれぞれ入力され、ＳＷ１０の
出力である制御信号Ｓ２によって切り替えられて逐次位
相計測部５のデータ入力端子、およびデューティ再生回
路１２のクロック入力端子に入力される。

【００１８】ＧＰＬＬ３はＰＬＬを構成するＶＣＯを発
振停止することができるゲート入力、位相比較動作を停
止しそれまでの位相比較情報をホールドすることができ
るホールド信号入力を有しており、ゲート入力には、同
期トリガ信号（ＨＤ）に同期したリセット（ＲＳＴ）信
号が入力されており、ＲＳＴ信号がＨレベルの区間発振
を停止する。ホールド信号入力には、ＲＳＴ信号立上り
エッジから逐次位相計測部５が計測終了時までＨレベル
となるホールド信号（ＨＯＬＤ）が逐次位相計測部５よ
り入力されている。

【００１９】リセットパルス発生回路４にＨＤ信号が入
力されるとＲＳＴ信号がＴ１時間Ｈレベルとなる。この
期間ＧＰＬＬ３内のＶＣＯは発振を停止し、同時に位相
比較動作をホールド状態にする。ＲＳＴ信号がＬレベル
になるとＴ２時間後にＧＰＬＬ３内のＶＣＯが発振を開
始する。この再開されたＶＣＯの発振周波数ＣＫはＨＤ
信号入力直前まで位相制御されていた周波数、すなわち
水晶発振器１の出力ＰＣＫと同周波数でホールドされて
いる。

【００２０】逐次位相計測部５は、ＨＤ信号に同期して
いるＧＰＬＬ３出力のＣＫをホールド信号ＨＯＬＤがＨ
レベルの間だけＧＣＫとして出力し、このＧＣＫエッジ
で、第１のレベルコンパレータ７による三角波ＴＲＩと
ＤＡのレベル比較出力ＣＯＭＰ１に第２のレベルコンパ
レータ８の出力ＭＳＫによって処理された信号ＣＯＭＰ
の状態（ＨレベルまたはＬレベル）をチェックすること
により、Ｄ／Ａ変換器６のデータを最上位ビットからＧ
ＣＫのエッジ毎にＣＯＭＰの被計測エッジがＧＣＫエッ
ジに近づくように制御していく。ここで被計測エッジと
はＧＣＫ立上りエッジがＴＲＩの立上りスロープ側にあ
る時はＣＯＭＰの立上りエッジ、ＧＣＫ立上りエッジが
ＴＲＩの立下りスロープ側にある場合はＣＯＭＰの立下
りエッジである。最下位ビットが決定されるとＧＰＬＬ
３のホールド信号ＨＯＬＤをＬレベルにし、Ｄ／Ａ変換
器６の出力を保持する。このとき、ＧＣＫエッジとＣＯ
ＭＰエッジの位相差ｄ_t は、

【００２１】

【数１】ｄ_t ＝Ｔ０／２＾（Ｎ＋１）｛Ｎ：Ｄ／Ａ変換器６の精度（ｂｉｔ）およびＴ０：Ｐ
ＣＫの１周期｝の範囲に入っている。ここで、ＧＣＫは同期トリガ信号
（ＨＤ）にＴ１＋Ｔ２の時間差で同期しているのでＧＣ
Ｋにｄ_t の時間誤差で同期したＣＯＭＰエッジは、ＨＤ
信号にｄ_t の同期ジッタ量で同期していることになる。
Ｔ１，Ｔ２のあちはある程度ばらついていても、環境に
対して安定していれば問題ない。

【００２２】ＳＷ１１によってなされる処理は、Ｄ／Ａ
変換器６の出力ＤＡが三角波ＴＲＩの上下の頂上に非常
に近く設定された場合レベルコンパレータ７の出力は非
常に細いパルスを発生、または、パルスが出力されない
ということを避けるためのものである。逐次位相計測部
５でＲＳＴ信号入力後、まず、基準クロック発生器２の
方形波出力ＱをＧＣＫエッジでラッチし記憶することに
より、ＧＣＫエッジが三角波ＴＲＩの立上り、立下りど
ちらのスロープにあるかを判別する。その判別信号Ｄ０
によってＳＷ１０を制御する。

【００２３】ＳＷ１０の入力端子Ｉ１，Ｉ２には基準ク
ロックＱの反転信号ＮＱ，Ｑがそれぞれ入力されてい
る。ＳＷ１１は三角波ＴＲＩをそのセンタの直流電圧
（Ｖｍ）でレベル比較したＭＳＫ信号とＣＯＭＰ１をＳ
Ｗ１０の出力信号で切り替えている。その切り替えタイ
ミングは三角波の頂上のタイミング（Ｑの立上り立下り
エッジ）でありＧＣＫエッジがＴＲＩの立上りスロープ
にある場合はＴＲＩの立上りスロープ側ではＣＯＭＰ
を、立下りスロープ側ではＭＳＫをＳＷ１１が出力する
ようになっている。ＧＣＫエッジがＴＲＩの立下りスロ
ープにある場合はＴＲＩの立上りスロープ側ではＭＳＫ
を、立下りスロープ側ではＣＯＭＰをＳＷ１１が出力す
るようになっている。こうすることにより、ＣＯＭＰが
非常に細いパルスでも、また、出力されない場合でもＧ
ＣＫエッジのない方のスロープ側にＭＳＫ信号の半分が
ＣＯＭＰに付加されるのでパルス伝送、回路の安定動作
という面で問題が発生しない。

【００２４】ＳＷ１１より出力されるＣＯＭＰは、デュ
ーティ再生回路１２へ入力され、Ｄ₀ がＬレベルの時
は、ＣＯＭＰの立上りエッジが保存され、Ｄ０がＨレベ
ルの時はＣＯＭＰの立下りエッジを保存するためＣＯＭ
Ｐは反転され、デューティが５０％になるようにデュー
ティ再生される。またデューティ再生回路１２の出力
は、ＨＯＬＤ信号がＨレベルの期間はＣＯＭＰの被計測
エッジが逐次位相計測動作のため時間軸変動するので強
制的にＬレベルにされている。

【００２５】以上のようにデューティ再生回路１２の出
力が同期クロック信号ＳＣＫとして出力される。５０％
デューティ再生は被計測エッジからパルス幅Ｔ０／２の
モノマルチバイブレータにより得られる。すなわち、ま
ず、三角波発生回路（ＴＲＩ）２の動作を詳細に説明す
る。図１２に三角波発生回路（ＴＲＩ）２の内部ブロッ
ク図を示す。図１３は、図１２の動作を説明するタイミ
ングチャートである。図１２において、図１３（Ａ）の
ようなデューティの崩れている入力クロック信号ＳＣＫ
は、分周回路１１２で図１３（Ｂ）のように分周され
る。分周されたクロック信号は可変パルス遅延回路１０
０に入力され図１３（Ｃ）のように遅延クロックを出力
する。このクロック信号は、無遅延クロックと共に排他
的論理和（ＥＸＯＲ）回路１０１に入力され、例えばＥ
ＸＯＲ１０１出力には図１３（Ｄ）のようなクロック信
号を出力する。今、可変パルス遅延回路１００の遅延時
間が入力クロック信号の周期の１／２に設定したとする
と、ＥＸＯＲ１０１からデューティーの再生されたクロ
ック信号が出力される。

【００２６】このクロック信号は、三角波発生部１０７
に入力される。Ｑ６＝Ｑ８、２・Ｑ１１＝Ｑ７、Ｑ９＝
Ｑ１０、２・Ｒ４＝Ｒ７、Ｒ５＝Ｒ６とする。ただし、
トランジスタに対する等号はエミッタサイズが同じこと
を表す。この場合、コンデンサＣ１に流れる充放電電流
値は等しくなりＱ８によって充放電が切り換えられて三
角波信号を発生する。

【００２７】この三角波信号はバッファ１０３を介して
コンパレータアンプ１０４および１０５に入力される。
コンパレータアンプ１０４においては逆相入力に前記三
角波信号を入力し、正相入力には図１４（Ａ）で示すよ
うに、所望の三角波信号の上頂点から１０％レベルを規
定する電圧Ｖ１０が入力される。

【００２８】コンパレータアンプ１０４からは、三角波
信号のピーク値、オフセット値が規定値になっていると
すると図１４（Ｃ）のような１０％負パルスが出力され
る。一方、コンパレータアンプ１１においては、正相入
力に三角波信号を入力し、逆相入力に所望の三角波信号
の下頂点から１０％レバルを規定する電圧Ｖ９０が入力
される。

【００２９】前述のように、三角波信号が規定値である
ならば図１４（Ｃ）のような１０％負パルスがコンパレ
ータアンプ１０５より出力される。この２つのパルスは
図１７の回路例で示されるチャージポンプ回路１０６に
入力される。５・Ｑ２９＝９・Ｑ３３、Ｑ３３＝Ｑ３２
＝Ｑ３６、Ｑ３１＝Ｑ３７、９・Ｒ１５＝５・Ｒ１８、
Ｒ１６＝Ｒ１７＝Ｒ１９とすると、Ｑ３４、Ｑ３７がＯ
Ｎしたときに流れる電流値に対して、Ｑ３３に流れる電
流は１．８倍になる。

【００３０】このため、２つのコンパレータアンプの出
力パルスＰ１０、Ｐ９０のＬレベル期間の和が三角波信
号周期に対して２０％になったときのみ、コンデンサＣ
４に対する放電電流と充電電流の和が平衡してチャージ
ポンプ回路１０６の出力電圧が安定する。ところで、三
角波発生部１０７より三角波信号はコンデンサＣ１に対
して充放電電流のみで発生させているので三角波スロー
プは直線となっているため、前記チャージポンプ回路１
０６の平衡条件において三角波信号のピーク値は所望の
規定値になる。

【００３１】チャージポンプ回路１０６の出力はピーク
誤差作成回路１０８によってピーク誤差信号を作成して
三角波信号発生部１０７の充放電電流値を制御する。例
えば、三角波信号のピーク値が規定値より大きいとチャ
ージポンプ回路１０６の出力電圧は上昇し、ピーク誤差
作成回路１０８の出力電圧を下降させ三角波信号のピー
クレベル値を減少させるようにする。反対に、三角波信
号のピーク値が小さいとチャージポンプ回路１０６の出
力電圧が下降し、ピーク誤差信号の電圧を上昇させて三
角波信号のピークレベル値を増大させて規定値に収束さ
せる。

【００３２】一方、コンパレータアンプ１０４の出力は
図１５の回路例で示されるチャージポンプ回路１０９に
入力される。Ｑ２４＝Ｑ２６、９・Ｑ２３＝１０・Ｑ２
７、Ｒ１２＝Ｒ１３、１０・Ｒ１１＝９・Ｒ１４を満た
すようにするとコンデンサＣ３に対する充電電流値と放
電電流の平均値がパルスＰ１０のＬレベル期間が三角波
信号周期の１０％になったときのみ等しくなり、チャー
ジポンプ回路１０９の出力電圧を平衡させる。

【００３３】もし、三角波信号発生部１０７に入力され
るクロック信号のデューティが取れていないとすると、
三角波信号を発生させるコンデンサＣ１に供給される充
電電流値と放電電流値が等しいため、三角波信号のオフ
セット電圧が安定できず、従って、チャージポンプ回路
１０９も平衡することができない。チャージポンプ回路
１０９の出力はオフセット誤差作成回路１１０によっ
て、オフセット誤差信号が作成され可変パルス遅延回路
１００に入力されパルス遅延時間を変動することによっ
てクロックデューティ−を制御する。クロックデューテ
ィーの制御は三角波信号のオフセット電圧を規定するこ
とになる。

【００３４】以上説明したように、三角波発生回路内に
可変ディレー回路１００を設け、そのディレー量制御に
より三角波デューティーを５０％にコントロールするこ
とができる。同様に、デューティー再生回路１２の入力
信号ＣＯＭＰを三角波発生回路（ＴＲＩ）２の入力クロ
ックＣＫと置き換えて考えると、三角波発生回路２の入
力段（２分周器１１２，可変ディレー回路１００，ＥＸ
ＯＲ１０１）によりデューティー再生回路を構成するこ
とができる。このとき、デューティー再生回路１２の可
変ディレー回路は三角波発生部（ＴＲＩ）２の可変ディ
レー回路と同構成であり、その制御量（入力クロックの
半周期）も同一である。デューティー再生回路１２の可
変ディレー回路の制御は、厳密に５０％に制御する必要
はないので開ループ制御でよい。従って、三角波発生回
路（ＴＲＩ）２の可変ディレー回路１００の制御端子に
デューティー再生回路１２の可変ディレー回路の制御端
子を接続すればよい。

【００３５】モノマルチバイブレータの時定数の管理は
基準クロック発生器２がＰＬＬ動作により時定数を管理
しているため、相対的にモノマルチバイブレータの時定
数を管理することは容易である。

【００３６】図２は図１の動作を説明するタイミングチ
ャートである。図５は逐次位相計測部の回路例である。
図４は図５の動作を説明するタイミングチャートであ
る。逐次位相計測部の動作を以下に詳しく説明する。Ｒ
ＳＴ信号が入力されると図５においてＤＦＦ１〜７まで
リセットされ各出力はＬレベルになる。このためＤ／Ａ
変換器６の出力は三角波信号ＴＲＩの下側頂点以下の電
圧になる。また、図５中の全てのスイッチは１側を選択
する。さらに、ＤＦＦ７のＮＱ出力であるホールド信号
ＨＯＬＤはＨレベルになりＧＰＬＬ３は保持状態にな
る。ＲＳＴ信号がＬレベルになって１番目のゲーテッド
クロック（ＧＣＫ）エッジ到達時刻ｔ２のとき、ＤＦＦ
０のＱ出力はＨレベルになり、ＤＦＦ１のＤ入力がＨレ
ベルになる。ＤＦＦ１のＱ出力（Ｄ０）がＨレベルにな
るとスイッチＳ１１は２側を選択する。これによって、
ＤＦＦ１のＤ入力は基準クロック発生器２の矩形波出力
Ｑが入力されるとともに、ＤＦＦ２のＤ入力をＨレベル
にする。

【００３７】２番目のＧＣＫ信号のエッジの到達時刻ｔ
３の時、ＤＦＦ１は矩形波出力Ｑをこのエッジでラッチ
するのでＤＦＦ１のＱ出力には基準クロック信号Ｑのエ
ッジが三角波信号ＴＲＩの上昇スロープ（Ｌレベルにな
る）か下降スロープ（Ｈレベルになる）かを判別するＤ
０を出力する。またこの時刻ｔ３においてＤＦＦ２のＱ
出力Ｄ１はＨレベルになりＳ２１が２側を選択しＤＦＦ
２のＤ入力をＳＷ１１（図１）の出力ＣＯＭＰにすると
ともに、ＯＲ１出力をＨレベルにすることによってＳ１
２が２側を選択しＤＦＦ１のＤ入力とＱ出力を短絡して
ＤＦＦ１の出力を保持状態にする。加えてこの時刻ｔ３
にＤＦＦ３のＤ入力をＨレベルにする。Ｄ１〜Ｄ５は１
００００になるためＤ／Ａ変換器６の変換レンジをＶｐ
ｐとすると、Ｄ／Ａ変換器６の出力である比較電圧ＤＡ
は１／２Ｖｐｐだけ上昇した電圧になるように変化す
る。この電圧変化は３番目のＧＣＫ信号のエッジが到達
する時刻ｔ４までに終了していれば良い。従ってＤ／Ａ
変換器６の変換時間はＧＣＫ信号周期以内であれな良
い。

【００３８】３番目のＧＣＫ信号のエッジの到達時刻ｔ
４のときＤＦＦ２はＳＷ１１（図１）の出力ＣＯＭＰを
ラッチするので、ＤＦＦ２のＱ出力には基準クロック信
号エッジが三角波信号ＴＲＩの各スロープを上下２分割
した領域を判別するデータＤ１が出力される。Ｄ１は上
側領域がＨレベル、下側領域がＬレベルになる。図２の
場合Ｄ１はＨレベルになる。一方、ＤＦＦ３のＱ出力Ｄ
２はＨレベルになり、Ｓ３１が２側を選択するためＤＦ
Ｆ３のＤ入力はＳＷ１１（図１）の出力ＣＯＭＰになる
とともにＤＦＦ４のＤ入力がＨレベルになる。加えて、
ＯＲ２の出力をＨレベルにすることによってＳ２２が２
側を選択しＤ入力とＱ出力を短絡するためＤＦＦ２は保
持状態になる。またこの時刻においてＤ２がＨレベルに
なるためＳ１２は２側を選択したままであり、従ってＤ
ＦＦ１も保持状態を維持する。Ｄ１〜Ｄ５は１１０００
になり、三角波信号ＴＲＩのスロープの上側領域をさら
に２等分する電圧（さらに１／４Ｖｐｐ上昇した電圧）
に比較電圧ＤＡは変化し始める。この電圧変化は前回と
同様に４番目のＧＣＫ信号エッジの到達時刻ｔ５までに
終了すれば良い。

【００３９】４番目の基準クロック信号エッジの到達時
刻ｔ５において、ＤＦＦ３はＳＷ１１（図１）の出力Ｃ
ＯＭＰをラッチすることによってＤＦＦ３のＱ出力には
前述のように基準クロック信号エッジに対して三角波信
号スロープの領域をさらに２等分したデータＤ２が出力
される。図２の場合、Ｄ２はＬレベルになる。前回の動
作と同様にＤＦＦ４のＱ出力がＨレベルになり、ＤＦＦ
４のＤ入力はＳＷ１１（図１）の出力ＣＯＭＰに、ＤＦ
Ｆ５のＤ入力をＨレベルに、そしてＤＦＦ３を保持状態
にする。ＤＦＦ１，ＤＦＦ２も保持状態を維持する。Ｄ
１〜Ｄ５は１０１００になり、比較電圧ＤＡは１／８Ｖ
ｐｐだけ下降した電圧に変化する。

【００４０】このようにして位相計測データＤ３〜Ｄ５
も同様に逐次確定してレベルコンパレータ８のエッジタ
イミングを基準クロック信号のエッジタイミングに漸近
させていく。

【００４１】位相計測データの再開ビットＤ５が確定す
る（ＤＦＦ６が保持状態になる）７番目のＧＣＫ信号エ
ッジの到達時刻ｔ８において、ＤＦＦ７のＮＱ出力がＬ
レベルになるためＡＮＤ２の出力は強制的にＬレベルに
なり基準クロック信号はＤＦＦ０〜ＤＦＦ７に入力され
ないので位相データＤ０〜Ｄ５は保持される。この保持
状態は次の同期トリガ信号（ＨＤ）エッジの到達時刻ま
で維持される。一方、この時点で位相ホールド信号（Ｈ
ＯＬＤ）はＬレベルになるのでＧＰＬＬ３は位相比較動
作を開始する。

【００４２】以上を整理すると時刻ｔ０に同期トリガ信
号ＨＤのエッジが入力されてから矩形波出力ＣＫが出力
されるまでの時間Ｔ１＋Ｔ２は一定であるので１番目の
矩形波出力ＣＫのエッジの同期ジッタ量は非常に小さ
い。逐次位相計測期間の時刻ｔ８まではＧＰＬＬ３は保
持状態にあり周波数保持能力のための周波数変動により
積算される位相変動が存在する。しかし、この期間が本
実施例の場合６から７クロックと短く、位相変動量を数
度以内に十分に抑えられる。またこの位相変動特性も同
期トリガ信号のエッジ毎にほぼ等しく（逐次位相計測時
間が最大１クロック期間は変動する）、時刻ｔ８におい
てこの位相変動量を加味して位相計測データの最下位ビ
ットが計測されるので以後の矩形波信号出力の同期ジッ
タ量をこれが原因して崩すことはさらに小さい。よって
矩形波信号出力は同期クロック信号として使用できる。

【００４３】（第２の実施例）ＬＢＰシステムにおいて
は、機械的誤差や電気的クロックジッタなどによって起
こるモアレ等の画質劣化を防ぐために、副走査方向で画
素クロック位相をシフトすることが高精細画像を印加す
るのに要求されている。

【００４４】同期クロック位相の例えば３ビットで制御
を可能にする本発明の第２の実施例のブロック図を図１
０に示す、図１０においてデューティ再生回路１２まで
は第１の実施例と同じ動作であるので説明を省略する。
図１１に図１０を説明するタイミングチャートを示す。

【００４５】デューティ再生回路１２の出力をＰＳＣＫ
とする。ＰＳＣＫは可変パルス遅延回路２０のクロック
入力端子、スイッチＳＷ２３のＩ１入力端子に入力され
ている。可変パルス遅延回路２０の回路例を図３に示
す。図３において、Ｑ９＝Ｑ１８、Ｑ１３＝Ｑ１４、Ｑ
１６＝Ｑ１１、Ｑ１２＝Ｑ１７、Ｑ１５＝Ｑ１０、Ｒ４
＝Ｒ５とする。図１６は、この可変パルス遅延回路１０
０の動作を示すタイムチャート図である。図１６
（Ａ），（Ｂ）はＱ１２／Ｂ、Ｑ１７／Ｂに入力される
差動分周クロック信号を示す。図１６（Ｃ），（Ｄ）は
Ｑ１１／Ｅ、Ｑ１６／Ｅに出力される信号を示す。ま
た、図１６（Ｅ），（Ｆ）はＱ９／Ｅ、Ｑ１８／Ｅに出
力される遅延クロック信号を示す。

【００４６】遅延時間ｔｄはＣ２・Ｉ_O ・Ｒ８／Ｉｄに
比例する。ＩｄはＱ１７を流れる電流であり、オフセッ
ト誤差信号によって遅延時間ｔｄを制御できる。このた
め、例えば図１２中、Ｑ８／Ｂの入力クロック信号のデ
ューティーが大きい（Ｈレベル期間がＬレベル期間に対
して）時、三角波信号のオフセット電圧が安定せず上昇
するので、チャージポンプ回路１０９の出力電圧が上昇
してオフセット誤差作成回路１１０の出力電圧を下降さ
せ、電流Ｉｄを減少させて遅延時間ｔｄを減少すること
によって、図１２中、Ｑ８／Ｂに入力されるクロック信
号のデューティーを補正する。図１２中、Ｑ８／Ｂの入
力クロック信号のデューティーが小さい場合も同様にし
てクロックデューティーを補正する。図１２中、Ｑ８／
Ｂに入力されるクロック信号のデューティーの収束値は
コンデンサＣ１の充電電流と放電電流の比で規定される
が、ＩＣ回路技術では±１％以下のバラツキに抑えるこ
とが可能である。

【００４７】可変パルス遅延回路２０のディレー量は２
ビットＤ／Ａ変換器２１によって制御されている。Ｄ／
Ａ変換器２１はＣＫ位相データの下位２ビット（Ｄｐ
２，Ｄｐ１）がデータ入力されており、基準クロック発
生器２によってディレー量Ｔｏ／２を制御している電流
Ｉｘによって入力データに応じて可変パルス遅延回路２
０のディレー量Ｔｏ／８，Ｔｏ／４，３Ｔｏ／８に相当
する電流を可変パルス遅延回路へ出力し可変パルス遅延
回路を制御する。可変パルス遅延回路２０の出力はＣＫ
位相データ入力によって図１１（ａ），（ｂ），（ｃ）
のようにＰＳＣＫ位相に対してＴｏ／８位相ずつシフト
した関係になる。ＳＷ２３はデコーダ２２によってＣＫ
位相データが０００または１１１のときだけＳＷ２３の
制御信号Ｓ３がＨレベルにされＰＳＣＫを出力し、それ
以外のＣＫ位相データ入力時は可変パルス遅延回路２０
の出力を選択するようになっている。ＳＷ２３の出力は
ＳＷ２５のＩ１入力端子、インバータ２４の入力端子に
接続されていて、インバータ２４出力はＳＷ２５のＩ２
入力端子に接続されている。ＳＷ２５の制御端子にはＣ
Ｋ位相データの最上位ビット（Ｄｐ３）が入力されてい
て、Ｄｐ３＝０のときＩ１側が選択され図１１のＰＳＣ
Ｋ，（ａ），（ｂ），（ｃ）を、ＤＰ３＝１のときＩ２
側が選択され図１１の（ｄ），（ｅ），（ｆ），（ｇ）
を、ＣＫ位相データ入力に応じてＳＷ２５が出力し、ク
ロック周期の１／８を単位としてＣＫ位相シフトが可能
な同期クロック発生器を提供できる。

【００４８】

【発明の効果】以上説明したように、請求項１にかかる
発明によればコスト、複写ノイズで問題になる同期クロ
ック信号周波数の逓倍周波数を用いることなく、従来例
に比べて同期クロック信号の安定性を確保しつつ同期ジ
ッタを抑えることができる。また、請求項２および３に
かかる発明によれば、一度確実に安定な同期クロック信
号を発生することができる。

【００４９】さらに請求項４にかかる発明によれば、同
期クロック信号の同期位相をクロック周期の１／ｎの単
位で可変することが可能な同期クロック信号を発生する
ことができる。

【図面の簡単な説明】

【図１】第１の実施例を表すブロック図である。

【図２】図１の動作タイミングチャートを示す図であ
る。

【図３】パルス遅延線回路図である。

【図４】図５の動作タイミングチャートを示す図であ
る。

【図５】逐次位相計測部の回路図である。

【図６】第１の従来例を示す図である。

【図７】図６の動作タイミングチャートを示す図であ
る。

【図８】第２の実施例を示す図である。

【図９】図８の動作タイミングチャートを示す図であ
る。

【図１０】第２の実施例を表すブロック図である。

【図１１】図１０の動作タイミングチャートを示す図で
ある。

【図１２】三角波発生回路のブロック図である。

【図１３】図１２を説明するタイミングチャートであ
る。

【図１４】図１２を説明する第２のタイミングチャート
である。

【図１５】チャージポンプ回路例を示す図である。

【図１６】可変ディレー回路を説明するタイミングチャ
ートである。

【図１７】チャージポンプ回路例を示す図である。

【符号の説明】

１水晶発振器２基準クロック発生器３ゲーテッドＰＬＬ４リセットパルス発生回路５逐次位相比較器６Ｄ／Ａ変換器７第１のレベルコンパレータ８第２のレベルコンパレータ１２デューティ再生回路

Claims

【特許請求の範囲】

【請求項１】同期トリガ信号に位相同期した位相同期
クロック信号を発生する位相同期信号発生装置におい
て、前記位相同期クロック信号と同周波数の三角波信号を発
生する基準クロック発生器と、前記同期トリガ信号によって所定時間位相比較動作がホ
ールド可能であり、前記位相同期クロック信号と同周波
数で発振する計測用クロック信号を前記同期トリガ信号
のエッジに同期して前記所定時間出力するＰＬＬ回路
と、前記所定時間中に前記三角波信号に対する前記計測用ク
ロック信号の位相を計測する計測手段と、該計測手段の計測結果に基づいて前記位相同期クロック
信号を出力する出力手段とを具えたことを特徴とする位
相同期信号発生装置。
【請求項２】請求項１において、前記出力手段は、前記計測手段の計測結果に対応した比
較電圧を発生する手段と、該比較電圧と前記三角波信号
とをレベル比較する比較手段と、該比較手段の比較出力
信号のエッジを前記位相同期クロック信号のエッジとし
て当該位相同期クロック信号を出力する手段とを有する
ことを特徴とする位相同期信号発生装置。
【請求項３】請求項２において、前記基準クロック発生器は、前記位相同期クロック信号
と同周波数の矩形波信号を前記三角波信号と同時に発生
し、かつ前記三角波信号と任意の比較電圧とを比較する
第２の比較手段を有し、前記出力手段は、前記矩形波信号に基づいて前記計測結
果に前記第２の比較手段出力の一部を選択的に付加する
手段を有することを特徴とする位相同期信号発生装置。
【請求項４】請求項１〜３のいずれかにおいて、前記出力手段は、前記基準クロック発生器からの出力信
号または前記ＰＬＬ回路からの出力信号に基づいて前記
位相同期クロック信号の位相を変更する可変遅延手段を
有することを特徴とする位相同期信号発生装置。