JPH08304527A - 直列・並列デジタル信号処理装置 - Google Patents

直列・並列デジタル信号処理装置

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JPH08304527A
JPH08304527A JP8127869A JP12786996A JPH08304527A JP H08304527 A JPH08304527 A JP H08304527A JP 8127869 A JP8127869 A JP 8127869A JP 12786996 A JP12786996 A JP 12786996A JP H08304527 A JPH08304527 A JP H08304527A
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port
signal
input
output port
processing means
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JP8127869A
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Richard G Branco
リチャード・ジェラルド・ブランコ
Edward J Monastra
エドワード・ジェイムズ・モネイストラ
David J Ovadia
デイビット・ジャック・オベイディア
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Martin Marietta Corp
Original Assignee
Martin Marietta Corp
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    • G—PHYSICS
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    • G06F15/00—Digital computers in general; Data processing equipment in general
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    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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    • G01S2013/0236—Special technical features
    • G01S2013/0272—Multifunction radar

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  • Remote Sensing (AREA)
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Abstract

(57)【要約】 【課題】 例えばレーダー信号処理において発生する逐
次および並列信号処理の両方に本質的に適した処理装置
を提供する。 【解決手段】 デジタル信号処理装置(24)が複数のベク
トル処理装置(212x)を備え、それの各々が例えば６つの
信号処理装置(214x)のグループにまとめられている。各
信号処理装置はローカル１及びローカル２ポート(201,2
03) を備え、グループ内の１つの処理装置は経路(218)
によって他の処理装置のローカル２ポートに接続されて
グループによってリングを形成する。各信号処理装置(2
14) はメモリ(234) 、算術処理装置(232) 及び切換装置
(230) を備えてポート間で内部相互接続を形成し、ま
た、切換装置制御装置(364,366) も備える。各グループ
の信号処理装置は逐次又は並列処理のために相互接続さ
れ、すべては各ベクトル処理装置に接続されたグループ
制御装置(216) の制御下にある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は電子信号処理装置
に関し、特に、例えばレーダー信号処理において発生す
る逐次および並列信号処理の両方に本質的に適した処理
装置に関する。
【０００２】
【従来の技術】レーダー信号処理においては、レーダー
装置の環境を表す処理された所望の信号を生成するため
に多数のデータに関して様々なコンピュータ処理を行わ
なければならない。多くの場合、最初のコンピュータ処
理の結果は次のコンピュータ処理を開始するまでに入手
できなければならない。非常に多くの数の信号処理のた
めにハードウエアでの接続を行って同時にすべての所望
のコンピュータ処理を実行したり、またはパイプライン
制御において数百または数千の相互接続された処理装置
を必要とするようなことは現実的ではない。その結果、
レーダー装置用のデジタル信号処理は２、３の高速処理
装置に依存しており、その装置は時間逐次法または階層
法で多くのコンピュータ処理を実行する。
【０００３】
【発明が解決しようとする課題】高い処理量、高速処理
速度および適性動作のためにデジタル信号処理装置は多
くの可能性ある解法を実行することができるように設計
されている。改良されたレーダー信号処理装置が望まれ
ている。
【０００４】
【課題を解決するための手段】ソースＩ／Ｏポートから
のソースデータに関して逐次又は並列算術処理の両方の
ためのデジタル信号処理装置であって、デジタル信号処
理を実行して処理された信号を生成するとともにその処
理された信号をソースＩ／Ｏポートに結合するデジタル
信号処理装置が、複数の第１信号処理構成を含む。第１
信号処理構成の各々が少なくとも３つの切換構成を備
え、それはさまざまな操作モードにおいてコマンドを受
けて３つのメモリ及び３つの処理装置の間で信号を接続
し、逐次パイプライン又は並列モード用に処理装置を構
成する。本願発明の特定の実施例においては、第１信号
処理構成の各々は、複数の第１信号処理手段を含み、該
第１信号処理手段の各々は、(a) 少なくともデータ入力
・出力ポートを備えるメモリ手段であって、該メモリ手
段の入力・出力ポートに供給されたデータを一時的に記
憶し、さらに、該メモリ手段の入力・出力ポートに記憶
されたデータを読み出すメモリ手段と、(b) 少なくとも
データ入力ポートと、データ出力ポートと、制御ポート
とを含む算術処理手段であって、該制御ポートに供給さ
れたコマンドの制御下で入力データに関して算術処理を
実行し、さらに、該算術処理手段の前記出力ポートに処
理されたデータを発生する算術処理手段と、(c) 少なく
ともコマンド入力ポートと、第１、第２及び第３双方向
入力・出力ポートと、第４出力専用ポートと、第５入力
専用ポートとを含み、前記第２入力・出力ポートは前記
メモリ手段の前記データポートに接続され、前記第４出
力ポート及び第５入力ポートはそれぞれ前記算術処理手
段の前記入力ポート及び出力ポートに接続される切換手
段であって、第１モードの操作において、該切換手段の
前記第１入力・出力ポートからの信号を該切換手段の前
記第４出力ポートに結合し、これにより、該切換手段の
前記第１入力・出力ポートと前記算術処理手段との間で
信号を結合し、さらに、該切換手段の前記第５入力ポー
トからの信号を該切換手段の前記第２入力・出力ポート
に結合し、これにより、前記算術処理手段からの信号を
前記メモリ手段に結合し、第２モードの操作において、
該切換手段の前記第１入力・出力ポートからの信号を該
切換手段の前記第４出力ポートに結合し、これにより、
該切換手段の前記第１入力・出力ポートからの信号を前
記算術処理手段の前記入力ポートに結合し、さらに、該
切換手段の前記第５入力ポートからの信号を該切換手段
の前記第３入力・出力ポートに結合し、これにより、前
記算術処理手段の前記出力ポートからの信号を前記切換
手段の前記第３入力・出力ポートに結合し、第３モード
の操作において、該切換手段の前記第２入力・出力ポー
トからの信号を該切換手段の前記第４出力ポートに結合
するとともに、該切換手段の前記第５入力ポートからの
信号を該切換手段の前記第２入力・出力ポートに結合
し、これにより、前記メモリ手段からの信号を前記算術
処理手段の前記入力ポートに結合するとともに前記算術
処理手段の前記出力ポートからの信号を前記メモリ手段
に結合し、第４モードの操作において、該切換手段の前
記第２入力・出力ポートからの信号を該切換手段の前記
第４出力ポートに結合し、これにより、前記メモリ手段
を前記算術処理手段の前記入力ポートに結合し、さら
に、該切換手段の前記第５入力ポートを該切換手段の前
記第３入力・出力ポートに結合し、これにより、前記算
術処理手段の前記出力ポートを該切換手段の前記第３入
力・出力ポートに結合する切換手段とを含む複数の第１
信号処理装手段と、複数の第２信号処理手段であって、
その各々が、(a) 少なくともデータ入力・出力ポートを
含むメモリ手段であって、該メモリ手段の前記入力・出
力ポートに供給されたデータを一時的に記憶し、さら
に、該メモリ手段の前記入力・出力ポートに記憶された
データを読み出すメモリ手段と、(b) 少なくともデータ
入力ポートと、データ出力ポートと、制御ポートとを含
む算術処理手段であって、該算術処理手段の前記制御ポ
ートに供給されたコマンドの制御下で入力データに関し
て算術処理を実行し、さらに、該算術処理手段の前記出
力ポートに処理されたデータを発生する算術処理手段
と、(c) 少なくともコマンド入力ポートと、第１、第２
及び第３双方向入力・出力ポートと、第４出力専用ポー
トと、第５入力専用ポートと、第６入力・出力ポートと
を含み、前記第２入力・出力ポートは前記メモリ手段の
前記データポートに接続され、前記第４出力ポート及び
第５入力ポートはそれぞれ前記算術処理手段の前記入力
ポート及び出力ポートに接続される切換手段であって、
第１モードの操作において、該切換手段の前記第１入力
・出力ポートからの信号を該切換手段の前記第４出力ポ
ートに結合し、これにより、該切換手段の前記第１入力
・出力ポートと前記算術処理手段の前記入力ポートとの
間で信号を結合し、さらに、該切換手段の前記第５入力
ポートからの信号を該切換手段の前記第２入力・出力ポ
ートに結合し、これにより、前記算術処理手段の出力ポ
ートからの信号を前記メモリ手段に結合し、第２モード
の操作において、該切換手段の前記第１入力・出力ポー
トからの信号を該切換手段の前記第４出力ポートに結合
し、これにより、該切換手段の前記第１入力・出力ポー
トからの信号を前記算術処理手段の前記入力ポートに結
合し、さらに、該切換手段の前記第５入力ポートからの
信号を該切換手段の前記第３入力・出力ポートに結合
し、これにより、前記算術処理手段の前記出力ポートか
らの信号を該切換手段の前記第３入力・出力ポートに結
合し、第３モードの操作において、該切換手段の前記第
２入力・出力ポートからの信号を該切換手段の前記第４
出力ポートに結合するとともに、該切換手段の前記第５
入力ポートからの信号を該切換手段の前記第２入力・出
力ポートに結合し、これにより、前記メモリ手段からの
信号を前記算術処理手段の前記入力ポートに結合すると
ともに前記算術処理手段の前記出力ポートからの信号を
前記メモリ手段に結合し、第４モードの操作において、
該切換手段の前記第２入力・出力ポートからの信号を該
切換手段の前記第４出力ポートに結合し、これにより、
前記メモリ手段を前記算術処理手段の前記入力ポートに
結合し、さらに、該切換手段の前記第５入力ポートから
の信号を該切換手段の前記第３入力・出力ポートに結合
し、これにより、前記算術処理手段の前記出力ポートを
該切換手段の前記第３入力・出力ポートに結合し、第５
モードの操作において、該切換手段の前記第６入力・出
力ポートと該切換手段の前記第２入力・出力ポートとの
間で信号を結合し、これにより、前記メモリ手段と前記
第６入力・出力ポートとの間の信号を変換する該切換手
段とを含む複数の前記第２信号処理手段と、グループの
前記信号処理手段の前記信号処理手段を互いに結合し、
前記各グループの前記信号処理手段は複数の前記第１信
号処理手段と少なくとも１つの前記第２信号処理手段と
を含むグループローカル相互接続手段であって、該グル
ープローカル相互接続手段が、前記グループの前記信号
処理手段の各々の前記第１入力・出力ポートを前記グル
ープの他の信号処理手段の前記第３入力・出力ポートに
結合し、これにより、前記グループの各々の前記信号処
理手段がリング状に結合されるグループローカル相互接
続手段と、前記ソースＩ／Ｏポートに結合され、さら
に、前記グループの各々の前記信号処理手段の前記第２
信号処理手段の前記第６入力・出力ポートに結合される
システム相互接続手段と、複数のグループ制御手段であ
って、各々が前記信号処理手段の前記グループの１つと
接続され、前記グループ制御手段の各々が前記算術処理
手段に結合されるとともに、前記信号処理手段の接続さ
れたグループの前記信号処理手段の各々の前記切換手段
に結合され、これにより、前記信号処理手段の各前記切
換手段ごとに、前記第１信号処理手段の場合には前記第
１、前記第２、前記第３及び前記第４モードの操作の少
なくとも１つを選択し、さらに、前記第２信号処理手段
の場合には前記第１、前記第２、前記第３、前記第４及
び前記第５モードの操作の１つを選択し、ただしこれら
の選択は前記信号処理手段の他のどの切換手段のために
選択されたモードの操作とも無関係に行われ、さらに、
前記信号処理手段の前記算術処理手段の各々によって実
行される予定の算術計算を選択し、ただしこの選択は前
記信号処理手段の他のどの前記算術処理手段のために実
行される予定の選択された算術計算とも独立であり、す
べては前記グループ制御手段に関連する記憶された指示
の制御下で行われ、その記憶された指示は前記グループ
制御手段の外部のコマンドによって選択され、その記憶
された指示によって前記グループ制御手段が、(a) 前記
ソースＩ／Ｏポートと前記グループの前記第２信号処理
手段の前記メモリ手段との間でデータを結合すべきとき
に、前記第５モードの操作を選択し、(b) 逐次処理モー
ドにおいて、少なくとも１つの前記第２信号処理手段の
ために前記第４モードの操作を選択し、また、前記リン
グ内で前記第２信号処理手段の次の隣の前記第１信号処
理手段の少なくとも１つのために前記第２モードの操作
を選択し、さらに、前記次の隣の第１信号処理手段より
も前記第２信号処理手段からもっと離れている前記第１
信号処理手段の少なくとも１つのために前記第４モード
の操作を選択し、(c) 並列処理モードにおいて、前記第
１信号処理手段および前記第２信号処理手段のすべての
ために前記第３モードの操作を選択する複数のグループ
制御手段とを備える。
【０００５】本願発明に係る処理装置は各グループの信
号処理装置において少なくとも３つの信号処理装置を持
ち、本願発明の特定の実施例においては、各グループの
信号処理装置内に６つの信号処理装置を持つ。
【０００６】
【発明の実施の形態】図１は本願発明を用いることがで
きるレーダー装置の簡略化したブロック図である。図１
において、レーダー装置１０はアンテナ１２を備えてお
り、そのアンテナは発信・受信(T/R) モジュール１４を
経由して発信器１６およびアナログ信号処理装置１８に
接続されている。アナログ信号処理装置１８は従来から
既知の低ノイズ増幅器、周波数変換器、復調器等を含む
ことができる。波形発生装置２０が発信器１６および波
形発生装置１８の両方に接続されていて変調および復調
での支援および帯域幅の制御を行う。アナログ信号処理
装置１８の出力のアナログ信号はアナログ・デジタル変
換器(ADC) ２２に供給され、そこでその信号はデジタル
形に変換される。ＡＤＣ２２からのデジタル信号はデジ
タル信号処理装置２４に供給され、そこでは様々な処
理、その多くは、例えば、高速フーリエ変換(FFT) のよ
うな数学上の関数、定数誤り検出率(CFAR)、有限インパ
ルス応答(FIR) フィルターやマトリックス加算、乗法等
として表すことができるような処理が実行される。処理
されたデジタル信号はデジタル信号処理装置２４からオ
ペレータ表示装置２６に供給される。オペレータ表示装
置２６はオペレータ制御コンソール２８の隣にあり、そ
れは信号経路３０で示すようにその装置の他の部分と対
話を行って操作可能な装置を形成する。
【０００７】図２は図１のデジタル信号処理装置２４の
一部を示す。図２において、信号処理装置２４はデータ
伝達ネットワーク(DTN) ２１０を備えており、それは複
数のベクトル処理装置モジュール２１２ａ，２１２ｂ，
２１２ｃ，．．．２１２ｍ，２１２ｎ，．．．２１２ｐ
を制御自在に相互接続するとともにいくつかの補助メモ
リ（分離しては図示せず）を与えて処理を補助する。各
ベクトル処理装置モジュール２１２ｘ（ここで「ｘ」は
文字ａ−ｐの内のいずれかをしめすものであり、また、
ハイフンは「乃至」を示すものである）は、一組の信号
処理装置２１４ｘを含む。例えば、ベクトル処理装置モ
ジュール２１２ｐは一組の６信号処理装置２１４ａ，２
１４ｂ，２１４ｃ，２１４ｄ，２１４ｅおよび２１４ｆ
を含むように図示されている。ベクトル処理装置モジュ
ール２１２ｘごとにある６つの信号処理装置２１４ｘは
管理しやすい数であると考えられていたが、他の数の組
のものも用いることができる。特に、３つの処理装置は
本願発明が用いることのできる最小の数であると推測す
る。各ベクトル処理装置モジュール２１２ｘは、１組の
信号処理装置２１４ｘに加えて、以下に詳説するよう
に、グループ制御装置も備える。ベクトル処理装置モジ
ュール２１２ｐは図２にグループ制御装置２１６を含む
ように示されている。信号は、１０５の信号経路によっ
て、以下に詳説するように、各ベクトル処理装置２１２
ｘの個々の信号処理装置２１４ｘの少なくとも２、３の
間で接続される。
【０００８】図２および図３は信号処理装置２１４ｄの
詳細を示す。図２および図３においては、信号処理装置
２１４ｄは「ローカル１」つまり第１入力・出力(I/O)
ポート２０１を備えており、それは制御された経路指定
切換装置にすぎないアレイメモリ制御装置(AMC切換装
置) ２３０に接続されている。切換装置２３０の第２入
力・出力ポート２０２はメモリ２３４のＩ／Ｏポート２
３５に接続され、また、別の「ローカル２」つまり第３
入力・出力ポートによって信号処理装置２１４ｄをベク
トル処理装置２１２ｐの他の信号処理処理装置２１４ｘ
の第１のつまりローカル１入力ポートに接続することが
できる。切換装置２３０の第４の出力専用ポート２０４
が算術処理ユニット２３２の入力ポート２３２ｉに接続
され、算術処理ユニット２３２の出力ポート２３２ｏは
切換装置２３０の第５の入力専用ポート２０５に接続さ
れている。
【０００９】図２に示すように、ベクトル処理装置２１
２ｐは接続を持ち、そのいくつかは２１８で示されてお
り、それは１つの信号処理ユニットつまり１組の信号処
理装置２１４ｘの第１つまりローカル１Ｉ／Ｏポート２
０１をその組の他の信号処理装置の第３つまりローカル
２Ｉ／Ｏポート２０３に接続しており、これにより、そ
の組の信号処理装置２１４ｘの「ローカル」ポートを
「リング」状に相互接続し、それによってベクトル処理
装置２１２ｘ内の１組の信号処理装置の各信号処理装置
２１４ｘがその組の他の信号処理装置２１４ｘと通信を
行うことができる。
【００１０】図２および図３の各信号処理装置２１４ｘ
に関連して上述した５つのポート２０１、２０２、２０
３、２０４および２０５に加えて、ベクトル処理装置２
１２ｐを含む図２の各ベクトル処理装置２１２の少なく
とも２、３の信号処理装置２１４は追加の「外部」入力
・出力ポートを含む第２の種類であり、それは、必要に
応じて、デジタル処理装置２４と通信を行うためにシス
テム信号経路１０５に接続することができる。例えば、
ベクトル処理装置２１２ｐの信号処理装置２１４ｄは第
６の入力・出力ポート２０６を含み、システムからの未
処理のデータをそのままベクトル処理装置２１２ｐの１
組の信号処理装置の信号処理装置２１４ａ−２１４ｆに
結合し、そして処理された出力信号を持ち去る。理論上
は、ベクトル処理装置２１２のただ１つの信号処理装置
２１４がその「外部」の第６入力・出力ポート２０６を
必要とするが、それはその入力データはその組の他の信
号処理装置に分配することができ又はそれらから収集す
ることができるからであり、その分配又は収集は信号処
理装置への又はそれからのデータ転送が行われる間のク
ロック周期より遅い（早い）周期内で行われるが、２以
上の第２の種類の信号処理装置２１４を持ち、その各々
が各組の信号処理装置内に第６入力・出力ポート２０６
を含み、それにより、その組の外からの信号をその組の
信号処理装置のすべてに（すべてから）より素早く分配
できることが望ましい。当然であるが、ベクトル処理装
置２１２内の１組の信号処理装置の各信号処理装置２１
４ｘは別の第６入力・出力ポート２０６を介してそれ自
体で「外部」接続を持つことができ、その結果、ベクト
ル処理装置２１２ｘ内のその組の信号処理装置は第２の
種類の信号処理装置２１４ｘのみを持つ。
【００１１】図４は図３の切換装置２３０の詳細を示
す。図１、図２又は図３に対応する図４の要素は同様な
参照番号によって表す。図４においては、３つの制御可
能な３対１マルチプレクサ３１０、３１２および３１４
は、４対１マルチプレクサ３１６と関連してデータを切
り換える。３対１マルチプレクサ３１０はポート選択制
御装置３６４から信号経路つまりポート３５４を経由し
て供給された制御信号によって制御される。マルチプレ
クサ３１２はポート選択制御装置３６４から信号経路３
５８を経て供給された制御信号によって制御される。同
様に、マルチプレクサ３１４および３１６はポート選択
制御装置３６４から信号経路３６０および３５６をそれ
ぞれ経て供給された制御信号によって制御される。マル
チプレクサ３１０のポート３１０1 は信号経路３１８に
よってマルチプレクサ３１２の対応ポート３１２1 に、
マルチプレクサ３１４のポート３１４1 に、さらに、制
御された一方向ドライバ３４０の入力ポートに接続され
る。マルチプレクサ３１０のポート３１０2 は信号経路
３２０によってマルチプレクサ３１２のポート３１２2
に、マルチプレクサ３１６のポート３１６3 に、さら
に、一方向ドライバ３５０の出力ポートに接続される。
マルチプレクサ３１０のポート３１０3 は経路３２２に
よってマルチプレクサ３１４のポート３１４3 に、マル
チプレクサ３１６のポート３１６1 に、さらに、一方向
ドライバ３４８の出力ポートに接続される。マルチプレ
クサ３１２のポート３１２3 は経路３２４によってマル
チプレクサ３１４のポート３１４2 に、マルチプレクサ
３１６のポート３１６2 に、さらに、一方向ドライバ３
３６の出力ポートに接続される。
【００１２】図４のマルチプレクサ３１０の共通ポート
３１０4 は制御可能な一方向ドライバ３３４の入力ポー
トに接続され、そのドライバの出力は「ローカル１」Ｉ
／Ｏポート２０１に接続され、また、そのドライバの制
御ポートは制御のために信号経路３５４に接続され、そ
れによってドライバは制御される。図４の切換装置２３
０の外からＩ／Ｏポート２０１に供給された信号は一方
向ドライバ３３６の入力に接続され、その結果信号経路
３２４に接続される。マルチプレクサ３１２の共通ポー
ト３１２4 は制御可能な一方向ドライバ３４６の入力に
接続され、そのドライバの出力は「ローカル２」Ｉ／Ｏ
ポート２０３に接続され、さらに、そのドライバの制御
ポートは制御されるように制御経路つまりポート３５８
に接続される。図４の切換装置２３０の外からローカル
２Ｉ／Ｏポート２０３に供給された信号は一方向ドライ
バ３４８の入力に接続され、その結果信号経路３２２に
接続される。マルチプレクサ３１４の共通ポート３１４
4 は一方向ドライバ３５２の入力に接続され、そのドラ
イバの出力はMATH出力ポート２０４に接続されて、関連
する算術処理ユニット（図４には図示せず）の入力ポー
トに供給される。関連する算術処理ユニットの出力ポー
トからMATH入力ポートつまり入力ポート２０５に到達す
る信号は一方向ドライバ３５０を経由して信号経路３２
０に供給される。制御可能なマルチプレクサ３１６の共
通ポート３１６5 は制御可能な一方向ドライバ３４４の
入力に接続され、その出力はＩ／Ｏポート２０２に接続
されて信号を関連するメモリ２３４（図４には図示せ
ず）に結合し、さらに、そのドライバの制御ポートは制
御信号経路３５６に接続される。関連するメモリからＩ
／Ｏポート２０２に到達する信号は一方向ドライバ３４
２の入力に接続され、その結果信号経路３１８に接続さ
れる。マルチプレクサ３１６のポート３１６4 は信号経
路３１７によって一方向ドライバ３３８の出力に接続さ
れ、そのドライバの入力ポートはEXT I/O ポートつまり
「外部」Ｉ／Ｏポート２０６に接続される。制御可能な
一方向ドライバ３４０は信号経路３１８に接続される入
力ポートを持ち、その出力はＩ／Ｏポート２０６に接続
され、さらに、そのドライバの制御ポートは制御ポート
つまり経路３６２に接続され、信号経路３１８からの信
号を制御できるように外部ポートに接続する。
【００１３】図５に示すポート選択制御テーブルは、図
４の切換装置２３０のポート選択制御ブロック３６４か
ら関連するマルチプレクサ３１０、３１２、３１４およ
び３１６並びにドライバ３３４、３４０、３４４および
３４６に供給されたポート制御信号によって実行されな
ければならない制御を掲げる。図５のテーブルは第１、
２、４および５の操作モードのそれぞれの信号流れの別
々の２つの方向と、第３の動作モードのための１つのみ
の方向とを掲げる。概略、それらのモードは次の通りで
ある。
【００１４】第１モードの操作、第１方向では、信号は
ローカル１ポートから算術処理装置を経由してメモリに
供給され、第１モード、第２方向では、信号はローカル
２ポートから算術処理装置を経由してメモリに供給され
る。第２モードの動作、第１方向では、信号はローカル
１ポートから算術処理装置を経由してローカル２ポート
に供給され、第２モードの動作、第２方向では、信号は
ローカル２ポートから算術処理装置を経由してローカル
１ポートに供給される。第３モードの動作では、信号は
メモリから算術処理装置に供給され、その処理された信
号はメモリに記憶される。第４モードの動作、第１およ
び第２方向では、信号はメモリから算術処理ユニットを
経由してそれぞれローカル１およびローカル２ポートに
供給される。第５モードの動作では、信号は外部から第
１方向ではメモリに供給され、さらに、第２方向ではそ
のメモリから外側に供給され、双方共に算術処理装置を
経由しない。
【００１５】図３、図４及び図５を参照すると、第１モ
ード、第１方向操作は切換装置２３０のローカル１Ｉ／
Ｏポート２０１への信号流れ、出力ポート２０４を出て
算術処理ユニット（図４には図示せず）の入力への流
れ、及び入力ポート２０５を経由し、さらに、出力Ｉ／
Ｏポート２０２からメモリ（図４には図示せず）までの
信号流れに相当する。第１モード第１方向のために、図
４のポート選択制御信号ブロック３６４から制御ポート
３５４に供給されたポート１制御信号は図５のポート１
制御と書かれた列の表に示すように、方向ドライバ３３
４を不能（非導通）にし、ポート１を入力専用ポートに
し、そこでは、ポート２０１からの入力信号はドライバ
３３６によって経路３２４上を経由し、そしてその信号
はマルチプレクサ３１４の入力ポート３１４2 に供給さ
れる。これにより入力信号を図３の算術処理装置２３２
の入力ポート２３２ｉに接続する。図４の制御ポート３
５６に与えれられたポート２制御信号によりマルチプレ
クサ３１６が入力ポート３１６3 を選択し、それは信号
経路３２０に接続される。図５に表示されたポート３制
御信号は制御ポート３５８を経由してドライバ３４６を
不能にするように供給され、それにより、信号がＩ／Ｏ
ポート２０３を出ることができなくなる。ポート４制御
信号は制御ポート３６０を経由してマルチプレクサ３１
４に供給され、それにより、そのマルチプレクサが入力
ポート３１４2 をドライバ３５２に接続し、これによっ
て信号経路３２４からの信号が算術処理ユニット２３２
の入力２３２ｉに接続される。算術処理ユニット２３２
の出力ポート２３２ｏからの処理された信号は入力ポー
ト２０５およびドライバ３５０を通過して信号経路３２
０に接続され、さらにマルチプレクサ３１６の入力ポー
ト３１６3 に結合される。上述の通り、マルチプレクサ
３１６は第１モード、第１方向状態においてポート２制
御信号によって制御され、信号経路３２０が選択され、
これにより、処理された信号がメモリ２３４のＩ／Ｏポ
ートに接続される。従って、第１モード、第１方向にお
いては、信号はＩ／Ｏポート２０１に入り、出力ポート
２０４を出て処理のための算術処理装置に達し、そし
て、そこで処理された信号は切換装置ポート２０５およ
び２０２を経由して記憶のためにメモリに流れる。
【００１６】第１モード、第２方向操作のための状態
は、切換装置２３０のローカル２Ｉ／Ｏポート２０３か
らの信号を算術処理装置を経由してメモリ２３４に接続
するものである。図３、図４および図５を参照すると、
第１モード、方向２のポート１制御はドライバ３３４を
不能にし、これにより、Ｉ／Ｏポート２０１からはどの
ような信号も出ることができなくなる。ポート２は図５
のテーブルのポート２制御に従って「選択３２０、イネ
ーブル３４４」に制御され、それにより、信号経路３２
０上の信号はイネーブル（導通状態）にされたドライバ
３４４およびＩ／Ｏポート２０２を経由してメモリ２３
４に接続される。Ｉ／Ｏポート２０３に対応するローカ
ルポート２は図５のテーブルのポート３制御に従って
「不能３４６」の状態に制御され、つまり、ポート２０
３に接続された出力ドライバ３４６が不能になり、それ
により、入力信号のみを図４のドライバ３４８を経由し
てポート２０３から信号経路３２２に接続する。制御端
子３６０に与えられたポート４制御はマルチプレクサ３
１４をその入力ポート３１４3 をその入力ポート３１４
4 に接続するように構成し、それは図５のテーブルに示
された信号経路３２２の選択に対応する。信号経路３２
２からの信号はポート２０４を経由して算術信号処理装
置２３２の入力ポートに接続される。そこで処理された
信号は出力ポート２３２ｏから入力ポート２０５に接続
され、その結果経路３２０に接続されるが、その経路は
この操作モードのためにマルチプレクサ３１６によって
すでに選択されている。その第１モード、方向２操作モ
ードにおいて、外部Ｉ／Ｏポート２０６は、テーブルの
ポート６制御と記載された列に示されているように、ド
ライバ３４０を不能にすることによって不作動状態にさ
れる。従って、第１モードにおいては、信号はローカル
１またはローカル２ポートの一方からメモリに接続され
る。
【００１７】上記の通り、第２モードの操作の第１方向
においては、信号は図４の切換装置のローカル１ポート
から算術処理装置を経由してローカル２に接続される。
特定の制御状態は図５のテーブルの第２モード、第１方
向の行に記載されている。そこに記載されてるように、
ローカル１ポート２０１のドライバ３３４は不能にされ
るが、それは信号はそのモードの操作においてはローカ
ル１ポート２０１から出力されないからである。それに
代わり、ポートに到着する信号はドライバ３３６によっ
て信号経路３２４に接続される。ポート４制御列に示さ
れているように、制御ポート３６０に供給された制御信
号によりマルチプレクサ３１４が経路３２４を選択し、
つまり、その入力ポート３１４2 をその出力ポートに接
続し、それは信号を算術処理装置の入力ポートに接続す
る。処理された信号は入力ポート２０５を経由して図４
の信号経路３２０に供給される。図５のポート３制御の
列にリストされているように、信号経路３２０はマルチ
プレクサ３１２の入力ポート３１２2 をその出力を接続
するように選択され、そしてドライバ３４６がイネーブ
ルにされて処理済み信号がローカル２を出ていくことが
できるようになる。ドライバ３４４および３４０が不能
にされると、信号が、図５のテーブルのポート６制御の
列およびポート２制御の列のそれぞれに示されている
「不能３４０」および「不能３４４」によって示されて
いるように、ポート２０２および２０６を出ることが阻
止される。
【００１８】第２操作の第２方向においては、信号は算
術処理装置を経由してローカル２からローカル１ポート
に接続される。特定の制御状態は図５のテーブルの第２
モード、第２方向列に記載されている。そこにリストさ
れているように、ローカル２ポート２０３のドライバ３
４６は不能にされるが、それは信号がそのモード操作に
おいてローカル２ポートから出力されないからである。
それに代わり、ポート２０３に到達する信号はドライバ
３４８によって信号経路３２２に接続される。ポート４
制御の列に示されているように、制御ポート３６０に供
給される制御信号によってマルチプレクサ３１４が信号
経路３２２を選択し、つまり、その入力ポート３１４3
をそのマルチプレクサの出力ポートに接続し、それは信
号を算術処理装置の入力ポートに接続する。処理された
信号は入力２０５を経由して図４の信号経路３２０に供
給される。図５のポート１制御の列にリストされている
ように、信号経路３２０はマルチプレクサ３１０の入力
ポート３１０2 をその出力に接続するように選択され、
そして、ドライバ３３４がイネーブルにされて処理され
た信号をローカル１ポート２０１から出力することがで
きる。ドライバ３４４および３４０が不能にされること
によって、信号は、図５のテーブルのポート６制御およ
びポート２制御のそれぞれの列に示されている「不能３
４０」および「不能３４４」のように、ポート２０２お
よび２０６から出力することができなくなる。
【００１９】第３モードの操作においては、信号はメモ
リから算術処理装置に接続され、そして、処理された信
号はメモリに戻される。このモードの操作は１方向のみ
を持ち、その状態は図５のテーブルの第３モード行に記
載されている。その第３モードの操作においては、ポー
ト２制御の列に記されているように、ドライバ３４４が
イネーブルにされ、また、信号経路３２０が制御信号に
よって選択され、その信号は制御端子３５６を経由して
マルチプレクサ３１６に供給される。これにより、メモ
リ２３４から読出されたデータがドライバ３４２によっ
て信号経路３１８に接続され、さらに、信号経路３２０
上を処理されたデータがメモリに戻るように接続され
る。図５のポート４制御の列は信号経路３１８が制御ポ
ート３６０に供給された制御信号に応答してマルチプレ
クサ３１４によって選択され、そのポート３６０はメモ
リから読出された信号を算術信号処理装置２３２の入力
ポートに接続する。その結果処理された信号は算術信号
処理装置２３２から入力ポート２０５を経由して信号経
路３２０に供給され、それによって、その信号はメモリ
に接続される。他の信号経路は、ポート１制御列内の
「不能３３４」によって、ポート３制御列の「不能３４
６」によって、さらに、ポート６制御列の「不能３４
０」によって示されるように閉じられている。
【００２０】第４操作の第１および第２方向において
は、信号はメモリから算術処理装置を介してそれぞれロ
ーカル１およびローカル２ポートに接続される。第４モ
ードの操作、第１方向の制御状態は第４モード方向１と
称される図５の行にリストされている。第４モード、第
１方向においては、ポート２制御は「不能３４４」であ
り、それによりドライバ３４４が不能になってデータが
メモリ２３４から供給されないようにするが、メモリ２
３４から読み出されるデータはドライバ３４２を介して
図４の信号経路３１８に接続できる。ポート４制御は
「選択３１８」であり、それにより、制御信号を制御ポ
ート３６０に供給して、マルチプレクサ３１４がその入
力ポート３１４1 をその出力に接続できるようにし、そ
れにより、図３の算術処理装置２３２の入力ポートに接
続される信号経路３１８が選択される。メモリから読出
された信号は信号経路３１８およびマルチプレクサ３１
４を経由して算術処理装置２３２の入力に接続される。
算術信号処理装置２３２によって作られた処理済信号は
図４の入力ポート２０５を経由して信号経路３２０に供
給される。図５のポート１制御の列に示すように、第４
モード方向１用に制御ポート３５４に供給されたポート
１制御信号は「選択３２０、イネーブル３４４」であ
り、それはマルチプレクサ３１０をその入力ポート３１
０2 を選択するようにセットし、それにより、信号経路
３２０をドライバ３３４に接続しさらにドライバ３３４
がローカル１ポートから信号が出るように接続する。こ
の第４モードの操作においては、制御ポート３５８に供
給されたポート３制御信号は「不能３４６」として特定
され、ドライバ３４６を不能にするとともにローカル２
ポートからの出力を阻止する。同様に、外部ポート２０
６のドライバ３４０は、それが用いられる場合には、
「不能３４０」制御信号を受けとる。
【００２１】第４モード、第２方向においては、メモリ
から読み出される信号は算術信号処理装置を経由してロ
ーカル２ポート２０３に接続される。このため、図４及
び図５を参照すると、ローカル１ポート２０１は制御ポ
ート３５４に供給される「不能３３４」制御信号によっ
て不能にされる。つまり、メモリポート２０２は、制御
ポート３５６に供給される「不能３４４」制御信号によ
って読み出しはイネーブルにされるが、つまり読み出し
は可能になるが書込みは不能にされる。ローカル２ポー
ト２０３は、制御ポート３５８に供給される「選択３２
０、制御ポート３５８」制御信号によって信号経路３２
０から処理された信号を出力することができるような
る。Math出力ポート２０４は常にイネーブルにされ、そ
れは制御入力ポート３６０に供給された「選択３１８」
制御信号によって信号経路３１８に接続される。算術処
理ユニットの出力からの処理済み信号は入力ポート２０
５を経由して信号経路３２０に供給され、マルチプレク
サ３１２によって入手できるようになる。最後に、外部
ポート２０６は制御ポート３６２に供給された「不能３
４０」制御信号によって不能にされる。
【００２２】第５モードの操作においては、信号は、第
１方向においては信号処理装置２１４ｘの外部からその
信号処理装置２１４ｘ内のメモリに接続され、第２方向
においてはメモリからその外部に接続されるが、両方の
場合とも信号処理装置２１４ｘの算術処理装置２３２を
通過しない。図４を参照し、さらに、図５の第５モー
ド、方向１の行を参照すると、制御ポート３５６に供給
されたポート２制御信号は「選択３１７、イネーブル３
４４」であり、それにより、ドライバ３４４及びマルチ
プレクサ３１６が信号を信号経路３１７からメモリに接
続することができる。制御ポート３６２に供給されたポ
ート６制御信号は「不能３４０」であり、それは出力ド
ライバ３４０を不能にするが、入力ドライバ３３８は不
能にしない。入力ドライバ３３８は信号経路３１７を経
由して信号を直接にマルチプレクサ３１６の入力ポート
３１６4 に接続することができる。ポート２０１のドラ
イバ３３４及びポート２０３のドライバ３４６はそれぞ
れ制御ポート３５４及び３５８に供給される「不能３３
４」及び「不能３４６」によって不能にされる。マルチ
プレクサ３１４の状態は無関係である。
【００２３】第５モード、方向２においては、信号は図
４のメモリポート２０２から外部ポート２０６に接続さ
れる。図４及び図５の第５モード方向２を参照すると、
制御ポート３５６に供給される制御信号は「不能３４
４」であり、それによりメモリに接続された書込み−方
向ドライバが不能になるが、メモリから読み出されたデ
ータはドライバ３４２を通過して信号経路３１８に達す
ることができる。制御ポート３６２に供給されるポート
６制御信号は「イネーブル３４０」であり、それによ
り、ドライバ３４０は信号を信号経路３１８から外部又
はシステムポートに接続することができる。ローカル１
ポート２０１及びローカル２ポート２０３はそれぞれ制
御ポート３５４及び３５８に供給される「不能３４４」
及び「不能３４０」によって出力を不能にする。マルチ
プレクサ３１４の状態は第５モード、第２方向とは無関
係である。
【００２４】図６は図４のポート選択制御ブロック及び
切換え構成レジスタの簡略化したブロック図である。図
示の構成は図５に示すような２方向を持つ５モードの操
作を持つと仮定する。その結果、３つのビットが所望の
モード及び方向を確定することができるためには最小限
度であるので、４ビットの使用、つまり、５つのモード
の内の１つを特定するために３ビット（８つの可能性の
ある状態）を使用し、また、信号流れの方向を特定する
ために１ビットを使用すると説明のためには幾分単純化
できる。図６においては、モード及び方向制御信号は５
ビット制御信号経路の４ビットに関して並列にレジスタ
３６６のデータ入力ポートに供給され、クロック(CLK)
又は書込みビットが他のビット経路５２８を経由してレ
ジスタ３６６の書込み入力ポートに供給される。レジス
タ３６６は図１の制御コンピュータ２８から発生するモ
ード及び方向信号を受け取り、それらをクロックパルス
間に記憶する。その後、次のクロックパルスが他のいく
つかの操作モードを記憶するまで、最新の操作モードコ
マンドがレジスタ３６６の出力から入手することができ
る状態を維持する。
【００２５】レジスタ３６６に記憶された４ビットモー
ド及び方向信号は４ビット信号経路を経由して１６ワー
ド×１２ビットメモリつまりＲＯＭ３６４のアドレス入
力ポートから入手することができる。４ビットアドレス
はアクセス予定のＲＯＭ３６４の記憶されている１２ビ
ットワードの１つを特定する。各１２ビットワードはあ
る値に予めプログラムされており、その値は対応するポ
ートハードウエアを適当な状態にセットする。第１モー
ド、第１方向においては、例えば、データ経路２３８を
経由して供給された入力コマンドはアドレス００１及び
方向０を表す００１０とすることができる。ＲＯＭ３６
４は位置００１に記憶されている１２ビット、つまり、
ポート制御１、２、３及び４の各々の制御のための３ビ
ットと、ポート制御６の制御のための１ビットとを持
つ。より詳しく述べると、モード１におけるポート１の
制御用の３ビットは、図４のドライバ３３４をオフ状態
に制御するための１ビット(0) と、ポート３１０1 をド
ライバ３３４の入力に接続するようにマルチプレクサ３
１０の状態をセットするための２ビット(01)とである。
しかし、ドライバの最新の状態がオフなので、信号はそ
のマルチプレクサ経路によっては接続されない。００１
０コマンドに応答して図６のＲＯＭ３６４によって生成
された１２ビットの内の次の３ビットはポート２制御ま
で送られ、また、ドライバ３４４をオン状態にイネーブ
ルするための１ビット(1) と、マルチプレクサ３１６を
セットしてそのポート３１６3 をその出力ポート３１５
5 に接続するための２ビット(11)とを持つ。００１０コ
マンドに応答して図６のＲＯＭ３６４によって生成され
た１２ビットの内の次の３ビットは、ポート３制御まで
送られ、また、図４のドライバ３４６を不能にするため
の１ビット(0) と、マルチプレクサ３１２をセットして
そのポート３１２1 をその共通ポート３１２4 に結合す
るための２ビットとを持つ。００１０コマンドに応答し
て図６のＲＯＭ３６４によって生成された１２ビットの
内の次の２ビット(10)は、ポート３２制御まで送られ
て、マルチプレクサ３１４をセットしてそのポート３１
４2 をその出力ポート３１４4 に結合する。第１モー
ド、第１方向において図６のＲＯＭ３６４によって生成
された１２ビットの内の最後のビットは、論理状態０
で、図４のドライバ３４０を不能にするために用いられ
る。従って、その１２ビットワード００１１１１００１
１００はコマンド００１０に応答してＲＯＭ３６４の出
力に生成される。第１モード、第１方向のこの説明を用
いて、図５のテーブルを参照すると他の記憶されている
コマンドが明白になるであろう。
【００２６】従って、本願発明はソースＩ／Ｏポートか
らのソースデータに関して逐次又は並列操作のいずれも
の信号処理装置（２１２ａ，２１２ｂ，・・・２１２
ｐ，・・・）構成であって、デジタル信号処理を実行し
て処理された信号を生成するとともにその処理された信
号をソースＩ／Ｏポート(101) に結合する構成であるよ
うに要約することができ、そのデジタル信号処理装置
は、複数の第１信号処理装置２１４ａであって、その各
々が、(a) メモリ２３４の入力・出力ポート２３５に供
給されたデータを一時的に記憶し、さらに、メモリ２３
４の入力・出力ポート２３５に記憶されたデータを読み
出しするための少なくとも１つのデータ入力・出力ポー
ト２３５を含むメモリ２３４と、(b) 少なくともデータ
入力ポート２３２ｉと、データ出力ポート２３２ｏと、
制御ポート２３２ｃとを含み、制御ポートに供給される
コマンドの制御下で入力データに関して算術処理を実行
し、さらに、算術処理装置２３２の出力ポート２３２ｏ
に処理されたデータを発生する算術処理装置２３２と、
(c) 少なくともコマンド入力ポート２３０ｃと、第１(2
01) 、第２(202) 及び第３(203) 双方向入力・出力ポー
トと、第４出力専用ポート２０４と、第５入力専用ポー
ト２０５とを含み、第２入力・出力ポート２０２はメモ
リ２３４のデータポート２３５に接続され、第４出力ポ
ート２０４及び第５入力ポート２０５はそれぞれ算術処
理装置２３２の入力ポート２３２ｉ及び出力ポート２３
２ｏに接続される切換装置であって、第１モードの操作
において、切換装置２３０の第１入力・出力ポート２０
１からの信号を切換装置２３０の第４出力ポート２０４
に結合し、これにより、切換装置２３０の第１入力・出
力ポート２０１と算術処理装置２３２の入力ポート２３
２ｉとの間で信号を結合し、さらに、切換装置２３０の
第５入力ポート２０５からの信号を切換装置２３０の第
２入力・出力ポート２０２に結合し、これにより、算術
処理装置２３２からの信号をメモリ２３４に結合し、第
２モードの操作において、切換装置２３０の第１入力・
出力ポート２０１からの信号を切換装置２３０の第４出
力ポート２０４に結合し、これにより、切換装置２３０
の第１入力・出力ポート２０１からの信号を算術処理装
置２３２の入力ポート２３２ｉに結合し、さらに、切換
装置２３０の第５入力ポート２０５からの信号を切換装
置２３０の第３入力・出力ポート２０３に結合し、これ
により、算術処理装置２３２の出力ポート２３２ｏから
の信号を切換装置２３０の第３入力・出力ポート２０３
に結合し、第３モードの操作において、切換装置２３０
の第２入力・出力ポート２０２からの信号を切換装置２
３０の第４出力ポート２０４に結合し、さらに、切換装
置２３０の第５入力ポート２０５からの信号を切換装置
２３０の第２入力・出力ポート２０２に結合し、これに
より、メモリ２３４からの信号を算術処理装置２３２の
入力ポート２３２ｉに結合するとともに算術処理装置２
３２の出力ポート２３２ｏからの信号をメモリ２３４に
結合し、第４モードの操作において、切換装置２３０の
第２入力・出力ポート２０２からの信号を切換装置２３
０の第４出力ポート２０４に結合し、これにより、メモ
リ２３４を算術処理装置２３２の入力ポート２３２ｉに
結合するとともに、切換装置２３０の第５入力ポート２
０５を切換装置２３０の第３入力出力ポート２０３に結
合し、これにより、算術処理装置２３２の出力ポート２
３２ｏを切換装置２３０の第３入力・出力ポート２０５
に結合する切換装置とを含む複数の第１信号処理装置２
１４ａと、複数の第２信号処理装置２１４ｂであって、
その各々が、(a) メモリ２３４の入力・出力ポート２３
５に供給されたデータを一時的に記憶し、さらに、メモ
リ２３４の入力・出力ポート２３５に記憶されたデータ
を読み出しするための少なくとも１つのデータ入力・出
力ポート２３５を含むメモリ２３４と、(b) 少なくとも
データ入力ポート２３２ｉと、データ出力ポート２３２
ｏと、制御ポート２３２ｃとを含み、算術処理装置２３
２の制御ポートに供給されるコマンドの制御下で入力デ
ータに関して算術処理を実行し、さらに、算術処理装置
２３２の出力ポート２３２ｏに処理されたデータを発生
する算術処理装置２３２と、(c) 少なくともコマンド入
力ポート２３０ｃと、第１(201) 、第２(202) 及び第３
(203) 双方向入力・出力ポートと、第４出力専用ポート
２０４と、第５入力専用ポート２０５と、第６入力・出
力ポートとを含み、第２入力・出力ポート２０２はメモ
リ２３４のデータポート２３５に接続され、第４出力ポ
ート２０４及び第５入力ポート２０５はそれぞれ算術処
理装置２３２の入力ポート２３２ｉ及び出力ポート２３
２ｏに接続される切換装置であって、第１モードの操作
において、切換装置２３０の第１入力・出力ポート２０
１からの信号を切換装置２３０の第４出力ポート２０４
に結合し、これにより、切換装置２３０の第１入力・出
力ポート２０１と算術処理装置２３２の入力ポート２３
２ｉとの間で信号を結合し、さらに、切換装置２３０の
第５入力ポート２０５からの信号を切換装置２３０の第
２入力・出力ポート２０２に結合し、これにより、算術
処理装置２３２からの信号をメモリ２３４に結合し、第
２モードの操作において、切換装置２３０の第１入力・
出力ポート２０１からの信号を切換装置２３０の第４出
力ポート２０４に結合し、これにより、切換装置２３０
の第１入力・出力ポート２０１からの信号を算術処理装
置２３２の入力ポート２３２ｉに結合し、さらに、切換
装置２３０の第５入力ポート２０５からの信号を切換装
置２３０の第３入力・出力ポート２０３に結合し、これ
により、算術処理装置２３２の出力ポート２３２ｏから
の信号を切換装置２３０の第３入力・出力ポート２０３
に結合し、第３モードの操作において、切換装置２３０
の第２入力・出力ポート２０２からの信号を切換装置２
３０の第４出力ポート２０４に結合し、さらに、切換装
置２３０の第５入力ポート２０５からの信号を切換装置
２３０の第２入力・出力ポート２０２に結合し、これに
より、メモリ２３４からの信号を算術処理装置２３２の
入力ポート２３２ｉに結合するとともに算術処理装置２
３２の出力ポート２３２ｏからの信号をメモリ２３４に
結合し、 第４モードの操作において、切換装置２３０
の第２入力・出力ポート２０２からの信号を切換装置２
３０の第４出力ポート２０４に結合し、これにより、メ
モリ２３４を算術処理装置２３２の入力ポート２３２ｉ
に結合するとともに、切換装置２３０の第５入力ポート
２０５からの信号を切換装置２３０の第３入力出力ポー
ト２０３に結合し、これにより、算術処理装置２３２の
出力ポート２３２ｏを切換装置２３０の第３入力・出力
ポート２０３に結合し、第５モードの操作において、切
換装置２３０の第６入力・出力ポート２０６と切換装置
２３０の第２入力・出力ポート２０２との間で信号を結
合し、これにより、メモリ２３４と第６入力・出力ポー
トとの間の信号を変換する切換装置とを含む複数の第２
信号処理装置２１４ｂと、信号処理装置２１４のグルー
プ２１２の信号処理装置２１４を互いに結合し、各グル
ープの信号処理装置２１４は複数の第１信号処理装置２
１４ａと少なくとも１つの第２信号処理装置とを含むグ
ループローカル相互接続構造であって、このグループロ
ーカル相互接続構造が、グループ２１２の信号処理装置
２１４の各々の第１入力・出力ポート２０１をグループ
２１２の他の信号処理装置２１４の第３入力・出力ポー
ト２０３に結合し、これにより、各グループの信号処理
装置がリング状に結合されるグループローカル相互接続
構造と、ソースＩ／Ｏポート１０１に結合され、さら
に、各グループ２１２の信号処理装置２１４の第２信号
処理装置２１４ｂの第６入力・出力ポート２０６に結合
されるシステム相互接続構造１０５と、複数のグループ
制御構造２１６であって、各々が信号処理装置２１４の
グループの１つと接続され、グループ制御構造２１６の
各々が算術処理装置２３２の制御入力ポート２３２ｉに
結合されるとともに、信号処理装置２１４の接続された
グループ２１２の各信号処理装置２１４の切換装置２３
０に結合され、これにより、信号処理装置２１４の切換
装置２３０の１つごとに、第１信号処理装置２１４ａの
場合には第１、第２、第３及び第４モードの操作の少な
くとも１つを選択し、さらに、第２信号処理装置２１４
ｂの場合には第１、第２、第３、第４及び第５モードの
操作の１つを選択し、ただしこれらの選択は信号処理装
置２１４の他のどの切換装置２３０のために選択された
モードの操作とも無関係に行われ、さらに、信号処理装
置の算術処理装置２３２の各々によって実行される予定
の算術計算を選択し、ただしこの選択は信号処理装置２
１４の他のいずれかの算術処理装置２３２のために実行
される予定の選択された算術計算とも独立であり、すべ
てがグループ制御構造２１６に関連する記憶された指示
の制御下で行われ、その記憶された指示はグループ制御
構造の外部のコマンドによって選択され、その記憶され
た指示によってグループ制御構造が、(a) ソースＩ／Ｏ
ポート１０１とそのグループの第２信号処理装置２１４
ｂのメモリ２３４との間でデータを結合すべきときに、
第５モードの操作を選択し、(b) 逐次処理モードにおい
て、少なくとも１つの第２信号処理装置２１４ｂのため
に第４モードの操作を選択し、さらに、リング内で第２
信号処理装置２１４ｂの次の隣の第１信号処理装置２１
４ａの少なくとも１つのために第２モードの操作を選択
し、第２信号処理装置２１４ｂから次の隣の第１信号処
理装置よりもっと離れている第１信号処理装置２１４ａ
の少なくとも１つのために第４モードの操作を選択し、
(c) 並列処理モードにおいて、すべての第１信号処理装
置２１４ａおよび第２信号処理装置２１４ｂのために第
３モードの操作を選択するグループ制御構造とを備え
る。
【００２７】図２のグループ制御ユニット２１６からの
制御信号は、図４の信号経路２３８を経由して制御信号
レジスタ３６６に供給され、それは制御信号つまりコマ
ンドを一時的に記憶してそれをポート選択制御ブロック
に供給し、それはメモリまたはデコーダで、コマンドさ
れた１つのモードまたは複数のモードの操作に応じて、
そのコマンドを制御信号経路３５４、３５６、３６０お
よび３６２上の複数の制御信号に復号する。
【００２８】本願発明は逐次および並列処理の間の迅速
な変換の利点に加えて突出した利点を持つており、それ
はメモリ帯域幅が一定である点にある。より詳しく述べ
ると、それによると、標準の装置、つまり専用の並列処
理装置と比べて、装置全体のメモリ記憶装置の総数を減
少することができるが、それはシステムを部分的に逐次
パイプラインに再構成することができるからである。
【００２９】本願発明の他の実施例は当業者には自明で
ある。例えば、本願発明の説明はレーダー装置用のデジ
タル信号処理装置に関して行ったが、本願発明に係るデ
ジタル信号処理装置はレーダー装置のそれと同等のどの
ような処理環境における使用をも発見することができ、
それは、多くの異なる種類の算術処理が実行されなけれ
ばならない環境であり、そのいくつかは並列処理装置を
用いるときよりも早く、他のものは配管接続された処理
装置を用いるときよりも早い。図４の一方向ドライバ３
３４、３４４および３４６は図示されているように制御
のために同様な信号経路３５４、３５６および３５８に
接続され、それは関連するマルチプレクサを制御する
が、そのマルチプレクサ用の制御信号はドライバ用の制
御信号とは異ならせることができ、また、信号経路３５
４、３５６および３５８の相互に異なる部分を経由して
接続することができる。より一般的にいうと、本願発明
に係る構造における信号経路は直列ビット流れ、並列ビ
ット流れまたは両者の均等な組み合わせとして結合する
ことができる。図３、４および５に関連して説明された
第３操作モードにおいては、メモリ２３４は書込みと特
に同時が読み出されなければならず、実際には、このこ
とにより、図３に示すようにメモリ２３４は図２に示唆
するように読取り書込みのために別々に作動可能な複数
の別々のメモリの形態にならなければならない。同様
に、図３の算術処理装置２３２の制御は図２にも示すよ
うに処理装置を２つの異なる部分に分割しなければなら
ない。
【図面の簡単な説明】
【図１】図１はレーダー装置の簡略化したブロック図で
あり、そこでは本願発明に係るデジタル信号処理装置を
用いることができる。
【図２】図１の構成のデジタル信号処理装置の一部の構
成の簡略化した概略ブロック図であり、それは複数のベ
クトル処理装置を備え、ベクトル処理装置の各々は複数
の信号処理装置を備え、信号処理装置の各々は本願発明
に係るメモリ、切換装置及び算術処理装置を備える。
【図３】図２の構成のベクトル処理装置の信号処理装置
の１つの簡略化したブロック図である。
【図４】図３の信号処理装置の切換装置をより詳しく示
した簡略化したブロック図である。
【図５】図４の切換装置の構成において様々な操作モー
ドの各々にまとめられた接続を表す簡略化した表であ
る。
【図６】図４の構成に用いることができる制御装置の簡
略化したブロック図である。
【符号の説明】
１０５ システム相互接続構造 ２１２ａ−２１２ｐ 信号処理装置のグループ ２１４ａ−２１４ｆ 信号処理装置 ２３０ 切換装置 ２３２ 算術処理装置
フロントページの続き (72)発明者 デイビット・ジャック・オベイディア アメリカ合衆国、ニュー・ヨーク州 10024、ニュー・ヨーク、セントラル・パ ーク‐ウエスト 255、アパートメント 1006

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数の処理装置を介して並列方式又は直
    列接続方式で信号を処理する装置であって、 信号を処理するために各々が入力ポート及び出力ポート
    を備える第１、際２及び第３の処理手段と、 データを一時的に記憶しかつ検索するための第１、第２
    及び第３メモリ手段と、 前記第１、際２及び第３の処理手段にそれぞれ結合さ
    れ、さらに前記第１、第２及び第３メモリ手段にそれぞ
    れ結合される第１、第２及び第３切換手段であって、該
    第１、第２及び第３切換手段の各々がローカル１及びロ
    ーカル２入力／出力ポートを備え、該第１、第２及び第
    ３切換手段の少なくとも１つが外部接続入力・出力ポー
    トを備え、前記第１切換手段が、 第１モードの操作の第１方向において、該第１切換手段
    の前記ローカル１ポートからの信号を該第１処理手段の
    前記入力ポートに結合するとともに、該第１処理手段の
    前記出力ポートからの信号を前記第１メモリ手段に結合
    し、 第１モードの操作の第２方向において、前記ローカル２
    ポートからの信号を該第１処理手段の前記入力ポートに
    結合するとともに、該第１処理手段の前記出力ポートか
    らの信号を前記ローカル１ポートに結合し、 第２モードの操作の第１方向において、該第１切換手段
    の前記ローカル１ポートからの信号を該第１処理手段の
    前記入力ポートに結合するとともに、該第１処理手段の
    前記出力ポートからの信号を該第１切換手段の前記ロー
    カル２ポートに結合し、 第２モードの操作の第２方向において、該第１切換手段
    の前記ローカル２ポートからの信号を該第１処理手段の
    前記入力ポートに結合するとともに、該第１処理手段の
    前記出力ポートからの信号を該第１切換手段の前記ロー
    カル１ポートに結合し、 第３モードの操作において、前記第１メモリ手段からの
    信号を該第１処理手段の前記入力ポートに結合するとと
    もに、該第１処理手段の前記出力ポートからの信号を前
    記第１メモリ手段に結合し、 第４モードの操作の第１方向において、前記第１メモリ
    手段からの信号を該第１処理手段の前記入力ポートに結
    合するとともに、該第１処理手段の前記出力ポートから
    の信号を該第１切換手段の前記ローカル１ポートに結合
    し、 第４モードの操作の第２方向において、前記第１メモリ
    手段からの信号を該第１処理手段の前記入力ポートに結
    合するとともに、該第１処理手段の前記出力ポートから
    の信号を該第１切換手段の前記ローカル２ポートに結合
    し、 第５モードの操作の第１方向において、該第１切換手段
    の前記外部接続ポートからの信号をそのようなポートが
    存在する場合には前記第１メモリ手段に結合し、さら
    に、 第５モードの操作の第２方向において、前記第１メモリ
    手段からの信号を該第１切換手段の前記外部接続ポート
    にそのようなポートが存在する場合に結合し、 前記第２切換手段が、 第１モードの操作の第１方向において、該第２切換手段
    の前記ローカル１ポートからの信号を該第２処理手段の
    前記入力ポートに結合するとともに、該第２処理手段の
    前記出力ポートからの信号を前記第２メモリ手段に結合
    し、 第１モードの操作の第２方向において、該第２切換手段
    の前記ローカル２ポートからの信号を該第２処理手段の
    前記入力ポートに結合するとともに、該第２処理手段の
    前記出力ポートからの信号を該第２切換手段の前記ロー
    カル１ポートに結合し、 第２モードの操作の第１方向において、該第２切換手段
    の前記ローカル１ポートからの信号を該第２処理手段の
    前記入力ポートに結合するとともに、該第２処理手段の
    前記出力ポートからの信号を該第２切換手段の前記ロー
    カル２ポートに結合し、 第２モードの操作の第２方向において、該第２切換手段
    の前記ローカル２ポートからの信号を該第２処理手段の
    前記入力ポートに結合するとともに、該第２処理手段の
    前記出力ポートからの信号を該第２切換手段の前記ロー
    カル１ポートに結合し、 第３モードの操作において、前記第２メモリ手段からの
    信号を該第２処理手段の前記入力ポートに結合するとと
    もに、該第２処理手段の前記出力ポートからの信号を前
    記第２メモリ手段に結合し、 第４モードの操作の第１方向において、前記第２メモリ
    手段からの信号を該第２処理手段の前記入力ポートに結
    合するとともに、該第２処理手段の前記出力ポートから
    の信号を該第２切換手段の前記ローカル１ポートに結合
    し、 第４モードの操作の第２方向において、前記第２メモリ
    手段からの信号を該第２処理手段の前記入力ポートに結
    合するとともに、該第２処理手段の前記出力ポートから
    の信号を該第２切換手段の前記ローカル２ポートに結合
    し、 第５モードの操作の第１方向において、該第２切換手段
    の前記外部接続ポートからの信号をそのようなポートが
    存在する場合には前記第２メモリ手段に結合し、さら
    に、 第５モードの操作の第２方向において、前記第２メモリ
    手段からの信号を該第２切換手段の前記外部接続ポート
    にそのようなポートが存在する場合に結合し、 前記第３切換手段が、 第１モードの操作の第１方向において、該第３切換手段
    の前記ローカル１ポートからの信号を該第３処理手段の
    前記入力ポートに結合するとともに、該第３処理手段の
    前記出力ポートからの信号を前記第３メモリ手段に結合
    し、 第１モードの操作の第２方向において、該第３切換手段
    の前記ローカル２ポートからの信号を該第３処理手段の
    前記入力ポートに結合するとともに、該第３処理手段の
    前記出力ポートからの信号を該第３切換手段の前記ロー
    カル１ポートに結合し、 第２モードの操作の第１方向において、該第３切換手段
    の前記ローカル１ポートからの信号を該第３処理手段の
    前記入力ポートに結合するとともに、該第３処理手段の
    前記出力ポートからの信号を該第３切換手段の前記ロー
    カル２ポートに結合し、 第２モードの操作の第２方向において、該第３切換手段
    の前記ローカル２ポートからの信号を該第３処理手段の
    前記入力ポートに結合するとともに、該第３処理手段の
    前記出力ポートからの信号を該第３切換手段の前記ロー
    カル１ポートに結合し、 第３モードの操作において、前記第３メモリ手段からの
    信号を該第３処理手段の前記入力ポートに結合するとと
    もに、該第３処理手段の前記出力ポートからの信号を前
    記第３メモリ手段に結合し、 第４モードの操作の第１方向において、前記第３メモリ
    手段からの信号を該第３処理手段の前記入力ポートに結
    合するとともに、該第３処理手段の前記出力ポートから
    の信号を該第３切換手段の前記ローカル１ポートに結合
    し、 第４モードの操作の第２方向において、前記第３メモリ
    手段からの信号を該第３処理手段の前記入力ポートに結
    合するとともに、該第３処理手段の前記出力ポートから
    の信号を該第３切換手段の前記ローカル２ポートに結合
    し、 第５モードの操作の第１方向において、該第３切換手段
    の前記外部接続ポートからの信号をそのようなポートが
    存在する場合には前記第３メモリ手段に結合し、さら
    に、 第５モードの操作の第２方向において、前記第３メモリ
    手段からの信号を該第３切換手段の前記外部接続ポート
    にそのようなポートが存在する場合に結合する、第１、
    第２及び第３切換手段と、 前記第１、第２及び第３切換手段の前記ローカル１及び
    ローカル２入力／出力ポートに結合される相互接続手段
    であって、前記第１切換手段の前記ローカル２入力／出
    力ポートを前記第２切換手段の前記ローカル１入力／出
    力ポートに結合し、前記第２切換手段の前記ローカル２
    入力／出力ポートを前記第３切換手段の前記ローカル１
    入力／出力ポートに結合し、さらに、前記第３切換手段
    の前記ローカル２入力／出力ポートを前記第１切換手段
    の前記ローカル１入力／出力ポートに結合する相互接続
    手段とを備える複数の処理装置を介して並列方式又は直
    列接続方式で信号を処理する装置。
  2. 【請求項２】 ソースＩ／Ｏポートからのソースデータ
    に関して直列又は並列算術処理の両方のためのデジタル
    信号処理装置であって、デジタル信号処理を実行して処
    理された信号を生成するとともに該処理された信号を前
    記ソースＩ／Ｏポートに結合するデジタル信号処理装置
    が、 複数の第１信号処理手段であって、その各々が、 (a) 少なくともデータ入力・出力ポートを備えるメモリ
    手段であって、該メモリ手段の入力・出力ポートに供給
    されたデータを一時的に記憶し、さらに、該メモリ手段
    の入力・出力ポートに記憶されたデータを読み出すメモ
    リ手段と、 (b) 少なくともデータ入力ポートと、データ出力ポート
    と、制御ポートとを含む算術処理手段であって、該制御
    ポートに供給されたコマンドの制御下で入力データに関
    して算術処理を実行し、さらに、該算術処理手段の前記
    出力ポートに処理されたデータを発生する算術処理手段
    と、 (c) 少なくともコマンド入力ポートと、第１、第２及び
    第３双方向入力・出力ポートと、第４出力専用ポート
    と、第５入力専用ポートとを含み、前記第２入力・出力
    ポートは前記メモリ手段の前記データポートに接続さ
    れ、前記第４出力ポート及び第５入力ポートはそれぞれ
    前記算術処理手段の前記入力ポート及び出力ポートに接
    続される切換手段であって、 第１モードの操作において、該切換手段の前記第１入力
    ・出力ポートからの信号を該切換手段の前記第４出力ポ
    ートに結合し、これにより、該切換手段の前記第１入力
    ・出力ポートと前記算術処理手段との間で信号を結合
    し、さらに、該切換手段の前記第５入力ポートからの信
    号を該切換手段の前記第２入力・出力ポートに結合し、
    これにより、前記算術処理手段からの信号を前記メモリ
    手段に結合し、 第２モードの操作において、該切換手段の前記第１入力
    ・出力ポートからの信号を該切換手段の前記第４出力ポ
    ートに結合し、これにより、該切換手段の前記第１入力
    ・出力ポートからの信号を前記算術処理手段の前記入力
    ポートに結合し、さらに、該切換手段の前記第５入力ポ
    ートからの信号を該切換手段の前記第３入力・出力ポー
    トに結合し、これにより、前記算術処理手段の前記出力
    ポートからの信号を前記切換手段の前記第３入力・出力
    ポートに結合し、 第３モードの操作において、該切換手段の前記第２入力
    ・出力ポートからの信号を該切換手段の前記第４出力ポ
    ートに結合するとともに、該切換手段の前記第５入力ポ
    ートからの信号を該切換手段の前記第２入力・出力ポー
    トに結合し、これにより、前記メモリ手段からの信号を
    前記算術処理手段の前記入力ポートに結合するとともに
    前記算術処理手段の前記出力ポートからの信号を前記メ
    モリ手段に結合し、 第４モードの操作において、該切換手段の前記第２入力
    ・出力ポートからの信号を該切換手段の前記第４出力ポ
    ートに結合し、これにより、前記メモリ手段を前記算術
    処理手段の前記入力ポートに結合し、さらに、該切換手
    段の前記第５入力ポートを該切換手段の前記第３入力・
    出力ポートに結合し、これにより、前記算術処理手段の
    前記出力ポートを該切換手段の前記第３入力・出力ポー
    トに結合する切換手段とを含む複数の第１信号処理装手
    段と、 複数の第２信号処理手段であって、その各々が、 (a) 少なくともデータ入力・出力ポートを含むメモリ手
    段であって、該メモリ手段の前記入力・出力ポートに供
    給されたデータを一時的に記憶し、さらに、該メモリ手
    段の前記入力・出力ポートに記憶されたデータを読み出
    すメモリ手段と、 (b) 少なくともデータ入力ポートと、データ出力ポート
    と、制御ポートとを含む算術処理手段であって、該算術
    処理手段の前記制御ポートに供給されたコマンドの制御
    下で入力データに関して算術処理を実行し、さらに、該
    算術処理手段の前記出力ポートに処理されたデータを発
    生する算術処理手段と、 (c) 少なくともコマンド入力ポートと、第１、第２及び
    第３双方向入力・出力ポートと、第４出力専用ポート
    と、第５入力専用ポートと、第６入力・出力ポートとを
    含み、前記第２入力・出力ポートは前記メモリ手段の前
    記データポートに接続され、前記第４出力ポート及び第
    ５入力ポートはそれぞれ前記算術処理手段の前記入力ポ
    ート及び出力ポートに接続される切換手段であって、 第１モードの操作において、該切換手段の前記第１入力
    ・出力ポートからの信号を該切換手段の前記第４出力ポ
    ートに結合し、これにより、該切換手段の前記第１入力
    ・出力ポートと前記算術処理手段の前記入力ポートとの
    間で信号を結合し、さらに、該切換手段の前記第５入力
    ポートからの信号を該切換手段の前記第２入力・出力ポ
    ートに結合し、これにより、前記算術処理手段からの信
    号を前記メモリ手段に結合し、 第２モードの操作において、該切換手段の前記第１入力
    ・出力ポートからの信号を該切換手段の前記第４出力ポ
    ートに結合し、これにより、該切換手段の前記第１入力
    ・出力ポートからの信号を前記算術処理手段の前記入力
    ポートに結合し、さらに、該切換手段の前記第５入力ポ
    ートからの信号を該切換手段の前記第３入力・出力ポー
    トに結合し、これにより、前記算術処理手段の前記出力
    ポートからの信号を該切換手段の前記第３入力・出力ポ
    ートに結合し、 第３モードの操作において、該切換手段の前記第２入力
    ・出力ポートからの信号を該切換手段の前記第４出力ポ
    ートに結合するとともに、該切換手段の前記第５入力ポ
    ートからの信号を該切換手段の前記第２入力・出力ポー
    トに結合し、これにより、前記メモリ手段からの信号を
    前記算術処理手段の前記入力ポートに結合するとともに
    前記算術処理手段の前記出力ポートからの信号を前記メ
    モリ手段に結合し、 第４モードの操作において、該切換手段の前記第２入力
    ・出力ポートからの信号を該切換手段の前記第４出力ポ
    ートに結合し、これにより、前記メモリ手段を前記算術
    処理手段の前記入力ポートに結合し、さらに、該切換手
    段の前記第５入力ポートからの信号を該切換手段の前記
    第３入力出力ポートに結合し、これにより、前記算術処
    理手段の前記出力ポートを該切換手段の前記第３入力・
    出力ポートに結合し、 第５モードの操作において、該切換手段の前記第６入力
    ・出力ポートと該切換手段の前記第２入力・出力ポート
    との間で信号を結合し、これにより、前記メモリ手段と
    前記第６入力・出力ポートとの間の信号を変換する該切
    換手段とを含む複数の前記第２信号処理手段と、 グループの前記信号処理手段の前記信号処理手段を互い
    に結合し、前記各グループの前記信号処理手段は複数の
    前記第１信号処理手段と少なくとも１つの前記第２信号
    処理手段とを含むグループローカル相互接続手段であっ
    て、該グループローカル相互接続手段が、前記グループ
    の前記信号処理手段の各々の前記第１入力・出力ポート
    を前記グループの他の信号処理手段の前記第３入力・出
    力ポートに結合し、これにより、前記グループの各々の
    前記信号処理手段がリング状に結合されるグループロー
    カル相互接続手段と、 前記ソースＩ／Ｏポートに結合され、さらに、前記グル
    ープの各々の前記信号処理手段の前記第２信号処理手段
    の前記第６入力・出力ポートに結合されるシステム相互
    接続手段と、 複数のグループ制御手段であって、各々が前記信号処理
    手段の前記グループの１つと接続され、前記グループ制
    御手段の各々が前記算術処理手段の前記制御入力ポート
    に結合されるとともに、前記信号処理手段の接続された
    グループの前記信号処理手段の各々の前記切換手段の前
    記制御入力ポートに結合され、これにより、前記信号処
    理手段の前記切換手段の１つごとに、前記第１信号処理
    手段の場合には前記第１、前記第２、前記第３及び前記
    第４モードの操作の少なくとも１つを選択し、さらに、
    前記第２信号処理手段の場合には前記第１、前記第２、
    前記第３、前記第４及び前記第５モードの操作の１つを
    選択し、ただしこれらの選択は前記信号処理手段の他の
    どの切換手段のために選択されたモードの操作とも無関
    係に行われ、さらに、前記信号処理手段の前記算術処理
    手段の各々によって実行される予定の算術計算を選択
    し、ただしこの選択は前記信号処理手段の他のどの前記
    算術処理手段のために実行される予定の選択された算術
    計算とも独立であり、すべては前記グループ制御手段に
    関連する記憶された指示の制御下で行われ、その記憶さ
    れた指示は前記グループ制御手段の外部のコマンドによ
    って選択され、その記憶された指示によって前記グルー
    プ制御手段が、 (a) 前記ソースＩ／Ｏポートと前記グループの前記第２
    信号処理手段の前記メモリ手段との間でデータを結合す
    べきときに、前記第５モードの操作を選択し、 (b) 直列処理モードにおいて、少なくとも１つの前記第
    ２信号処理手段のために前記第４モードの操作を選択
    し、また、前記リング内で前記第２信号処理手段の次の
    隣の前記第１信号処理手段の少なくとも１つのために前
    記第２モードの操作を選択し、さらに、前記次の隣の第
    １信号処理手段よりも前記第２信号処理手段からもっと
    離れている前記第１信号処理手段の少なくとも１つのた
    めに前記第４モードの操作を選択し、 (c) 並列処理モードにおいて、前記第１信号処理手段お
    よび前記第２信号処理手段のすべてのために前記第３モ
    ードの操作を選択する複数のグループ制御手段とを備え
    るデジタル信号処理装置。
  3. 【請求項３】 請求項２の処理装置において、前記グル
    ープの信号処理手段の各々が６の信号処理手段を含む処
    理装置。
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