JPH06259582A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 多重データに実行する共通命令アーキテクチ
ャを有するデータ処理装置の提供。 【構成】 多重データに対して実行するいわゆる共通命
令モードで並列に動作する複数（VP）のエレメンタリプ
ロセッサ（EP）と、該エレメンタリプロセッサから供給
されるデータ（OB₁-OB_n ）を集合的に処理する手段（VS
U ）を有するデータ処理装置である。該装置は、任意エ
レメンタリプロセッサが少なくとも１つの隣接エレメン
タリプロセッサと通信することを可能にする連結データ
パス（DP）を具備する。入力手段（13）と出力手段（1
9）は共通入力バス（ID）との通信を可能にする。処理
は、ベクトル−スカラー変換ユニット（VSU ）、スカラ
ー−ベクトルユニット（SVCU）及びスカラー−スカラー
ユニット（SSU ）を用いる。これらの装置は、他の装
置、同一装置又は外部装置（メモリー、制御装置、デー
タルックアップテーブル等）に接続するためのインター
フェイス手段を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の出力データバス
を用いて多重データに対して実行するいわゆる共通命令
モードで並列に動作する複数のエレメンタリプロセッサ
と、多重出力データを集合的に処理する手段と、共通入
力制御バスと、共通入力データバスとを有するデータ処
理装置に関するものである。

【０００２】

【従来の技術】かかるアーキテクチャを持つ装置におい
ては、複数のプロセッサが単一命令によって異なったデ
ータに対して同時に動作し、複数の結果を出力する（こ
のモードは単一命令−多重データ即ちSIMDモードと呼ば
れる）。この種の拡張並列アーキテクチャは、特にニュ
ーラルネットワークで用いられる。欧州特許第322,966
号には、そのアーキテクチャが、それぞれ、シナプス係
数Ｃ_ijのメモリーセクションと、ニューロン状態Ｖ_i の
レジスタと、コントリビューションＣ_ijＶ_i を計算する
手段とを有する複数のエレメンタリプロセッサにブレー
クダウンされ得るニューラルネットワークが記載されて
いる。全てのこれらのエレメンタリプロセッサは、共通
入力バスを分割使用し、複数のコントリビューションＣ
_ijＶ_i を並列に出力し、これらは加算ツリーで加算され
る。

【０００３】この種の装置は、データが入力と出力との
間で直接パス（ストリーム）に従うことを確実にするも
のと考えられている。この型のアーキテクチャは、デー
タ処理装置の実行速度を増すためのものである。従っ
て、これらは、装置の並列パスに沿って入力から出力ま
で、データストリームを最大速度で制御するものとされ
ている。前記並列パスに従っている間、データストリー
ムは、集合的に加えられ、比較され、或いはその他のた
めに集合される瞬間までは独立が保たれる。

【０００４】ニューラルネットワークは、特に、応用が
益々多様になるにつれて益々複雑になる動作を、益々錯
綜したアルゴリズムを用いて実現している。このように
多様な応用のためには、所与のハードウェア構造を持つ
ニューラルネットワークが、広い範囲の命令に利用で
き、最大数の応用と従ってこれらの応用それぞれに専用
のアルゴリズムを実現できるようにしなければならな
い。特に、排他的に並列パスに従うデータストリーム
は、このように離れた独立の処理の行程にあるこれらの
ストリーム間の干渉の処理については許容しない。

【０００５】ニューラルネットワークにおいては、これ
らのストリームが処理の終端で再びグループ化されるこ
ともあるが、そのような最終的な再グループ化の前には
結合されないこともある。このようなニューラルネット
ワークは、多様なタスクに適応するためには、従って、
柔軟性に欠けている。

【０００６】

【発明が解決しようとする課題】従って、本発明の目的
は、ストリーム間の可変干渉の導入を可能にすることに
よって、前記並列パス、従って処理動作の排他的独立性
を除去することにある。

【０００７】

【課題を解決するための手段】この目的は、エレメンタ
リプロセッサが、任意エレメンタリプロセッサが少なく
とも１つの連結データパスを経て少なくとも１つの隣接
エレメンタリプロセッサと通信することを可能にする手
段を具備するデータ処理装置によって達成される。

【０００８】このように、２つの直近隣接プロセッサと
通信を行うことによって、全てのプロセッサが例えば２
×２のデータ置換を、更に全データの一方向或いは他の
方向のローテーションを実現することができる。後者の
メカニズムでは、最初のエレメンタリプロセッサを最後
のエレメンタリプロセッサに接続することが必要であ
る。更に、最後のエレメンタリプロセッサを最初のエレ
メンタリプロセッサに結合せずに、最後のエレメンタリ
プロセッサからデータを引き出すこともできる。

【０００９】ストリーム間のこれらの干渉は、各プロセ
ッサの内部処理のフレームワークで行われる。しかしな
がら、結果はなお各エレメンタリプロセッサによって複
数の出力バスを経て並列に送出される。この結果が集ま
ってベクトル型の結果を形成する。これは、ベクトル−
スカラー変換のためのユニットVSU においてスカラー型
の結果に変換することができる。

【００１０】特別の実施例においては、各エレメンタリ
ープロセッサは、入力手段と出力手段との一方又は双方
と、識別信号が前記プロセッサに受信されたとき前記手
段を能動化する識別要素とを有し、前記データ処理装置
は、更に前記識別信号に応答して前記エレメンタリープ
ロセッサにスカラーデータの受信又は供給のいずれかの
利用権を付与するスカラー−ベクトル制御ユニット（SV
CU）を具えている。数個のエレメンタリープロセッサ
に、少なくとも１つの共通スカラーデータを受信するた
めの利用権が付与され得る。

【００１１】データ処理装置は、ベクトル−スカラー変
換ユニットVSU からスカラーの結果を受信するスカラー
−スカラー変換ユニットSSU を具えることもある。スカ
ラー−スカラー変換ユニットSSU は、前記共通スカラー
データを供給できる。

【００１２】各エレメンタリープロセッサは、シナプス
係数とニューロン状態との一方又は双方を記憶するため
のローカルメモリーを有する。好ましくは、メモリー
は、レジスタのスタックとして構成され、シナプス係数
とニューロン状態とを、主としてシナプス係数か又は主
としてニューロン状態かいずれかで記憶するように構成
される。好ましくは、メモリーの読出しモードは、シナ
プス係数にもニューロン状態にもアクセスするためにダ
ブルアクセスモードであり、これにより実行速度が向上
する。

【００１３】シナプス係数は、対角線配列でメモリーに
記憶され得る。このため、エレメンタリープロセッサが
隣接プロセッサと通信することを可能にする結果、シナ
プス係数Ｃ_ijのマトリックスをシナプス係数Ｃ_jiの転置
マトリックスに転置することができる。この可能性は、
ニューラルネットワークで実行される学習フェーズの間
にエラーバックプロパゲーションアルゴリズムを実行す
るために、特に用いられる。

【００１４】以下に実施例によって本発明の詳細を説明
する。

【００１５】

【実施例】図１はSIMDアーキテクチャを持つマシンの既
知のアーキテクチャを簡略化して示す図である。それぞ
れがローカルメモリーを具えた複数のエレメンタリープ
ロセッサP₁...P_n は、定められた瞬間に制御ユニット10
から並列に同一の命令を受信する。この共通の命令は、
共通制御バスICを経て全てのプロセッサに分配される。
このように、全てのプロセッサが同一タスクを同時に遂
行する。しかしながら、この同一タスクは一般的に異な
ったデータに対して適用されてもよい。エレメンタリー
プロセッサP₁...P_n によって受信されたデータは、共通
のリソースブロック11によって供給される。このデータ
はデータバスIDを経て連続して又はせずに分配される。
このように、全てのプロセッサが、バスID上で同時に、
各プロセッサに記憶されているそれぞれの結果にデータ
を加えることができる。これは又、バスID上で、それぞ
れが各プロセッサによって個々に識別されるランクナン
バーを持っている一連のデータに関係する場合もある。
従って、各エレメンタリープロセッサは、前記一連のデ
ータから各々のデータを取り出し且つプログラムされた
共通の動作を行う。

【００１６】従って、複数のエレメンタリープロセッサ
はそれぞれが個別の結果をそれらの出力OUT₁...OUT_n に
供給する。例えば、この種のメカニズムはイメージ処理
のために実行され、各エレメンタリープロセッサはイメ
ージのピクセルの個々の処理を引き受ける。出力OUT₁-O
UT_n はこのように互いに独立した一連の結果を供給す
る。

【００１７】図２は本発明によるデータ処理装置の一部
分のアーキテクチャを示す図である。このアーキテクチ
ャは、SIMDモードでのエレメンタリープロセッサの動作
において或いはその動作によって実現されるデータスト
リーム間の干渉を強調している。複数のエレメンタリー
プロセッサEP₁-EP_n は、それらの入力に制御バスICから
の命令とデータバスIDからのデータを受信する。各エレ
メンタリープロセッサは、出力手段17₁-17_n を経て個別
の出力バスOB₁-OB_n に結果を送出する。各エレメンタリ
ープロセッサが確実に一番近い隣接プロセッサと通信で
きるようにするため、各エレメンタリープロセッサは通
信手段15₁-15_n を具え、連結パスDPを経てデータを転送
できるようにしている。従って、データを他のエレメン
タリープロセッサに逐次転送することができる。これら
のデータ交換は、エレメンタリープロセッサに存在する
どのようなデータについても行うことができる。各エレ
メンタリープロセッサに存在するデータストリームは、
従ってもはや独立性はない。これは、エレメンタリープ
ロセッサによって作られるコントリビューションが他の
プロセッサによって作られたコントリビューションと結
合しているときに特に有用である。これは、例えば複数
のエレメンタリープロセッサEP₁-EP_n がベクトルプロセ
ッサVPを構成する場合であって、この場合は複数の結果
を送出してベクトルの結果を構成する。従って後者は通
常ベクトル−スカラーユニットVSU によって処理され、
ベクトル型の結果がスカラー型の結果に変換される。

【００１８】この種の状態は、例えば前記装置がニュー
ラル処理装置の場合に起きる。これによると、プロセッ
サは、例えばニューロン状態Ｖ_i をシナプス係数Ｃ_ij又
はコントリビューションＣ_ijＶ_j と交換できる。特に興
味深い状態は、シナプス係数マトリックスＣ_ijを転置マ
トリックスＣ_jiに転置することに関する。この場合、本
発明は、エレメンタリープロセッサのローカルメモリー
におけるシナプス係数の特別の配列を魅力的に利用し、
転置マトリックスＣ_jiを直接マトリックスＣ_ijから容易
に導出できるようになる。この配列によれば、データは
もはや行方向−列方向アドレッシングによってアドレス
されたメモリーの行（又は列）の形に配列されており、
代わりにシナプス係数はメモリーの対角線に沿って配列
されている。従って、例えば列方向アドレッシングがメ
モリーの列のアドレスを続け、一方、行方向アドレッシ
ングは従ってメモリーの対角線（正確には対角線に平行
な方向）をアドレスする。もう１つの選択はアドレッシ
ングの２つの型の反転を可能にすることである。

【００１９】シナプス係数の対角線配列の場合において
シナプス係数を正しい順序に直すためには、全てのシナ
プス係数を入れ換えることが必要である。エレメンタリ
ープロセッサが隣接プロセッサとの間でデータを交換す
ることを可能にすることによって、本発明のデータ処理
装置はこの型の処理の実行且つ高速の実行を可能にす
る。このような対角線方向の配列は、例えば欧州特許第
369,551 号に記載されているが、ここではリファレンス
として包含されている。

【００２０】ユニットVSU は、このようにして各プロセ
ッサによって送出されたコントリビューションＣ_ijＶ_j
の和又は転置されたマトリックスの場合にはコントリビ
ューションＣ_jiＶ_j の和に等しいスカラー量を定めるこ
とができる。この能力は、エラーバックプロパゲーショ
ンアルゴリズムの実行の間ニューラルネットワークのい
わゆる学習モードにおいて用いられる。

【００２１】しかしながら、通信手段15はシナプス係数
の置換に限定されるものではなく、これをニューラルネ
ットワークの場合、又はエレメンタリプロセッサの結合
によってエレメンタリプロセッサから供給されたデータ
ストリーム間での干渉が必要な異なったマシンを構成す
る場合には、他のデータについても用いることができ
る。これは、例えばディジタルフィルタ動作を行う処理
装置で重要になり得る。一連のサンプルＸ₁-Ｘ_n が連結
パスDPを経てシリアルローディングによってｎ個のエレ
メンタリプロセッサ間に分配される。フィルタの加重係
数は、各プロセッサのローカルメモリーに記憶される。
各エレメンタリプロセッサで決定されるエレメンタリコ
ントリビューションは、ユニットVSU で結合される。

【００２２】図３は本発明の特別の実施例を示す。種々
の場合に、各エレメンタリプロセッサが共通データバス
IDを経て他のエレメンタリプロセッサと通信できること
が必要になり得る。例えば、エレメンタリプロセッサ
が、全ての或いは特定の他のエレメンタリプロセッサと
データを交信する必要があるような場合である。プロセ
ッサは、全体最大解（又は最小解）を定めるために他の
プロセッサに供給する局所最大解（又は最小解）を計算
することができる。この目的のために、各エレメンタリ
プロセッサは、少なくとも１つのスカラーデータを入力
バスIDに供給する出力手段19を有する。バス上のデータ
の配置は、一度には１つのプロセッサのみを能動化する
制御ユニットSVCUによって制御される。このコマンド
は、各エレメンタリプロセッサに具えられた識別子を記
憶する識別回路16が、識別信号SIを受信することによっ
て各エレメンタリプロセッサに個別に作用し得る。同様
に、各エレメンタリプロセッサが有する入力手段13は、
選択的に或いは集合的に、入力バスID上にあるデータを
エレメンタリプロセッサに送り込むことを可能にする。
入力手段13は、従って又制御ユニットSVCUと識別信号SI
によって制御される。このように、同じスカラーデータ
を全てのエレメンタリプロセッサに分配することができ
る。この動作は、スカラー−ベクトル変換に似ている。
ユニットSVCUは、スカラー−ベクトル変換ユニットのよ
うに作用する。

【００２３】バスID上にあるデータは、出力手段19によ
って供給され得るばかりでなく他のソースからも生成さ
れ得る。特にユニットVSU によって供給されたスカラー
結果は、ユニットSSU で処理され、スカラー結果が他の
スカラー結果に変換されることもある。後者は、そして
バスID上にフィードバックされ、選択的に或いは集合的
にエレメンタリプロセッサに分配され得る。この動作の
フィードバックモードは、ニューラルネットワークのど
のような処理フェーズでも実行される。例えば、もしユ
ニットVSU がスカラー結果ΣＣ_ijＶ_i を供給するなら
ば、このスカラー結果は、スカラー結果Ｖ_j ＝ｆ（ΣＣ
_ijＶ_j ）を得るためにユニットSSU においては非線形関
数で表現することができる。このスカラー結果Ｖ_j は連
続的に集合的に全てのエレメンタリプロセッサに分配さ
れる。

【００２４】図４は通信手段13、15、17及び19を与える
エレメンタリプロセッサを示す図である。簡略化された
バージョンでは手段13及び19はなくてもよい。プロセッ
サは、２つのマルチプレクサ22₁,22₂ からデータをそれ
ぞれ受信する２つの入力21₁,21₂ を有する算術及び論理
ユニットALU 20を具える。ALU の出力が供給するデータ
は、３つのフィールド即ち、最大有効ビットによって形
成されるフィールドMSB 、最小有効ビットによって形成
されるフィールドLSB 、及び上記２フィールドの中間の
ビットによって形成されるフィールドISB に分配され
る。

【００２５】フィールドMSB,ISB,LSB は、それぞれレジ
スタ23₁,23₂,23₃ にロードされる。これらのレジスタ
は、マルチプレクサ24に接続され、マルチプレクサ24は
フィールドMSB,ISB,LSB からフィールドを選択する。こ
の選択は、入力21₁ 又は21₂ に対する入力に与えられた
データフィールドを加えて４つのフィールドに拡張する
こともできる。これは、後者のデータがALU と無関係に
プロセッサの入力から出力へ通過することを可能にす
る。マルチプレクサ24によって選択されたフィールド
は、 ・レジスタRVSU 17 にロードされそのデータがユニット
VSU に供給されるか、 ・レジスタRSVU 19 にロードされそのデータが制御ユニ
ットSVCUの制御の下で入力バスIDに供給されるか、 ・レジスタRN 15bにロードされそのデータが隣接エレメ
ンタリプロセッサに供給されるか、 のいずれかである。

【００２６】ここでレジスタ15の結合を示すために、図
４に示すエレメンタリプロセッサにインデックスｂを付
加し、アップストリーム方向及びダウンストリーム方向
に隣接して配置されているレジスタにインデックスａ及
びｃを付加している。

【００２７】もしエレメンタリプロセッサが隣接するプ
ロセッサ（双方向通信）の１つと通信するときは、レジ
スタ15はレジスタ15'bと二重化される。もし、レジスタ
15bの出力25b が次段のエレメンタリプロセッサに接続
されておれば、レジスタ15'bの出力25'bは、従って前段
のエレメンタリプロセッサのレジスタ15'aに接続されて
いる。次段のエレメンタリプロセッサのレジスタ15'cの
出力は、従ってマルチプレクサ22₁ 及び22₂ の入力に接
続されている。レジスタ15'bは任意的であることを示す
ために太点線で示し、レジスタ15a 及び15'cは隣接エレ
メンタリプロセッサに関するものであることを示すため
に細点線で示してある。

【００２８】入力マルチプレクサ22₁,22₂ は異なったソ
ースからデータを受信できる。それらは、次のものに接
続される。 −入力バスIDからデータを受信するレジスタRSVUを有す
る手段13、 −レジスタのスタックとして構成されているメモリー2
6、 −前段のエレメンタリプロセッサに含まれ且つレジスタ
15b に類似のレジスタ15a 、 −マルチプレクサ24の出力、 −レジスタ15'Cが存在すればその出力。

【００２９】メモリーについて可能な限り高い読み出し
速度を達成するために、メモリー26は、読み出しモード
ではデュアルアクセスのメモリーであることが望まし
い。従って、同時に利用できる２つの型のデータを、AL
U の２つの入力を経てメモリーに書き込むことができ
る。１つの型のデータは例えばニューロン状態によって
形成され、他の型はシナプス係数によって形成されても
よい。

【００３０】どのようなアルゴリズムでも実行可能とす
れば、同じニューロン状態は数個のシナプス係数に結合
されるべきであり、逆にこの目的のためにメモリー26に
おいては、主としてシナプス係数か又は主としてニュー
ロン状態を記憶することが可能とされ、或いはそれらを
等量ずつ記憶することが可能とされる。

【００３１】ニューラル処理動作で実行される学習又は
導出フェーズに従って、エレメンタリプロセッサの全体
又は各々におけるデータ処理装置は、シナプス係数及び
ニューロン状態をアップデートしなければならない。ア
ップデートされたこのデータは、マルチプレクサ24によ
って供給され、動作の実行の間にメモリー26に書き込ま
れる（接続27）。

【００３２】図５はデータ処理装置（DSP ）の簡略化さ
れたアーキテクチャを示し、前記のエレメントEP_n 、ユ
ニットVSU 及びユニットSSU を具えたベクトルプロセッ
サVPを含む。環境との通信のために、装置DPS は、入出
力インターフェイスI/O 、リンクインターフェイス LIN
K1/LINK2、及び命令とアドレスとの一方又は双方を受信
又は供給を行うバスI/A を有する。

【００３３】インターフェイスI/O は、バスＯを経て環
境にデータを供給し、バスＩを経て環境からデータを受
信し、ユニットSSU からベクトルプロセッサVPにデータ
を転送することができる。

【００３４】リンクインターフェイスは、好ましくは双
方向モードで環境と通信（L1及びL2）可能である２つの
類似のブロック LINK1及びLINK2 を有する。

【００３５】これらの２つのブロック LINK1及びLINK2
は、内部直接メモリーアクセスブロックDMA と通信（接
続31₁,31₂ ）する。ブロックDMA は制御ユニット30によ
って制御される。ブロックDMA はカウンターを有し、そ
れは、装置DSP の内部から環境へ又はその逆に動くデー
タをバスIDから又はバスID上で引き出すために、各エレ
メンタリプロセッサの各ローカルメモリーRGF に対する
アドレス32₁-32_n を発生する。

【００３６】制御ブロック30は、バスI/A を経て受信し
た命令又はアドレスに基づいて、制御信号を別個のユニ
ットへ供給する。

【００３７】データ処理装置DSP は、その概念又はその
アーキテクチャを修飾することなしに種々の方法で用い
られる。

【００３８】図６は動作の自律モードを示す。装置DSP
は外部ＲＡＭに接続される。それらはバスI/A を経て通
信し、装置DSP はバスI/A の一部を経てＲＡＭから例え
ば１６ビットの命令を受信し、バスI/A の他の一部を経
て例えば１６ビットの引き続く命令を得るために、ＲＡ
ＭにアドレスADR を供給する。

【００３９】図７は装置DSP が外部制御装置CTR に接続
される動作モードを示す。上位有効ビットMSB と下位有
効ビットLSB に分割されているバスI/A は、従って、装
置DSP に命令を供給するために完全に（32ビット）利用
される。

【００４０】インターフェイスI/O （図８）を経て複数
の装置DSP を相互接続することも可能である。このよう
に、装置DSP1は、一方でバスＩ（16ビット）を経て装置
DSP2のバスＯ（16ビット）からデータを受信でき、他方
でバスＯ（16ビット）を経て装置DSP3のバスＩ（16ビッ
ト）にデータを供給できる。

【００４１】相互接続はリンクインターフェイスLINK1/
LINK2 （図９）を経由しても実現することができる。装
置DSP1は従って一方で装置DSP2とバスL1を経て双方向的
にデータを交換し、他方で装置DSP3とバスL2を経て双方
向的にデータを交換することができる。

【００４２】１の装置のバスＩが他の装置のバスＯに接
続されている場合には、装置DSP は、更に、外部スカラ
ープロセッサ又はデータルックアップテーブルLUT に接
続（図１０）され得る。

【００４３】装置DSP はルックアップメモリーMEM （図
１１）に接続することも可能である。相互接続されたバ
スL1は１方向の通信を確立し、相互接続されたバスL2は
他の方向の通信を確立する。

【００４４】本発明に基づくデータ処理装置によって実
現され得るところの全ての態様は、本発明の機能的キャ
パシティーの拡大を示す。

【図面の簡単な説明】

【図１】図１は、SIMDアーキテクチャを有するマシンの
既知のアーキテクチャを示す図である。

【図２】図２は、本発明によるデータ処理装置の一部分
の第１実施例を示す図である。

【図３】図３は、本発明によるデータ処理装置の一部分
の次の実施例を示す図である。

【図４】図４は、前記次の実施例におけるエレメンタリ
プロセッサを示す図である。

【図５】図５は、本発明によるデータ処理装置を示す図
である。

【図６】図６は、ＲＡＭをデータ処理装置に接続した図
である。

【図７】図７は、外部制御装置をデータ処理装置に接続
した図である。

【図８】図８は、データ処理装置を、入出力インターフ
ェイスI/O を経由して他のデータ処理装置に接続した図
である。

【図９】図９は、データ処理装置を、リンクインターフ
ェイスL1/L2 を経由して他のデータ処理装置に接続した
図である。

【図１０】図１０は、データ処理装置を、入出力インタ
ーフェイスI/O を経由してルックアップテーブルLUT に
接続した図である。

【図１１】図１１は、データ処理装置を、リンクインタ
ーフェイスL1/L2 を経由してバックアップＲＡＭに接続
した図である。

【符号の説明】

１０、３０ 制御ユニット １１ リソースブロック １３ 入力手段 １５ 通信出力（レジスタ） １６ 識別回路 １７、１９ 出力手段（レジスタ） ２０ 論理ユニット ２２、２４ マルチプレクサ ２３ レジスタ ２６ メモリー Ｐ エレメンタリプロセッサ ＤＳＰ データ処理装置 ＯＵＴ 出力 ＥＰ エレメンタリプロセッサ ＩＤ データバス ＯＢ 出力バス ＤＰ 連結パス ＶＰ ベクトルプロセッサ ＳＩ 識別信号 ＶＳＵ ベクトル−スカラー変換ユニット ＳＳＵ スカラー−スカラー変換ユニット ＳＶＣＵ 制御ユニット ＬＩＮＫ リンクインターフェイスブロック Ｉ／Ｏ インターフェイス ＤＭＡ 内部直接メモリーアクセスブロック ＣＴＲ 外部制御装置 ＬＵＴ ルックアップテーブル ＭＥＭ ルックアップメモリー

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の出力データバス（OB）を用いて多
   重データに対して実行するいわゆる共通命令モードで並
   列に動作する複数（VP）のエレメンタリプロセッサ（E
   P）と、多重出力データを集合的に処理する手段（VSU
   ）と、共通入力制御バス（IC）と、共通入力データバ
   ス（ID）とを有するデータ処理装置において、エレメン
   タリプロセッサ（EP）が、任意エレメンタリプロセッサ
   が少なくとも１つの連結データパス（DP）を経て少なく
   とも１つの隣接エレメンタリプロセッサと通信すること
   を可能にする手段（15）を具備することを特徴とするデ
   ータ処理装置。
2. 【請求項２】 おのおのが、入力手段（13）と出力手段
   （19）との一方又は双方と、識別信号（SI）がプロセッ
   サに受信されたとき前記手段（13）（19）を活性化する
   識別要素（16）とを具えるエレメンタリプロセッサ、及
   び前記識別信号に応答して前記エレメンタリプロセッサ
   にスカラーデータの受信又は供給のいずれかの利用権を
   付与するスカラー−ベクトル制御ユニット（SVCU）を具
   備することを特徴とする請求項１に記載のデータ処理装
   置。
3. 【請求項３】 少なくとも１つの共通スカラーデータを
   受信するための利用権を数個のエレメンタリプロセッサ
   に付与可能であることを特徴とする請求項２に記載のデ
   ータ処理装置。
4. 【請求項４】 ベクトル−スカラー変換ユニット（VSU
   ）がスカラー量を供給し、該スカラー量をスカラー−
   スカラー変換ユニット（SSU ）が受信し、該スカラー−
   スカラー変換ユニット（SSU ）が前記共通スカラー入力
   データを供給することを特徴とする請求項３に記載のデ
   ータ処理装置。
5. 【請求項５】 各々のエレメンタリプロセッサがデュア
   ルアクセス読み取りモードのローカルメモリーを具備す
   ることを特徴とする請求項１乃至４のいずれか１項に記
   載のデータ処理装置。
6. 【請求項６】 ローカルメモリーがレジスタのスタック
   として構成され、シナプス係数とニューロン状態とを、
   主としてシナプス係数か又は主としてニューロン状態か
   いずれかで記憶する手段を具備することを特徴とする請
   求項５に記載のデータ処理装置。
7. 【請求項７】 シナプス係数が対角線配列に相当する配
   列でローカルメモリーに記憶されることを特徴とする請
   求項５又は６に記載のデータ処理装置。
8. 【請求項８】 数個のデバイス（DSP1,DSP2,DSP3）の相
   互接続と、デバイスと外部要素（MEM ）との接続の一方
   又は双方を可能にするリンクブロック（LINK1,LINK2 ）
   を少なくとも１つ具備することを特徴とする請求項１乃
   至７のいずれか１項に記載のデータ処理装置。
9. 【請求項９】 数個のデバイス（DSP1,DSP2,DSP3）の相
   互接続と、デバイスと外部要素（LUT ）との接続の一方
   又は双方を可能にするインタフェースブロック（I/O ）
   を少なくとも１つ具備することを特徴とする請求項１乃
   至８のいずれか１項に記載のデータ処理装置。