JPH09282143A - デジタル信号プロセッサで利得制御を可能にする方法，装置およびコンピュータの命令 - Google Patents
デジタル信号プロセッサで利得制御を可能にする方法，装置およびコンピュータの命令Info
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- JPH09282143A JPH09282143A JP9052479A JP5247997A JPH09282143A JP H09282143 A JPH09282143 A JP H09282143A JP 9052479 A JP9052479 A JP 9052479A JP 5247997 A JP5247997 A JP 5247997A JP H09282143 A JPH09282143 A JP H09282143A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract
(57)【要約】
【課題】 利得命令を実行するデジタル信号プロセッサ
１０が提供される。 【解決手段】 利得命令は、デコードされると、マルチ
プレクサ４３を制御して利得制御インデックス信号を選
択する。選択された利得制御インデックス信号の値は、
プログラム制御レジスタ４８に加算されて、プログラム
・アドレスを生じる。プログラム・アドレスは、利得命
令が指定する４つの利得値の１つを選択するのに使用さ
れる。利得値は、アドレス間接レジスタによってアクセ
スされ、命令によって指定される値と掛け合わされ、こ
の結果が累算器内に格納される。
１０が提供される。 【解決手段】 利得命令は、デコードされると、マルチ
プレクサ４３を制御して利得制御インデックス信号を選
択する。選択された利得制御インデックス信号の値は、
プログラム制御レジスタ４８に加算されて、プログラム
・アドレスを生じる。プログラム・アドレスは、利得命
令が指定する４つの利得値の１つを選択するのに使用さ
れる。利得値は、アドレス間接レジスタによってアクセ
スされ、命令によって指定される値と掛け合わされ、こ
の結果が累算器内に格納される。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタル信号処理に関
し、さらに詳しくは集積回路のデジタル信号プロセッサ
で効率的な利得制御を提供することに関する。
し、さらに詳しくは集積回路のデジタル信号プロセッサ
で効率的な利得制御を提供することに関する。
【０００２】
【従来の技術】図１は、アナログ可聴入力信号を、アナ
ログ・フォーマットからデジタル・フォーマットに変換
する先行技術の方法を示す。この方法は、ハードウェア
部分７１とソフトウェア部分７５を有する。ハードウェ
ア部分７１は、デルタ／シグマ・アナログ・デジタル
（ＡＤ）コンバータ７０を示す。ＡＤコンバータ７０
は、アナログ変調入力信号６８を受信して、この信号を
バイナリ・ビットのシリアル・ストリームに変換する。
このバイナリ・ビットのシリアル・ストリームは、第３
階積分器７２によって入力として受信される。この積分
器７２は低域フィルタ機能を実施し、アナログ入力６８
となるデジタル・データ・ストリームを発生する。素子
７２からの出力として発生するデジタル・データ・スト
リームは、速度変換スイッチ７３によって低い周波数に
デシメート（decimate）される。デシメートされたデー
タ・ストリームはついで、第３階くし形フィルタ７４へ
の入力として与えられる。素子７４は、積分器７２によ
って生じる何らかの周波数ひずみを補償する。素子７
３，７４が実行する動作は、デジタル信号プロセッサで
はソフトウェアで実施されることに注意されたい。ソフ
トウェア素子７４の出力は、補償フィルタ７６に与えら
れる。補償フィルタ７６は、システムに必要な低域フィ
ルタリングと通過帯域周波数補償を行う。もう１つの速
度変換スイッチ７７は、前述した速度変換スイッチ７３
と似通ったデシメーション機能を実施するのに使用され
る。ソフトウェア補償フィルタ７８は、必要に応じて、
デジタル信号の最終フィルタリングを実施する。ついで
換算演算８０が使用されて、濾波したデジタル信号の大
きさを調整する換算利得係数８６を提供する。サイド・
トーン演算８２は、受信チャネル８９を通じて獲得され
るサイド・トーン信号を加算する。受信チャネル上の数
値は、換算演算８１によって換算され、これはサイド・
トーン換算利得信号８８に基づいている。出力８４は、
デジタル信号出力である。図１において、ＡＤ変換関数
７０は、アナログ関数であるので、ハードウェアで実施
される。また、第３階積分関数７２は、一定のデジタル
信号プロセッサではできないおそれのある高い周波数動
作を必要とするので、ハードウェアで実施される。図１
の他の動作は、汎用デジタル信号プロセッサでサポート
できるので、デジタル信号プロセッサによって実行され
るソフトウェアで実施される。
ログ・フォーマットからデジタル・フォーマットに変換
する先行技術の方法を示す。この方法は、ハードウェア
部分７１とソフトウェア部分７５を有する。ハードウェ
ア部分７１は、デルタ／シグマ・アナログ・デジタル
（ＡＤ）コンバータ７０を示す。ＡＤコンバータ７０
は、アナログ変調入力信号６８を受信して、この信号を
バイナリ・ビットのシリアル・ストリームに変換する。
このバイナリ・ビットのシリアル・ストリームは、第３
階積分器７２によって入力として受信される。この積分
器７２は低域フィルタ機能を実施し、アナログ入力６８
となるデジタル・データ・ストリームを発生する。素子
７２からの出力として発生するデジタル・データ・スト
リームは、速度変換スイッチ７３によって低い周波数に
デシメート（decimate）される。デシメートされたデー
タ・ストリームはついで、第３階くし形フィルタ７４へ
の入力として与えられる。素子７４は、積分器７２によ
って生じる何らかの周波数ひずみを補償する。素子７
３，７４が実行する動作は、デジタル信号プロセッサで
はソフトウェアで実施されることに注意されたい。ソフ
トウェア素子７４の出力は、補償フィルタ７６に与えら
れる。補償フィルタ７６は、システムに必要な低域フィ
ルタリングと通過帯域周波数補償を行う。もう１つの速
度変換スイッチ７７は、前述した速度変換スイッチ７３
と似通ったデシメーション機能を実施するのに使用され
る。ソフトウェア補償フィルタ７８は、必要に応じて、
デジタル信号の最終フィルタリングを実施する。ついで
換算演算８０が使用されて、濾波したデジタル信号の大
きさを調整する換算利得係数８６を提供する。サイド・
トーン演算８２は、受信チャネル８９を通じて獲得され
るサイド・トーン信号を加算する。受信チャネル上の数
値は、換算演算８１によって換算され、これはサイド・
トーン換算利得信号８８に基づいている。出力８４は、
デジタル信号出力である。図１において、ＡＤ変換関数
７０は、アナログ関数であるので、ハードウェアで実施
される。また、第３階積分関数７２は、一定のデジタル
信号プロセッサではできないおそれのある高い周波数動
作を必要とするので、ハードウェアで実施される。図１
の他の動作は、汎用デジタル信号プロセッサでサポート
できるので、デジタル信号プロセッサによって実行され
るソフトウェアで実施される。
【０００３】図２は、図１で示したソフトウェア動作を
実施するのに使用できるハードウェア・システムを示
す。図２は、デジタル信号プロセッサ１０を示す。デジ
タル信号プロセッサ１０は、アドレス生成装置（ＡＧ
Ｕ）１４とデータ・オペレーション装置１６とに結合さ
れるプログラム制御装置（ＰＣＵ）１２を含む。プログ
ラム制御装置１２は、図１に示すように、命令レジスタ
１２Ｂとプログラム制御論理１２Ａを含む。プログラム
制御装置１２は、ＤＳＰ１０の外部にあるプログラム・
メモリ装置１８と結合される。アドレス生成装置（ＡＧ
Ｕ）１４は、ＤＳＰ１０の外部にあるＸデータ・メモリ
２０およびＹデータ・メモリ２２と結合される。データ
・オペレーション装置１６は、Ｘデータ・メモリ２０と
Ｙデータ・メモリ２２からデータを受け取り、一方、ア
ドレス生成装置１４は、アドレスをＸデータ・メモリ２
０とＹデータ・メモリ２２に与える。ＸデータとＹデー
タを外部メモリから受け取ることに加え、データ・オペ
レーション装置１６は、図２に示すように、ＩＯインタ
フェース２３からＩＯデータを受け取る。
実施するのに使用できるハードウェア・システムを示
す。図２は、デジタル信号プロセッサ１０を示す。デジ
タル信号プロセッサ１０は、アドレス生成装置（ＡＧ
Ｕ）１４とデータ・オペレーション装置１６とに結合さ
れるプログラム制御装置（ＰＣＵ）１２を含む。プログ
ラム制御装置１２は、図１に示すように、命令レジスタ
１２Ｂとプログラム制御論理１２Ａを含む。プログラム
制御装置１２は、ＤＳＰ１０の外部にあるプログラム・
メモリ装置１８と結合される。アドレス生成装置（ＡＧ
Ｕ）１４は、ＤＳＰ１０の外部にあるＸデータ・メモリ
２０およびＹデータ・メモリ２２と結合される。データ
・オペレーション装置１６は、Ｘデータ・メモリ２０と
Ｙデータ・メモリ２２からデータを受け取り、一方、ア
ドレス生成装置１４は、アドレスをＸデータ・メモリ２
０とＹデータ・メモリ２２に与える。ＸデータとＹデー
タを外部メモリから受け取ることに加え、データ・オペ
レーション装置１６は、図２に示すように、ＩＯインタ
フェース２３からＩＯデータを受け取る。
【０００４】通常の動作モードでは、ＰＣＵ１２は、プ
ログラム・アドレス２８をプログラム・メモリ１８に与
える。プログラム・アドレス・バス２８に応答して、プ
ログラム・メモリ１８は、データをプログラム・データ
・バス３８に送る。このデータは、ＰＣＵ１２，ＡＧＵ
１４またはデータ・オペレーション装置１６に提供され
る。
ログラム・アドレス２８をプログラム・メモリ１８に与
える。プログラム・アドレス・バス２８に応答して、プ
ログラム・メモリ１８は、データをプログラム・データ
・バス３８に送る。このデータは、ＰＣＵ１２，ＡＧＵ
１４またはデータ・オペレーション装置１６に提供され
る。
【０００５】プログラム・データ・バス３８上のデータ
は、図２に示す命令レジスタ（ＩＲＥＧ）１２Ｂに格納
できる。命令レジスタ１２Ｂに格納される命令はデコー
ドされ、さらなる情報４０をＰＣ論理１２Ａに与えると
共に、ＡＧＵ１４とデータ・オペレーション装置１６に
制御信号を送り、Ｘデータ・メモリ２０とＹデータ・メ
モリ２２からのアドレス生成およびデータ・オペレーシ
ョンを可能にする。図１に示す換算演算８０，８１，８
２を実施するため、ＰＣＵ１２は、Ｙデータ・バス３６
上の入力として利得制御情報を与えるべく、制御信号に
よってＩＯインタフェース２３にアクセスしなければな
らない。
は、図２に示す命令レジスタ（ＩＲＥＧ）１２Ｂに格納
できる。命令レジスタ１２Ｂに格納される命令はデコー
ドされ、さらなる情報４０をＰＣ論理１２Ａに与えると
共に、ＡＧＵ１４とデータ・オペレーション装置１６に
制御信号を送り、Ｘデータ・メモリ２０とＹデータ・メ
モリ２２からのアドレス生成およびデータ・オペレーシ
ョンを可能にする。図１に示す換算演算８０，８１，８
２を実施するため、ＰＣＵ１２は、Ｙデータ・バス３６
上の入力として利得制御情報を与えるべく、制御信号に
よってＩＯインタフェース２３にアクセスしなければな
らない。
【０００６】図３は、先行技術のＰＣ論理１２Ａ（図
２）を示す。図３は、プログラム・カウンタ・マルチプ
レクサ（ＰＣマックス）４２を含み、これはプログラム
・カウンタ・レジスタ４８と結合される。プログラム・
カウンタ４８は、加算器５０とアドレス・マルチプレク
サ４６にプログラム・カウンタ値を与える。プログラム
・カウンタ・レジスタ４８は、図３に示すＰＣマックス
４２に基づき、割り込みベクトル値２６，または加算器
５０の出力を格納できる。加算器５０は、プログラム・
カウンタ・レジスタ４８に格納される数値と、オフセッ
ト・マルチプレクサ４４の出力との間で数値演算を実施
する。オフセット・マルチプレクサ４４は、＋１の２進
値を与えて、プログラム・カウンタ・レジスタを順次イ
ンクリメントするか、または分岐オフセット値４０を与
えて、デジタル信号プロセッサ１０内の分岐演算を実施
する。アドレス・マックス４６の出力２８は、プログラ
ム・カウンタ・レジスタ４８または加算器５０の出力と
結合される。プログラム・アドレス２８は、外部プログ
ラム・メモリ１８にアクセスするのに、図２に示すよう
に使用されるアドレスである。
２）を示す。図３は、プログラム・カウンタ・マルチプ
レクサ（ＰＣマックス）４２を含み、これはプログラム
・カウンタ・レジスタ４８と結合される。プログラム・
カウンタ４８は、加算器５０とアドレス・マルチプレク
サ４６にプログラム・カウンタ値を与える。プログラム
・カウンタ・レジスタ４８は、図３に示すＰＣマックス
４２に基づき、割り込みベクトル値２６，または加算器
５０の出力を格納できる。加算器５０は、プログラム・
カウンタ・レジスタ４８に格納される数値と、オフセッ
ト・マルチプレクサ４４の出力との間で数値演算を実施
する。オフセット・マルチプレクサ４４は、＋１の２進
値を与えて、プログラム・カウンタ・レジスタを順次イ
ンクリメントするか、または分岐オフセット値４０を与
えて、デジタル信号プロセッサ１０内の分岐演算を実施
する。アドレス・マックス４６の出力２８は、プログラ
ム・カウンタ・レジスタ４８または加算器５０の出力と
結合される。プログラム・アドレス２８は、外部プログ
ラム・メモリ１８にアクセスするのに、図２に示すよう
に使用されるアドレスである。
【０００７】ソフトウェアにおいて、図１の演算７３，
７４，７６，７７，７８を実施するため、通常、下記の
命令が必要とされる：（１）累算器をメモリまたはＩＯ
に移動する；（２）メモリまたはＩＯを累算器に移動す
る；（３）アドレス間接レジスタを即値と掛け合わせ
て、その結果を累算器に格納する；（４）その結果が累
算器に加算される上記（３）の演算；および（５）即値
を有するレジスタをロードする。そのため、図１のソフ
トウェア・ルーチン７３から７８は、５つの基本的な命
令を使用して実施できる。これら５つの命令をサポート
するのに必要なハードウェアは、デジタル信号プロセッ
サにおいて効率的に実現できる。図１の演算７３から７
８は、図１の演算に必要なほとんどの処理を実施する
が、すべての関数を実施するわけではない。
７４，７６，７７，７８を実施するため、通常、下記の
命令が必要とされる：（１）累算器をメモリまたはＩＯ
に移動する；（２）メモリまたはＩＯを累算器に移動す
る；（３）アドレス間接レジスタを即値と掛け合わせ
て、その結果を累算器に格納する；（４）その結果が累
算器に加算される上記（３）の演算；および（５）即値
を有するレジスタをロードする。そのため、図１のソフ
トウェア・ルーチン７３から７８は、５つの基本的な命
令を使用して実施できる。これら５つの命令をサポート
するのに必要なハードウェアは、デジタル信号プロセッ
サにおいて効率的に実現できる。図１の演算７３から７
８は、図１の演算に必要なほとんどの処理を実施する
が、すべての関数を実施するわけではない。
【０００８】
【発明が解決しようとする課題】図１の演算８０から８
９を実施するには、さらに多くの命令が、図２と図３の
ハードウェアの中で与えられる必要がある。図１の演算
８０から８９を実施するには、下記の命令が必要であ
る：（１）累算器をレジスタに移す；（２）レジスタ内
のビットをマスクする；（３）レジスタを右に移す；
（４）オフセットをレジスタに追加する；（５）アドレ
ス間接レジスタ１とアドレス間接レジスタ２とを掛け合
わせて、その結果を累算器に格納する。図１のアルゴリ
ズムに必要な演算の小部分を実施する一方で、これら５
つの命令を付け加えることにより、ＤＳＰ１０のＰＣＵ
１２とＡＧＵ１４の設計が大幅に複雑化する。このよう
な複雑性には次のようなものが含まれる：（１）１つの
関数を実施するのに５つの命令を使用すること。このこ
とが、制御セクションを複雑にし、これを肥大化させ
る；（２）複数の命令を使用する必要がある結果、より
多くのプログラム・メモリを必要とすること。このため
究極的に電力使用量が多くなり、実行速度が遅くなる；
（３）データ・オペレーション装置１６をアドレス生成
装置１４と接続するバスが必要；（４）論理積，加算お
よび桁移動の命令を実行するのにアドレス生成装置１４
内の算術論理がさらに必要；（５）１つだけのソースの
代わりに、両方のソースで間接アドレス機能を処理する
乗算命令を必要とすること（これも設計を大幅に複雑化
する）；（６）（１）から（５）の実行に、より長い設
計時間と試験時間を要する。
９を実施するには、さらに多くの命令が、図２と図３の
ハードウェアの中で与えられる必要がある。図１の演算
８０から８９を実施するには、下記の命令が必要であ
る：（１）累算器をレジスタに移す；（２）レジスタ内
のビットをマスクする；（３）レジスタを右に移す；
（４）オフセットをレジスタに追加する；（５）アドレ
ス間接レジスタ１とアドレス間接レジスタ２とを掛け合
わせて、その結果を累算器に格納する。図１のアルゴリ
ズムに必要な演算の小部分を実施する一方で、これら５
つの命令を付け加えることにより、ＤＳＰ１０のＰＣＵ
１２とＡＧＵ１４の設計が大幅に複雑化する。このよう
な複雑性には次のようなものが含まれる：（１）１つの
関数を実施するのに５つの命令を使用すること。このこ
とが、制御セクションを複雑にし、これを肥大化させ
る；（２）複数の命令を使用する必要がある結果、より
多くのプログラム・メモリを必要とすること。このため
究極的に電力使用量が多くなり、実行速度が遅くなる；
（３）データ・オペレーション装置１６をアドレス生成
装置１４と接続するバスが必要；（４）論理積，加算お
よび桁移動の命令を実行するのにアドレス生成装置１４
内の算術論理がさらに必要；（５）１つだけのソースの
代わりに、両方のソースで間接アドレス機能を処理する
乗算命令を必要とすること（これも設計を大幅に複雑化
する）；（６）（１）から（５）の実行に、より長い設
計時間と試験時間を要する。
【０００９】
【実施例】本発明は全般に、ＡＤコンバータ内で利得調
整を実現するのに改善された方法と装置を提供する。本
発明は、図４，５を参照した方がより良く把握できる。
図４はＤＳＰ１１０を示す。ＤＳＰ１１０は、アドレス
生成装置（ＡＧＵ）１１４とデータ・オペレーション装
置１１６の両方に結合されるプログラム制御装置（ＰＣ
Ｕ）１１２を含む。プログラム制御装置１１２は、外部
メモリから読み取った命令を格納するために、命令レジ
スタ（ＩＲＥＧ）１１２Ｂを含む。またＰＣＵ１１２
は、プログラム・アドレス・ライン１２８Ａ上でプログ
ラム・アドレスを生成して提供するプログラム・カウン
タ論理１１２Ａを含む。プログラム・アドレス・ライン
１２８Ａは、外部プログラム・メモリ１１８に与えら
れ、プログラム・メモリは、プログラム・データ・バス
１３８を介してプログラム・データを、必要に応じてＰ
ＣＵ１１２，ＡＧＵ１１４，またはデータ・オペレーシ
ョン装置１１６に与える。
整を実現するのに改善された方法と装置を提供する。本
発明は、図４，５を参照した方がより良く把握できる。
図４はＤＳＰ１１０を示す。ＤＳＰ１１０は、アドレス
生成装置（ＡＧＵ）１１４とデータ・オペレーション装
置１１６の両方に結合されるプログラム制御装置（ＰＣ
Ｕ）１１２を含む。プログラム制御装置１１２は、外部
メモリから読み取った命令を格納するために、命令レジ
スタ（ＩＲＥＧ）１１２Ｂを含む。またＰＣＵ１１２
は、プログラム・アドレス・ライン１２８Ａ上でプログ
ラム・アドレスを生成して提供するプログラム・カウン
タ論理１１２Ａを含む。プログラム・アドレス・ライン
１２８Ａは、外部プログラム・メモリ１１８に与えら
れ、プログラム・メモリは、プログラム・データ・バス
１３８を介してプログラム・データを、必要に応じてＰ
ＣＵ１１２，ＡＧＵ１１４，またはデータ・オペレーシ
ョン装置１１６に与える。
【００１０】命令はプログラム・メモリ１１８から読み
取られて、命令レジスタ１１２Ｂ内に格納される。格納
された命令に基づき、制御信号がＩＲＥＧ１１２Ｂから
ＰＣＵ１１２，ＡＧＵ１１４およびデータ・オペレーシ
ョン装置１１６に送られる。これらの制御信号に基づ
き、ＡＧＵ１１４は、Ｘデータ・メモリ１２０およびＹ
データ・メモリ１２２それぞれのために、Ｘアドレス・
ライン１３０とＹアドレス・ライン１３２上にアドレス
を生成する。Ｘデータ・メモリ１２０は、Ｘデータ・バ
ス１３４を介してデータ・オペレーション装置１１６に
データを送る。またＹデータ・メモリ１２２は、Ｙデー
タ・バス１３６を介して装置１１６にデータを送る。デ
ータ経路１３４，１３６はそれぞれ、データ・オペレー
ション装置１１６からのデータをそれぞれのデータ・メ
モリ１２０，１２２に書き込むのに使用される。
取られて、命令レジスタ１１２Ｂ内に格納される。格納
された命令に基づき、制御信号がＩＲＥＧ１１２Ｂから
ＰＣＵ１１２，ＡＧＵ１１４およびデータ・オペレーシ
ョン装置１１６に送られる。これらの制御信号に基づ
き、ＡＧＵ１１４は、Ｘデータ・メモリ１２０およびＹ
データ・メモリ１２２それぞれのために、Ｘアドレス・
ライン１３０とＹアドレス・ライン１３２上にアドレス
を生成する。Ｘデータ・メモリ１２０は、Ｘデータ・バ
ス１３４を介してデータ・オペレーション装置１１６に
データを送る。またＹデータ・メモリ１２２は、Ｙデー
タ・バス１３６を介して装置１１６にデータを送る。デ
ータ経路１３４，１３６はそれぞれ、データ・オペレー
ション装置１１６からのデータをそれぞれのデータ・メ
モリ１２０，１２２に書き込むのに使用される。
【００１１】図２に示す先行技術は、利得制御インデッ
クスを受け取るために、ＩＯインタフェース２３を有し
ていた。しかしながら本発明は、ＩＯインタフェースを
通さずに、必要なインデックスを利得命令によってＰＣ
Ｕ１１２に直接入力する。これにより、図５を参照して
検討するように、ＤＳＰ設計の複雑性が低減する。
クスを受け取るために、ＩＯインタフェース２３を有し
ていた。しかしながら本発明は、ＩＯインタフェースを
通さずに、必要なインデックスを利得命令によってＰＣ
Ｕ１１２に直接入力する。これにより、図５を参照して
検討するように、ＤＳＰ設計の複雑性が低減する。
【００１２】図５では、本発明によるプログラム制御論
理１１２Ａが示される。図３から変更されていない図５
の部材には引き続き同じ番号が付けられており、同一の
参照番号を有する素子については、図５についても、図
３で検討されたことが適用される。本発明では、マック
ス４４（図３）に置き換えてオフセット・マックス１４
４（図５）を使用する。オフセット・マックス１４４は
加算器５０と結合され、加算器５０に引き続き数値を与
えるが、マックス１４４は４個の入力を有する。第１入
力はプログラム・カウンタを１ずつインクリメントする
ためのものであり、１単語長の命令のためにＰＣレジス
タをインクリメントするのに使用される；第２入力は、
プログラム・カウンタを４ずつインクリメントするため
のものであり、本発明による利得命令のためにＰＣレジ
スタをインクリメントするのに用いられる；第３入力
は、図３の分岐オフセット４０と同一の分岐オフセット
４０のためのものである；第４入力は、マルチプレクサ
４３（利得マルチプレクサ４３として知られる）によっ
て選択される利得制御インデックスのためのものであ
る。オフセット・マルチプレクサ１４４への４個の入力
の選択は、利得命令によって決定され、プログラム制御
装置によってアサートされる。
理１１２Ａが示される。図３から変更されていない図５
の部材には引き続き同じ番号が付けられており、同一の
参照番号を有する素子については、図５についても、図
３で検討されたことが適用される。本発明では、マック
ス４４（図３）に置き換えてオフセット・マックス１４
４（図５）を使用する。オフセット・マックス１４４は
加算器５０と結合され、加算器５０に引き続き数値を与
えるが、マックス１４４は４個の入力を有する。第１入
力はプログラム・カウンタを１ずつインクリメントする
ためのものであり、１単語長の命令のためにＰＣレジス
タをインクリメントするのに使用される；第２入力は、
プログラム・カウンタを４ずつインクリメントするため
のものであり、本発明による利得命令のためにＰＣレジ
スタをインクリメントするのに用いられる；第３入力
は、図３の分岐オフセット４０と同一の分岐オフセット
４０のためのものである；第４入力は、マルチプレクサ
４３（利得マルチプレクサ４３として知られる）によっ
て選択される利得制御インデックスのためのものであ
る。オフセット・マルチプレクサ１４４への４個の入力
の選択は、利得命令によって決定され、プログラム制御
装置によってアサートされる。
【００１３】本発明による利得マルチプレクサ４３は３
個の入力を有する。３個の入力は送信利得制御インデッ
クス，受信利得制御インデックスおよびサイド・トーン
利得制御インデックスを受け取る。これに加え、命令レ
ジスタ（ＩＲＥＧ）から選択信号を受け取る選択入力が
存在する。
個の入力を有する。３個の入力は送信利得制御インデッ
クス，受信利得制御インデックスおよびサイド・トーン
利得制御インデックスを受け取る。これに加え、命令レ
ジスタ（ＩＲＥＧ）から選択信号を受け取る選択入力が
存在する。
【００１４】本発明の命令とハードウェアは３個の制御
インデックスのみをサポートしているが、実質的には任
意の数サポートできる。加算器５０は、プログラム・カ
ウンタ・レジスタとオフセットとの加算結果を提供し、
アドレスを与えることによりメモリ内のデータにアクセ
スするのに使用される。図３に示すマルチプレクサ４６
は、どのアドレスがプログラム・バス自体に出力される
かを決定するために、プログラム制御装置によって制御
される。
インデックスのみをサポートしているが、実質的には任
意の数サポートできる。加算器５０は、プログラム・カ
ウンタ・レジスタとオフセットとの加算結果を提供し、
アドレスを与えることによりメモリ内のデータにアクセ
スするのに使用される。図３に示すマルチプレクサ４６
は、どのアドレスがプログラム・バス自体に出力される
かを決定するために、プログラム制御装置によって制御
される。
【００１５】図５の本発明の実施は、利得命令の実行を
可能にし、ＤＳＰ資源のより効率的な使用を可能にす
る。利得命令は以下の通りである： gain＊(reg) ，select，＃gain０，＃gain１，＃gain
２，＃gain３． この命令は、アドレス間接レジスタ（＊（reg ））を、
ハードウェア内の間接参照によって決定される利得値
（利得０から利得３まで）と掛け合わせるタスクを実行
する。このハードウェア間接参照は、命令の選択フィー
ルドによって決定される。この命令は、図６を参照する
と最も良く理解できる。
可能にし、ＤＳＰ資源のより効率的な使用を可能にす
る。利得命令は以下の通りである： gain＊(reg) ，select，＃gain０，＃gain１，＃gain
２，＃gain３． この命令は、アドレス間接レジスタ（＊（reg ））を、
ハードウェア内の間接参照によって決定される利得値
（利得０から利得３まで）と掛け合わせるタスクを実行
する。このハードウェア間接参照は、命令の選択フィー
ルドによって決定される。この命令は、図６を参照する
と最も良く理解できる。
【００１６】図６は、新しい命令のハードウェアとソフ
トウェアのフロー制御を示す。ステップ２０４から始め
て、ＤＳＰは命令レジスタ１１２Ｂをプログラム・メモ
リ１１８からロードする。ステップ２０６に移動して、
プログラム・カウンタ・レジスタ４８は１ずつインクリ
メントされる。これが、１単語命令の通常の状態とな
る。数値１は、オフセット・マルチプレクサ１４４への
入力の１つであり、ＰＣレジスタに加算されるように選
択される。ここでプログラム・カウンタは次のアドレス
位置を参照する。これについては、図７を参照してより
詳細に検討する。次に、ステップ２０８において、ロー
ドされる命令が１単語命令か複数語利得命令かの判断が
行われる。１単語命令がロードされた場合には、プログ
ラム・ループの制御はステップ２０４に戻り、ここで次
の命令がロードされる。利得命令に遭遇した場合には、
流れはステップ２１０に進む。ステップ２１０では、ど
の利得制御信号インデックスが、利得マルチプレクサ４
３（図５）を参照して使用されるべきかの判断が行われ
る。これは、送信制御インデックス，受信利得制御イン
デックスまたはサイド・トーン利得制御インデックスを
使用すべきか否かを判断する。ステップ２１２では、ス
テップ２１０によって選択されたインデックスが、プロ
グラム・レジスタ内の数値に加算される。この新しい数
値は、プログラム・メモリ内のアドレスにアクセスす
る。ＰＣ＋利得制御インデックス値におけるこのアドレ
スによって参照される利得値は、アドレス間接レジスタ
と掛け合わされ、この数値は累算器内に格納される。図
７に示すように、これらの利得値は利得命令の一部であ
る。プログラム・カウンタ・レジスタは、次の命令で指
示するために、ステップ２１４で更新される。利得命令
の場合、本発明によれば、これはプログラム・カウンタ
に４を加算する必要がある。
トウェアのフロー制御を示す。ステップ２０４から始め
て、ＤＳＰは命令レジスタ１１２Ｂをプログラム・メモ
リ１１８からロードする。ステップ２０６に移動して、
プログラム・カウンタ・レジスタ４８は１ずつインクリ
メントされる。これが、１単語命令の通常の状態とな
る。数値１は、オフセット・マルチプレクサ１４４への
入力の１つであり、ＰＣレジスタに加算されるように選
択される。ここでプログラム・カウンタは次のアドレス
位置を参照する。これについては、図７を参照してより
詳細に検討する。次に、ステップ２０８において、ロー
ドされる命令が１単語命令か複数語利得命令かの判断が
行われる。１単語命令がロードされた場合には、プログ
ラム・ループの制御はステップ２０４に戻り、ここで次
の命令がロードされる。利得命令に遭遇した場合には、
流れはステップ２１０に進む。ステップ２１０では、ど
の利得制御信号インデックスが、利得マルチプレクサ４
３（図５）を参照して使用されるべきかの判断が行われ
る。これは、送信制御インデックス，受信利得制御イン
デックスまたはサイド・トーン利得制御インデックスを
使用すべきか否かを判断する。ステップ２１２では、ス
テップ２１０によって選択されたインデックスが、プロ
グラム・レジスタ内の数値に加算される。この新しい数
値は、プログラム・メモリ内のアドレスにアクセスす
る。ＰＣ＋利得制御インデックス値におけるこのアドレ
スによって参照される利得値は、アドレス間接レジスタ
と掛け合わされ、この数値は累算器内に格納される。図
７に示すように、これらの利得値は利得命令の一部であ
る。プログラム・カウンタ・レジスタは、次の命令で指
示するために、ステップ２１４で更新される。利得命令
の場合、本発明によれば、これはプログラム・カウンタ
に４を加算する必要がある。
【００１７】図７は、新しい命令がメモリ内容に与える
影響を示す。利得命令は、図７では２０１から２０５に
よって参照される５つの記憶場所全体を占める。利得命
令自体は単一フィールド２０１を占める。単一フィール
ド２０１は３つのサブフィールドを含む。第１のサブフ
ィールドは、命令タグまたは命令インディケータそのも
のであり；第２のサブフィールドは、アドレス間接参照
を使用するレジスタを指示するフィールドであり；第３
のサブフィールドは、３つの制御インデックスのうちど
れを最終的に使用するか判断するための選択値である。
利得命令の残り４フィールド２０２，２０３，２０４，
２０５は、制御インデックス値に基づきアクセスする実
際の利得値を含む。
影響を示す。利得命令は、図７では２０１から２０５に
よって参照される５つの記憶場所全体を占める。利得命
令自体は単一フィールド２０１を占める。単一フィール
ド２０１は３つのサブフィールドを含む。第１のサブフ
ィールドは、命令タグまたは命令インディケータそのも
のであり；第２のサブフィールドは、アドレス間接参照
を使用するレジスタを指示するフィールドであり；第３
のサブフィールドは、３つの制御インデックスのうちど
れを最終的に使用するか判断するための選択値である。
利得命令の残り４フィールド２０２，２０３，２０４，
２０５は、制御インデックス値に基づきアクセスする実
際の利得値を含む。
【００１８】まとめると、命令をサポートするための単
一命令と少しのハードウェアの実現を付け加えることに
より、命令カウント，メモリ必要量が減り、図１のフロ
ーの実行時間が改善されることで資源が節約できる。
一命令と少しのハードウェアの実現を付け加えることに
より、命令カウント，メモリ必要量が減り、図１のフロ
ーの実行時間が改善されることで資源が節約できる。
【図１】アナログ入力に基づいてデジタル信号出力を作
る先行技術の方法を、流れ図で示す。
る先行技術の方法を、流れ図で示す。
【図２】図１のフローを実行する先行技術のシステムを
ブロック図で示す。
ブロック図で示す。
【図３】図２のデジタル信号プロセッサに認められるプ
ログラム・カウンタ・レジスタ論理の先行技術の実行を
ブロック図で示す。
ログラム・カウンタ・レジスタ論理の先行技術の実行を
ブロック図で示す。
【図４】本発明によるデジタル信号プロセッサ・システ
ムをブロック図で示す。
ムをブロック図で示す。
【図５】本発明によるプログラム・カウンタ・レジスタ
論理装置をブロック図で示す。
論理装置をブロック図で示す。
【図６】本発明による利得命令で実行される方法を流れ
図で示す。
図で示す。
【図７】本発明による命令がどのようにプログラム・メ
モリ内に格納されるかを、ブロック図で示す。
モリ内に格納されるかを、ブロック図で示す。
１０，１１０ デジタル信号プロセッサ １２，１１２ プログラム制御装置 １２Ａ，１１２Ａ プログラム制御論理 １２Ｂ，１１２Ｂ 命令レジスタ １４，１１４ アドレス生成装置（ＡＧＵ） １６，１１６ データ・オペレーション装置 １８，１１８ プログラム・メモリ装置 ２０，１２０ Ｘデータ・メモリ ２２，１２２ Ｙデータ・メモリ ２３ ＩＯインタフェース ２６，１２６ ベクトル値 ２８，１２８ プログラム・アドレス ３０，１３０ Ｘアドレス・ライン ３２，１３２ Ｙアドレス・ライン ３４，１３４ Ｘデータ・バス ３６，１３６ Ｙデータ・バス ３８，１３８ プログラム・データ・バス ４０，１４０ 分岐オフセット ４２ プログラム・カウンタ・マルチプレクサ ４３ 利得マルチプレクサ ４４，１４４ オフセット・マルチプレクサ ４６ アドレス・マルチプレクサ ４８ プログラム・カウンタ・レジスタ ５０ 加算器 ５２ 利得制御 ６８ アナログ変調入力信号 ７０ デルタ／シグマＡＤコンバータ ７１ ハードウェア ７２ 第３階積分器 ７３，７７ 速度変換スイッチ ７４ 第３階くし形フィルタ ７５ ソフトウェア ７６ 補償フィルタ ７８ ソフトウェア補償フィルタ ８０，８１ 換算演算 ８２ サイド・トーン演算 ８４ 出力 ８８ サイド・トーン換算利得信号 ８９ 受信チャネル １１２ プログラム制御論理
Claims (5)
- 【請求項１】 データ・プロセッサで使用するプログラ
ム・カウンタ回路装置（１１２）であって：第１定数を
受け取る第１入力，第２定数を受け取る第２入力，分岐
オフセット値（４０）を受け取る第３入力，第４入力，
およびプログラム・アドレス（２８）を決定するのに使
用される出力を有するオフセット・マルチプレクサ（１
１４）；および、 送信利得制御インデックスを受け取る第１入力，受信利
得制御インデックスを受け取る第２入力，サイド・トー
ン利得制御インデックスを受け取る第３入力，および前
記オフセット・マルチプレクサの前記第４入力と結合さ
れる出力を有する利得インデックス・マルチプレクサ
（４３）；によって構成されることを特徴とするプログ
ラム・カウンタ回路装置。 - 【請求項２】 データ・プロセッサにおいて利得制御を
可能にする方法であって：プログラム・メモリ（２１
８）からの命令によって命令レジスタをロードし、前記
命令が、プログラム・カウンタ（２０４，２００）内に
格納されるプログラム・カウンタ値と等しいアドレス値
を有するアドレスに位置する段階；利得制御インデック
ス信号をオフセット・マックス（２１０）に与える段
階；前記プログラム・カウンタによって与えられる値に
前記利得制御インデックス信号を加算して、一時プログ
ラム・カウンタ値（２１２）を生じる段階；前記一時プ
ログラム・カウンタを使用してプログラム・メモリにア
クセスし、メモリ（２１２）からの利得値を得る段階；
および前記プログラム・カウンタに数値を加算して、更
新されたプログラム・カウンタを生じ、次の命令（２１
４）にアクセスする段階；によって構成されることを特
徴とする方法。 - 【請求項３】 利得値をデータ・プロセッサに与えるコ
ンピューターの命令であって：プログラム・メモリ（１
１８）の第１記憶場所内に格納される利得命令演算コー
ド部分であって、前記プログラム・メモリは前記データ
・プロセッサ（１１０）と結合され、前記利得命令演算
コード部分は、前記データ・プロセッサ（１１０）によ
ってデコードされて、利得演算を実施する前記データ・
プロセッサを特定する利得命令演算コード；前記プログ
ラム・メモリ（１１８）の第２記憶場所に格納される利
得マルチプレクサ（４３）選択部分であって、前記利得
マルチプレクサ（４３）選択部分は、前記データ・プロ
セッサ（１１０）に与えられる複数の利得インデックス
から選択された利得インデックスを特定するのに使用さ
れる利得マルチプレクサ；および、 前記コンピューターの命令の一部として、前記プログラ
ム・メモリ（１１８）内に格納される複数の利得値であ
って、前記複数の利得インデックスの１つは、利得値と
してアクセスするのに前記複数の利得値の中の１つの利
得値を特定するために、前記データ・プロセッサ（１１
０）によって使用される複数の利得値；によって構成さ
れることを特徴とするコンピューターの命令。 - 【請求項４】 デジタル信号プロセッサ内で利得制御を
可能にするプログラム・カウンタ制御論理装置であっ
て：入力，アドレス位置を与える第１出力，およびアド
レス位置を与える第２出力を有するプログラム・カウン
タ・レジスタ（４８）；前記プログラム・カウンタ・レ
ジスタ（４８）の前記第２出力と結合される第１入力，
第２入力，および変更されたアドレス位置を与える出力
を有する加算器（５０）であって、前記加算器は、前記
プログラム・カウンタ・レジスタ（４８）によって与え
られる前記アドレス位置を変更する加算器；少なくとも
１つの利得制御インデックス入力，前記少なくとも１つ
の利得制御インデックス入力を選択する制御入力，およ
び選択された利得制御インデックスを与える出力を有す
る利得マルチプレクサ（４３）；第１命令オフセット入
力，第２命令オフセット入力，分岐オフセット入力，前
記利得マルチプレクサ（４３）の前記出力と動作的に結
合される利得オフセットインデックス入力，およびオフ
セット値を与えるために前記加算器（５０）の前記第２
入力と結合される出力を有するオフセット・マックス
（１４４）；および前記プログラム・カウンタ・レジス
タ（４８）の前記第１出力と結合される第１入力，前記
加算器（５０）の前記出力と結合される第２入力，アド
レス出力，および前記入力の１つと前記アドレス出力と
を結合する制御入力を有するアドレス・マックス（４
６）；によって構成されることを特徴とするプログラム
・カウンタ制御論理装置。 - 【請求項５】 データ・プロセッサ内で利得制御命令を
実行するデバイスであって、前記利得制御命令は命令演
算コード，インデックス選択指示子および複数の利得値
を有し：前記インデックス選択指示子に基づき複数のイ
ンデックス信号（４３）の１つを選択する手段であっ
て、前記選択手段（４３）は前記インデックス選択指示
子を受け取るために結合される手段；第１アドレス値を
複数のインデックス信号の１つによって変形して、第２
アドレス値を作る手段であって、前記変形手段（５０）
は、前記複数のインデックス信号の１つを受信するため
に結合される手段；メモリ（１２０，１２２）から利得
値を受け取る手段（１４４）であって、前記利得値は、
前記第２アドレス値により前記メモリ（１２０，１２
２）からアクセスされ、前記受け取る手段は、前記第２
アドレス値を受け取るために前記メモリと結合され、お
よび前記メモリは前記第２アドレス値を受け取るために
結合される手段；および、 前記利得値によりデジタル・データを変更する手段であ
って、前記変更手段が、前記デジタル・データと前記利
得値を受け取るために結合される手段；によって構成さ
れることを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US619787 | 1996-03-21 | ||
| US08/619,787 US5956494A (en) | 1996-03-21 | 1996-03-21 | Method, apparatus, and computer instruction for enabling gain control in a digital signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09282143A true JPH09282143A (ja) | 1997-10-31 |
| JP3762024B2 JP3762024B2 (ja) | 2006-03-29 |
Family
ID=24483308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05247997A Expired - Fee Related JP3762024B2 (ja) | 1996-03-21 | 1997-02-20 | デジタル信号プロセッサで利得制御を可能にする方法，装置およびコンピュータの命令 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5956494A (ja) |
| JP (1) | JP3762024B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9703143D0 (en) * | 1997-02-14 | 1997-04-02 | Vistek Electronics | An improved method of luminance and chrominance separation for video signals |
| US6377862B1 (en) * | 1997-02-19 | 2002-04-23 | Victor Company Of Japan, Ltd. | Method for processing and reproducing audio signal |
| US6161118A (en) * | 1998-06-12 | 2000-12-12 | Oak Technology, Inc. | Digital comb filter having a cascaded integrator stage with adjustable gain |
| US6594710B1 (en) * | 1999-05-26 | 2003-07-15 | Nec Electronics, Inc. | Apparatus and method for a random access peripheral unit |
| US7058188B1 (en) * | 1999-10-19 | 2006-06-06 | Texas Instruments Incorporated | Configurable digital loudness compensation system and method |
| US6591378B1 (en) * | 2000-02-22 | 2003-07-08 | Motorola, Inc. | Debug controller in a data processor and method therefor |
| US20050036357A1 (en) * | 2003-08-15 | 2005-02-17 | Broadcom Corporation | Digital signal processor having a programmable address generator, and applications thereof |
| US7489362B2 (en) | 2003-03-04 | 2009-02-10 | Broadcom Corporation | Television functionality on a chip |
| US8862253B2 (en) * | 2007-04-30 | 2014-10-14 | Sigmatel, Inc. | Gain control module and applications thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3823273A (en) * | 1971-12-17 | 1974-07-09 | Gte Automatic Electric Lab Inc | Subscriber's telephone circuit |
| US3812470A (en) * | 1972-07-31 | 1974-05-21 | Westinghouse Electric Corp | Programmable digital signal processor |
| US3939417A (en) * | 1973-12-18 | 1976-02-17 | Motorola, Inc. | Emergency communications system |
| US4419726A (en) * | 1981-01-16 | 1983-12-06 | Sperry Corporation | Instruction decoding in data processing apparatus |
| US4747065A (en) * | 1985-10-11 | 1988-05-24 | International Business Machines Corporation | Automatic gain control in a digital signal processor |
| US5652910A (en) * | 1989-05-04 | 1997-07-29 | Texas Instruments Incorporated | Devices and systems with conditional instructions |
| US6058473A (en) * | 1993-11-30 | 2000-05-02 | Texas Instruments Incorporated | Memory store from a register pair conditional upon a selected status bit |
-
1996
- 1996-03-21 US US08/619,787 patent/US5956494A/en not_active Expired - Fee Related
-
1997
- 1997-02-20 JP JP05247997A patent/JP3762024B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5956494A (en) | 1999-09-21 |
| JP3762024B2 (ja) | 2006-03-29 |
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