JPH08255929A - 半導体発光素子の製法 - Google Patents
半導体発光素子の製法Info
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- JPH08255929A JPH08255929A JP5768995A JP5768995A JPH08255929A JP H08255929 A JPH08255929 A JP H08255929A JP 5768995 A JP5768995 A JP 5768995A JP 5768995 A JP5768995 A JP 5768995A JP H08255929 A JPH08255929 A JP H08255929A
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Abstract
(57)【要約】
【目的】 ドライエッチングによるダメージやコンタミ
ネーションの付着を防止し、電気特性および発光効率の
向上した半導体発光素子の製法を提供する。 【構成】 （ａ）基板１上にチッ化ガリウム系化合物半
導体からなる一方の導電型層を成膜し、（ｂ）該一方の
導電型層の一部をマスク１０で覆い、（ｃ）該マスクで
覆われない前記一方の導電型層上に少なくとも他の導電
型層を含むチッ化ガリウム系化合物半導体層３、４、
５、６をエピタキシャル成長し、（ｄ）前記マスクを除
去し、該マスクの除去により露出した前記一方の導電型
層および前記他の導電型層にそれぞれｎ側およびｐ側の
電極９、８を設けることにより発光素子のチップを形成
する。
ネーションの付着を防止し、電気特性および発光効率の
向上した半導体発光素子の製法を提供する。 【構成】 （ａ）基板１上にチッ化ガリウム系化合物半
導体からなる一方の導電型層を成膜し、（ｂ）該一方の
導電型層の一部をマスク１０で覆い、（ｃ）該マスクで
覆われない前記一方の導電型層上に少なくとも他の導電
型層を含むチッ化ガリウム系化合物半導体層３、４、
５、６をエピタキシャル成長し、（ｄ）前記マスクを除
去し、該マスクの除去により露出した前記一方の導電型
層および前記他の導電型層にそれぞれｎ側およびｐ側の
電極９、８を設けることにより発光素子のチップを形成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体発光素子の製法に
関する。さらに詳しくは、青色発光に好適なチッ化ガリ
ウム系化合物半導体を用いた半導体発光素子の製法に関
する。
関する。さらに詳しくは、青色発光に好適なチッ化ガリ
ウム系化合物半導体を用いた半導体発光素子の製法に関
する。
【０００２】ここにチッ化ガリウム系化合物半導体と
は、III 族元素のＧａとＶ族元素のＮとの化合物または
III 族元素のＧａの一部がＡｌ、Ｉｎなど他のIII 族元
素と置換したものおよび／またはＶ族元素のＮの一部が
Ｐ、Ａｓなど他のＶ族元素と置換した化合物からなる半
導体をいう。
は、III 族元素のＧａとＶ族元素のＮとの化合物または
III 族元素のＧａの一部がＡｌ、Ｉｎなど他のIII 族元
素と置換したものおよび／またはＶ族元素のＮの一部が
Ｐ、Ａｓなど他のＶ族元素と置換した化合物からなる半
導体をいう。
【０００３】また、半導体発光素子とは、ｐｎ接合また
はダブルヘテロ接合を有する発光ダイオード（以下、Ｌ
ＥＤという）、スーパルミネッセントダイオード（ＳＬ
Ｄ）または半導体レーザダイオード（以下、ＬＤとい
う）などの光を発生する半導体素子をいう。
はダブルヘテロ接合を有する発光ダイオード（以下、Ｌ
ＥＤという）、スーパルミネッセントダイオード（ＳＬ
Ｄ）または半導体レーザダイオード（以下、ＬＤとい
う）などの光を発生する半導体素子をいう。
【０００４】
【従来の技術】従来青色のＬＥＤは赤色や緑色に比べて
輝度が小さく実用化に難点があったが、近年チッ化ガリ
ウム系化合物半導体を用い、Ｍｇをドーパントした低抵
抗のｐ型半導体層がえられたことにより、輝度が向上し
脚光をあびている。
輝度が小さく実用化に難点があったが、近年チッ化ガリ
ウム系化合物半導体を用い、Ｍｇをドーパントした低抵
抗のｐ型半導体層がえられたことにより、輝度が向上し
脚光をあびている。
【０００５】ところで、チッ化ガリウム系のＬＥＤの製
法はつぎに示されるような工程で行われ、その完成した
チッ化ガリウム系化合物半導体の斜視図を図３に示す。
法はつぎに示されるような工程で行われ、その完成した
チッ化ガリウム系化合物半導体の斜視図を図３に示す。
【０００６】まず、サファイア（Ａｌ2 Ｏ3 単結晶）な
どからなる基板２１に４００〜７００℃の低温で有機金
属化合物気相成長法（以下、ＭＯＣＶＤ法という）によ
りキャリアガスＨ2 とともに有機金属化合物ガスである
トリメチルガリウム（以下、ＴＭＧという）、ＮＨ3 お
よびドーパントとしてのＳｉＨ4 などを供給し、ｎ型の
ＧａＮ層からなる低温バッファ層２２を０．０１〜０．
２μｍ程度形成し、ついで９００〜１２００℃の高温で
同じガスを供給し同じ組成のｎ型のＧａＮからなる高温
バッファ層２３を２〜５μｍ程度形成する。
どからなる基板２１に４００〜７００℃の低温で有機金
属化合物気相成長法（以下、ＭＯＣＶＤ法という）によ
りキャリアガスＨ2 とともに有機金属化合物ガスである
トリメチルガリウム（以下、ＴＭＧという）、ＮＨ3 お
よびドーパントとしてのＳｉＨ4 などを供給し、ｎ型の
ＧａＮ層からなる低温バッファ層２２を０．０１〜０．
２μｍ程度形成し、ついで９００〜１２００℃の高温で
同じガスを供給し同じ組成のｎ型のＧａＮからなる高温
バッファ層２３を２〜５μｍ程度形成する。
【０００７】ついで前述のガスにさらにトリメチルアル
ミニウム（以下、ＴＭＡという）の原料ガスを加え、ｎ
型ドーパントのＳｉを含有したｎ型Ａｌx Ｇａ1-x Ｎ
（０＜ｘ＜１）層を成膜し、ダブルヘテロ接合形成のた
めのｎ型クラッド層２４を０．１〜０．３μｍ程度形成
する。
ミニウム（以下、ＴＭＡという）の原料ガスを加え、ｎ
型ドーパントのＳｉを含有したｎ型Ａｌx Ｇａ1-x Ｎ
（０＜ｘ＜１）層を成膜し、ダブルヘテロ接合形成のた
めのｎ型クラッド層２４を０．１〜０．３μｍ程度形成
する。
【０００８】つぎに、バンドギャップエネルギーがクラ
ッド層のそれより小さくなる材料、たとえば前述の原料
ガスのＴＭＡに代えてトリメチルインジウム（以下、Ｔ
ＭＩという）を導入し、Ｇａy Ｉｎ1-y Ｎ（０＜ｙ≦
１）からなる活性層２５を０．０５〜０．１μｍ程度形
成する。
ッド層のそれより小さくなる材料、たとえば前述の原料
ガスのＴＭＡに代えてトリメチルインジウム（以下、Ｔ
ＭＩという）を導入し、Ｇａy Ｉｎ1-y Ｎ（０＜ｙ≦
１）からなる活性層２５を０．０５〜０．１μｍ程度形
成する。
【０００９】さらに、ｎ型クラッド層２４の形成に用い
たガスと同じ原料のガスで不純物原料ガスをＳｉＨ4 に
代えてｐ型不純物としてＭｇまたはＺｎをビスシクロペ
ンタジエニルマグネシウム（Ｍｇ（Ｃ5Ｈ5）2）（以
下、Ｃｐ2 Ｍｇという）またはジメチル亜鉛（以下、Ｄ
ＭＺｎという）として加えて反応管に導入し、ｐ型クラ
ッド層２６であるｐ型Ａｌx Ｇａ1-x Ｎ層を気相成長さ
せる。これらのｎ型クラッド層２４と活性層２５とｐ型
クラッド層２６とによりダブルヘテロ接合が形成され
る。
たガスと同じ原料のガスで不純物原料ガスをＳｉＨ4 に
代えてｐ型不純物としてＭｇまたはＺｎをビスシクロペ
ンタジエニルマグネシウム（Ｍｇ（Ｃ5Ｈ5）2）（以
下、Ｃｐ2 Ｍｇという）またはジメチル亜鉛（以下、Ｄ
ＭＺｎという）として加えて反応管に導入し、ｐ型クラ
ッド層２６であるｐ型Ａｌx Ｇａ1-x Ｎ層を気相成長さ
せる。これらのｎ型クラッド層２４と活性層２５とｐ型
クラッド層２６とによりダブルヘテロ接合が形成され
る。
【００１０】ついでキャップ層２７形成のため、前述の
バッファ層２３と同様のガスで不純物原料ガスとしてＣ
ｐ2 ＭｇまたはＤＭＺｎを供給してｐ型のＧａＮ層を
０．３〜１μｍ程度成長させる。
バッファ層２３と同様のガスで不純物原料ガスとしてＣ
ｐ2 ＭｇまたはＤＭＺｎを供給してｐ型のＧａＮ層を
０．３〜１μｍ程度成長させる。
【００１１】そののちＳｉＯ2 やＳｉ3 Ｎ4 などの保護
膜を半導体層の成長層表面全面に設け、４００〜８００
℃、１５〜６０分間程度アニールを行い、ｐ型クラッド
層２６およびキャップ層２７の活性化を図る。
膜を半導体層の成長層表面全面に設け、４００〜８００
℃、１５〜６０分間程度アニールを行い、ｐ型クラッド
層２６およびキャップ層２７の活性化を図る。
【００１２】ついで、保護膜を除去したのち、ｎ側の電
極を形成するため、レジストを塗布してパターニングを
行い、成長した各半導体層の一部をエッチング除去して
ｎ型層であるクラッド層２４またはバッファ層２３を露
出させる。エッチングは硝酸とリン酸の混合液によるウ
エットエッチングかまたはＣｌ2 とＢＣｌ3 の混合ガス
などを導入した塩素系プラズマによる反応性イオンエッ
チングであるドライエッチングにより行われる。
極を形成するため、レジストを塗布してパターニングを
行い、成長した各半導体層の一部をエッチング除去して
ｎ型層であるクラッド層２４またはバッファ層２３を露
出させる。エッチングは硝酸とリン酸の混合液によるウ
エットエッチングかまたはＣｌ2 とＢＣｌ3 の混合ガス
などを導入した塩素系プラズマによる反応性イオンエッ
チングであるドライエッチングにより行われる。
【００１３】ついで、Ａｕ、Ａｌなどの金属膜をたとえ
ば蒸着、スパッタリングなどにより形成してｐ側および
ｎ側の両電極２９、３０を形成し、ダイシングすること
によりＬＥＤチップを形成している。
ば蒸着、スパッタリングなどにより形成してｐ側および
ｎ側の両電極２９、３０を形成し、ダイシングすること
によりＬＥＤチップを形成している。
【００１４】前述のチッ化ガリウム系化合物半導体を用
いた半導体発光素子の製法では、前述のように、基板と
してサファイア基板を用いているため、裏面から電極を
とることができず、積層された半導体層の一部をエッチ
ングしてｎ型半導体層であるクラッド層２４またはバッ
ファ層２３を露出させ、その露出面にｎ側電極３０を設
けている。このエッチングはウエットエッチングにより
行うと２５０℃以上の高温で、１０〜３０分間の長時間
行わなければならず、またエッチング面の垂直性がえら
れないという理由からドライエッチングが一般に用いら
れている。
いた半導体発光素子の製法では、前述のように、基板と
してサファイア基板を用いているため、裏面から電極を
とることができず、積層された半導体層の一部をエッチ
ングしてｎ型半導体層であるクラッド層２４またはバッ
ファ層２３を露出させ、その露出面にｎ側電極３０を設
けている。このエッチングはウエットエッチングにより
行うと２５０℃以上の高温で、１０〜３０分間の長時間
行わなければならず、またエッチング面の垂直性がえら
れないという理由からドライエッチングが一般に用いら
れている。
【００１５】
【発明が解決しようとする課題】しかし、前述のチッ化
ガリウム系化合物半導体をドライエッチングによりエッ
チングすると、イオン衝撃による半導体層の表面がダメ
ージを受けること、半導体層の組成にＡｌが存在すると
ＣｌとＡｌとが化合して塩化アルミニウムが生成され、
エッチングにより露出した面に付着してコンタミネーシ
ョンとなる。塩化アルミニウムがエッチングにより露出
した表面で電極が設けられる場所に付着すると電極との
接触抵抗が増大したり、側壁に付着すると発生する光の
出力を低下させたり、散乱させたりするという問題があ
る。
ガリウム系化合物半導体をドライエッチングによりエッ
チングすると、イオン衝撃による半導体層の表面がダメ
ージを受けること、半導体層の組成にＡｌが存在すると
ＣｌとＡｌとが化合して塩化アルミニウムが生成され、
エッチングにより露出した面に付着してコンタミネーシ
ョンとなる。塩化アルミニウムがエッチングにより露出
した表面で電極が設けられる場所に付着すると電極との
接触抵抗が増大したり、側壁に付着すると発生する光の
出力を低下させたり、散乱させたりするという問題があ
る。
【００１６】さらに、Ｃｌ2 ガスは一般に有毒で、取扱
いが難しいという問題がある。
いが難しいという問題がある。
【００１７】本発明はこのような問題を解決し、ドライ
エッチングによるダメージやコンタミネーションの付着
を防止し、電気特性および発光効率の向上した半導体発
光素子の製法を提供することを目的とする。
エッチングによるダメージやコンタミネーションの付着
を防止し、電気特性および発光効率の向上した半導体発
光素子の製法を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明の半導体発光素子
の製法は、（ａ）基板上にチッ化ガリウム系化合物半導
体からなる一方の導電型層を成膜し、（ｂ）該一方の導
電型層の一部をマスクで覆い、（ｃ）該マスクで覆われ
ない前記一方の導電型層上に少なくとも他の導電型層を
含むチッ化ガリウム系化合物半導体層をエピタキシャル
成長し、（ｄ）前記マスクを除去し、該マスクの除去に
より露出した前記一方の導電型層および前記他の導電型
層にそれぞれｎ側およびｐ側の電極を設けることを特徴
とする。
の製法は、（ａ）基板上にチッ化ガリウム系化合物半導
体からなる一方の導電型層を成膜し、（ｂ）該一方の導
電型層の一部をマスクで覆い、（ｃ）該マスクで覆われ
ない前記一方の導電型層上に少なくとも他の導電型層を
含むチッ化ガリウム系化合物半導体層をエピタキシャル
成長し、（ｄ）前記マスクを除去し、該マスクの除去に
より露出した前記一方の導電型層および前記他の導電型
層にそれぞれｎ側およびｐ側の電極を設けることを特徴
とする。
【００１９】前記一方の導電型層の成膜をチッ化ガリウ
ム系化合物半導体の多結晶膜で成膜し、該多結晶膜の一
部を前記マスクで覆ったのち該多結晶膜を高温にして単
結晶化し、該単結晶化して前記マスクで覆われない前記
一方の導電型層上に前記半導体層をエピタキシャル成長
することが、高温のエピタキシャル成長中にマスク形成
工程を入れなくてもよいため好ましい。
ム系化合物半導体の多結晶膜で成膜し、該多結晶膜の一
部を前記マスクで覆ったのち該多結晶膜を高温にして単
結晶化し、該単結晶化して前記マスクで覆われない前記
一方の導電型層上に前記半導体層をエピタキシャル成長
することが、高温のエピタキシャル成長中にマスク形成
工程を入れなくてもよいため好ましい。
【００２０】前記一方の導電型層がチッ化ガリウム系化
合物半導体からなるｎ型バッファ層で、前記一方の導電
型層上に積層されるチッ化ガリウム系化合物半導体から
なるエピタキシャル成長層が少なくともｎ型クラッド
層、活性層、ｐ型クラッド層を含む層であることが、発
光効率の高い半導体発光素子がえられるため好ましい。
前記一方の導電型層がチッ化ガリウム系化合物半導体か
らなるｎ型バッファ層で、前記一方の導電型層上に積層
されるチッ化ガリウム系化合物半導体からなるエピタキ
シャル成長層が少なくともｎ型層とｐ型層とのｐｎ接合
を有する層を含むものであることが、簡単な構成で半導
体発光素子がえられるため好ましい。
合物半導体からなるｎ型バッファ層で、前記一方の導電
型層上に積層されるチッ化ガリウム系化合物半導体から
なるエピタキシャル成長層が少なくともｎ型クラッド
層、活性層、ｐ型クラッド層を含む層であることが、発
光効率の高い半導体発光素子がえられるため好ましい。
前記一方の導電型層がチッ化ガリウム系化合物半導体か
らなるｎ型バッファ層で、前記一方の導電型層上に積層
されるチッ化ガリウム系化合物半導体からなるエピタキ
シャル成長層が少なくともｎ型層とｐ型層とのｐｎ接合
を有する層を含むものであることが、簡単な構成で半導
体発光素子がえられるため好ましい。
【００２１】
【作用】本発明の半導体発光素子の製法によれば、バッ
ファ層の一部をＳｉＯ2 膜などのマスクにより覆ってマ
スクされていない部分にのみｎ型層およびｐ型層をエピ
タキシャル成長させるので、ＳｉＯ2 膜などの非晶質体
には半導体のエピタキシャル成長はされず付着しない。
その結果、マスクのない部分のみに半導体層が成長し、
そののちマスクを除去することにより、ｎ側電極を形成
することができ、チッ化ガリウム系化合物半導体層を反
応性イオンエッチングなどのエッチングを行わなくてす
み、半導体層の組成にかかわらず、コンタミネーション
の問題がなく低抵抗の電極形成ができる。
ファ層の一部をＳｉＯ2 膜などのマスクにより覆ってマ
スクされていない部分にのみｎ型層およびｐ型層をエピ
タキシャル成長させるので、ＳｉＯ2 膜などの非晶質体
には半導体のエピタキシャル成長はされず付着しない。
その結果、マスクのない部分のみに半導体層が成長し、
そののちマスクを除去することにより、ｎ側電極を形成
することができ、チッ化ガリウム系化合物半導体層を反
応性イオンエッチングなどのエッチングを行わなくてす
み、半導体層の組成にかかわらず、コンタミネーション
の問題がなく低抵抗の電極形成ができる。
【００２２】
【実施例】つぎに添付図面を参照しながら本発明の半導
体発光素子の製法を説明する。
体発光素子の製法を説明する。
【００２３】図１は本発明の半導体発光素子の製法の一
実施例の工程断面説明図、図２は本発明の半導体発光素
子の製法の他の実施例の工程断面説明図である。
実施例の工程断面説明図、図２は本発明の半導体発光素
子の製法の他の実施例の工程断面説明図である。
【００２４】実施例１ まず、図１（ａ）に示されるように、サファイアなどか
らなる基板１に、ＭＯＣＶＤ法により、たとえばキャリ
アガスのＨ2 にＴＭＧとＮＨ3 の反応ガスを導入し、４
００〜７００℃で反応させてｎ型ＧａＮなどのチッ化ガ
リウム系半導体層からなる低温バッファ層２を０．０１
〜０．２μｍ程度成膜する。
らなる基板１に、ＭＯＣＶＤ法により、たとえばキャリ
アガスのＨ2 にＴＭＧとＮＨ3 の反応ガスを導入し、４
００〜７００℃で反応させてｎ型ＧａＮなどのチッ化ガ
リウム系半導体層からなる低温バッファ層２を０．０１
〜０．２μｍ程度成膜する。
【００２５】つぎに、ＭＯＣＶＤ装置から基板を取り出
し、ＣＶＤ法により、半導体層の表面全面にＳｉＯ2 膜
またはＳｉ3 Ｎ4 膜などからなるマスク１０を成膜す
る。マスク１０の成膜は０．１〜０．５μｍ程度設けれ
ばよい。つぎに通常のフォトリソグラフィ工程により積
層された半導体層をエッチングする部分のみにマスク１
０を残し、その他の部分をエッチングにより除去する
（図１（ｂ）参照）。
し、ＣＶＤ法により、半導体層の表面全面にＳｉＯ2 膜
またはＳｉ3 Ｎ4 膜などからなるマスク１０を成膜す
る。マスク１０の成膜は０．１〜０．５μｍ程度設けれ
ばよい。つぎに通常のフォトリソグラフィ工程により積
層された半導体層をエッチングする部分のみにマスク１
０を残し、その他の部分をエッチングにより除去する
（図１（ｂ）参照）。
【００２６】つぎに、９００〜１２００℃程度の高温に
し、５〜３０分間保持することにより低温バッファ層２
を単結晶化させる。そののち９００〜１２００℃の高温
に維持したまま低温バッファ層２の形成と同じ原料ガス
を導入して反応させると、図１（ｃ）に示されるよう
に、エッチングによりマスク１０が除去された部分にｎ
型ＧａＮの単結晶が成長し、高温バッファ層３を２〜４
μｍ程度設ける。この際、反応ガスの反応による成膜
は、本来全面で行われるが、ＳｉＯ2 やＳｉ3 Ｎ4など
からなるマスク１０は表面が単結晶になっておらず結晶
成長が起らない。そのためマスク１０上にはチッ化ガリ
ウム系化合物半導体層は成長せず、マスク１０が除去さ
れて低温バッファ層２が露出した部分のみに成長する。
し、５〜３０分間保持することにより低温バッファ層２
を単結晶化させる。そののち９００〜１２００℃の高温
に維持したまま低温バッファ層２の形成と同じ原料ガス
を導入して反応させると、図１（ｃ）に示されるよう
に、エッチングによりマスク１０が除去された部分にｎ
型ＧａＮの単結晶が成長し、高温バッファ層３を２〜４
μｍ程度設ける。この際、反応ガスの反応による成膜
は、本来全面で行われるが、ＳｉＯ2 やＳｉ3 Ｎ4など
からなるマスク１０は表面が単結晶になっておらず結晶
成長が起らない。そのためマスク１０上にはチッ化ガリ
ウム系化合物半導体層は成長せず、マスク１０が除去さ
れて低温バッファ層２が露出した部分のみに成長する。
【００２７】つぎに前述のガスにさらにＴＭＡを追加し
てｎ型Ａｌx Ｇａ1-x Ｎ（０＜ｘ＜１）からなるｎ型ク
ラッド層４を０．１〜０．３μｍ程度形成し、さらに不
純物原料ガスを止め、かつ、ＴＭＡに代えてＴＭＩを導
入し、ノンドープまたはｎ型もしくはｐ型の活性層５を
０．０５〜０．１μｍ程度形成する。
てｎ型Ａｌx Ｇａ1-x Ｎ（０＜ｘ＜１）からなるｎ型ク
ラッド層４を０．１〜０．３μｍ程度形成し、さらに不
純物原料ガスを止め、かつ、ＴＭＡに代えてＴＭＩを導
入し、ノンドープまたはｎ型もしくはｐ型の活性層５を
０．０５〜０．１μｍ程度形成する。
【００２８】さらに、ｎ型クラッド層４の形成に用いた
ガスと同じ原料ガスで不純物原料ガスをＳｉＨ4 などに
代えてＣｐ2 ＭｇまたはＤＭＺｎを供給してｐ型Ａｌx
Ｇａ1-x Ｎからなるｐ型クラッド層６を０．１〜０．３
μｍ程度、同様にｐ型ＧａＮからなるキャップ層７を
０．３〜１μｍ程度成長させる。
ガスと同じ原料ガスで不純物原料ガスをＳｉＨ4 などに
代えてＣｐ2 ＭｇまたはＤＭＺｎを供給してｐ型Ａｌx
Ｇａ1-x Ｎからなるｐ型クラッド層６を０．１〜０．３
μｍ程度、同様にｐ型ＧａＮからなるキャップ層７を
０．３〜１μｍ程度成長させる。
【００２９】これらのチッ化ガリウム系化合物半導体層
は全て前述の高温バッファ層３上に単結晶として成長す
るため、マスク１０よりも上層でマスクがなくなった部
分に成膜されるばあいでもマスク１０上には成膜されな
いで、マスクのない部分のみに真っ直ぐ上方に成膜され
る。
は全て前述の高温バッファ層３上に単結晶として成長す
るため、マスク１０よりも上層でマスクがなくなった部
分に成膜されるばあいでもマスク１０上には成膜されな
いで、マスクのない部分のみに真っ直ぐ上方に成膜され
る。
【００３０】そののちＳｉＯ2 やＳｉ3 Ｎ4 などの保護
膜を半導体層の成長層表面全面に設け、４００〜８００
℃、２０〜６０分間程度のアニールを行い、ｐ型クラッ
ド層６およびキャップ層７の活性化を図る。
膜を半導体層の成長層表面全面に設け、４００〜８００
℃、２０〜６０分間程度のアニールを行い、ｐ型クラッ
ド層６およびキャップ層７の活性化を図る。
【００３１】アニールが完了すると、温度を室温まで下
げて、保護膜およびマスク１０をフッ酸またはフッ酸と
フッ化アンモニウム混合溶液（バッファードフッ酸）に
よるウエットエッチングにより除去する。
げて、保護膜およびマスク１０をフッ酸またはフッ酸と
フッ化アンモニウム混合溶液（バッファードフッ酸）に
よるウエットエッチングにより除去する。
【００３２】ついで図１（ｄ）に示されるように、Ａ
ｕ、Ａｌなどの金属膜をスパッタリングなどにより設
け、積層された化合物半導体層の表面でｐ型層に電気的
に接続されるｐ側電極８、露出した低温バッファ層２の
表面でｎ型層に電気的に接続されるｎ側電極９を形成す
る。つぎに、各チップにダイシングして、ＬＥＤチップ
が形成される。
ｕ、Ａｌなどの金属膜をスパッタリングなどにより設
け、積層された化合物半導体層の表面でｐ型層に電気的
に接続されるｐ側電極８、露出した低温バッファ層２の
表面でｎ型層に電気的に接続されるｎ側電極９を形成す
る。つぎに、各チップにダイシングして、ＬＥＤチップ
が形成される。
【００３３】実施例２ 実施例１ではダブルヘテロ接合のＬＥＤであったが、図
２に示されるように、ｐｎ接合のばあいも同様に製造す
ることができる。
２に示されるように、ｐｎ接合のばあいも同様に製造す
ることができる。
【００３４】すなわち、実施例１と同様にＭＯＣＶＤ法
により成膜されたｎ型ＧａＮからなる低温バッファ層２
（図２（ａ）参照）の表面にＣＶＤ法によりＳｉＯ2 な
どからなるマスク１０を０．１〜０．５μｍ程度成膜
し、ｎ側電極の形成に必要な部分のみを残し、その他の
部分をエッチング除去する（図２（ｂ）参照）。そのの
ち、ＭＯＣＶＤ法により、たとえばｎ型Ａｌu Ｇａ1-u
Ｎ（０＜ｕ＜１）からなるｎ型層１４を２〜４μｍ程度
およびたとえばｐ型Ｇａv Ｉｎ1-v Ｎ（０＜ｖ≦１）か
らなるｐ型層１６を０．５〜２μｍ程度、前述と同様の
ガスにより成長する（図２（ｃ）参照）。
により成膜されたｎ型ＧａＮからなる低温バッファ層２
（図２（ａ）参照）の表面にＣＶＤ法によりＳｉＯ2 な
どからなるマスク１０を０．１〜０．５μｍ程度成膜
し、ｎ側電極の形成に必要な部分のみを残し、その他の
部分をエッチング除去する（図２（ｂ）参照）。そのの
ち、ＭＯＣＶＤ法により、たとえばｎ型Ａｌu Ｇａ1-u
Ｎ（０＜ｕ＜１）からなるｎ型層１４を２〜４μｍ程度
およびたとえばｐ型Ｇａv Ｉｎ1-v Ｎ（０＜ｖ≦１）か
らなるｐ型層１６を０．５〜２μｍ程度、前述と同様の
ガスにより成長する（図２（ｃ）参照）。
【００３５】ついで、マスク１０をフッ酸またはフッ酸
とフッ化アンモニウム混合溶液によるウエットエッチン
グにより除去し、Ａｕ、Ａｌなどからなる金属膜をスパ
ッタリングなどにより形成し、ｐ側電極１８、ｎ側電極
１９を形成し（図２（ｄ）参照）、各チップにダイシン
グして、ｐｎ接合型のＬＥＤチップが形成される。
とフッ化アンモニウム混合溶液によるウエットエッチン
グにより除去し、Ａｕ、Ａｌなどからなる金属膜をスパ
ッタリングなどにより形成し、ｐ側電極１８、ｎ側電極
１９を形成し（図２（ｄ）参照）、各チップにダイシン
グして、ｐｎ接合型のＬＥＤチップが形成される。
【００３６】前記各実施例では低温バッファ層２を設け
た状態でマスク１０を設けているが、この工程でマスク
１０を設けることにより、マスク１０を設けるためにＭ
ＯＣＶＤ装置から取り出す際の温度変化が、４００〜７
００℃の低温から室温への変化であるため好ましい。し
かし低温バッファ層３は薄く抵抗が大きくなること、基
板との不整により結晶欠陥や転位が生じ易く電流が流れ
にくくなること、などのため電極間抵抗が増加し易い。
そこで、ｎ側電極９に接続されるｎ型層の抵抗を充分小
さくするため低温バッファ層２上にさらに９００〜１２
００℃の高温で単結晶層からなる高温バッファ層３の一
部または全部を設けたのち一旦室温まで下げてＭＯＣＶ
Ｄ装置から取り出し、マスク１０を設けてもよい。
た状態でマスク１０を設けているが、この工程でマスク
１０を設けることにより、マスク１０を設けるためにＭ
ＯＣＶＤ装置から取り出す際の温度変化が、４００〜７
００℃の低温から室温への変化であるため好ましい。し
かし低温バッファ層３は薄く抵抗が大きくなること、基
板との不整により結晶欠陥や転位が生じ易く電流が流れ
にくくなること、などのため電極間抵抗が増加し易い。
そこで、ｎ側電極９に接続されるｎ型層の抵抗を充分小
さくするため低温バッファ層２上にさらに９００〜１２
００℃の高温で単結晶層からなる高温バッファ層３の一
部または全部を設けたのち一旦室温まで下げてＭＯＣＶ
Ｄ装置から取り出し、マスク１０を設けてもよい。
【００３７】さらに、前記各実施例ではダブルヘテロ接
合とヘテロｐｎ接合のＬＥＤであったが、ホモｐｎ接合
ＬＥＤや種々の構造のレーザダイオードなどのチッ化ガ
リウム系化合物半導体からなる発光素子についても同様
である。またチッ化ガリウム系半導体も前述の組成の材
料に限定されず、一般にＡｌp Ｇａq Ｉｎ1-p-q Ｎ（０
≦ｐ＜１、０＜ｑ≦１、０＜ｐ＋ｑ≦１）からなり、た
とえば活性層のバンドギャップエネルギーがクラッド層
のバンドギャップエネルギーより小さくなるように各組
成の比率を選定し、ｐ、ｑの選定により組成を変化させ
たものでもよい。また、前記Ａｌp Ｇａq Ｉｎ1-p-q Ｎ
のＮの一部または全部をＡｓおよび／またはＰなどで置
換した材料でも同様に本発明を適用できる。
合とヘテロｐｎ接合のＬＥＤであったが、ホモｐｎ接合
ＬＥＤや種々の構造のレーザダイオードなどのチッ化ガ
リウム系化合物半導体からなる発光素子についても同様
である。またチッ化ガリウム系半導体も前述の組成の材
料に限定されず、一般にＡｌp Ｇａq Ｉｎ1-p-q Ｎ（０
≦ｐ＜１、０＜ｑ≦１、０＜ｐ＋ｑ≦１）からなり、た
とえば活性層のバンドギャップエネルギーがクラッド層
のバンドギャップエネルギーより小さくなるように各組
成の比率を選定し、ｐ、ｑの選定により組成を変化させ
たものでもよい。また、前記Ａｌp Ｇａq Ｉｎ1-p-q Ｎ
のＮの一部または全部をＡｓおよび／またはＰなどで置
換した材料でも同様に本発明を適用できる。
【００３８】
【発明の効果】本発明の半導体発光素子の製法によれ
ば、作業が難しいエッチング工程が不要となり、工程を
大幅に削減できる。さらにドライエッチングによるコン
タミネーションの付着を避けることができるため発光効
率がよく、安定した発光量で信頼性のある半導体発光素
子をうることができる。
ば、作業が難しいエッチング工程が不要となり、工程を
大幅に削減できる。さらにドライエッチングによるコン
タミネーションの付着を避けることができるため発光効
率がよく、安定した発光量で信頼性のある半導体発光素
子をうることができる。
【図面の簡単な説明】
【図１】本発明の半導体発光素子の製法の一実施例を示
す工程断面説明図である。
す工程断面説明図である。
【図２】本発明の半導体発光素子の製法の他の実施例を
示す工程断面説明図である。
示す工程断面説明図である。
【図３】従来の半導体発光素子の一例を示す斜視図であ
る。
る。
１ 基板 ４ ｎ型クラッド層 ５ 活性層 ６ ｐ型クラッド層 ７ キャップ層 １０ マスク １４ ｎ型層 １６ ｐ型層
Claims (4)
- 【請求項１】 （ａ）基板上にチッ化ガリウム系化合物
半導体からなる一方の導電型層を成膜し、（ｂ）該一方
の導電型層の一部をマスクで覆い、（ｃ）該マスクで覆
われない前記一方の導電型層上に少なくとも他の導電型
層を含むチッ化ガリウム系化合物半導体層をエピタキシ
ャル成長し、（ｄ）前記マスクを除去し、該マスクの除
去により露出した前記一方の導電型層および前記他の導
電型層にそれぞれｎ側およびｐ側の電極を設けることに
より発光素子のチップを形成する半導体発光素子の製
法。 - 【請求項２】 前記一方の導電型層の成膜をチッ化ガリ
ウム系化合物半導体の多結晶膜で成膜し、該多結晶膜の
一部を前記マスクで覆ったのち該多結晶膜を高温にして
単結晶化し、該単結晶化して前記マスクで覆われない前
記一方の導電型層上に前記半導体層をエピタキシャル成
長する請求項１記載の半導体発光素子の製法。 - 【請求項３】 前記一方の導電型層がチッ化ガリウム系
化合物半導体からなるｎ型バッファ層で、前記一方の導
電型層上に積層されるチッ化ガリウム系化合物半導体か
らなるエピタキシャル成長層が少なくともｎ型クラッド
層、活性層、ｐ型クラッド層を含む層である請求項１ま
たは２記載の半導体発光素子の製法。 - 【請求項４】 前記一方の導電型層がチッ化ガリウム系
化合物半導体からなるｎ型バッファ層で、前記一方の導
電型層上に積層されるチッ化ガリウム系化合物半導体か
らなるエピタキシャル成長層が少なくともｎ型層とｐ型
層とのｐｎ接合を有する層を含むものである請求項１ま
たは２記載の半導体発光素子の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5768995A JP3571401B2 (ja) | 1995-03-16 | 1995-03-16 | 半導体発光素子の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5768995A JP3571401B2 (ja) | 1995-03-16 | 1995-03-16 | 半導体発光素子の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255929A true JPH08255929A (ja) | 1996-10-01 |
| JP3571401B2 JP3571401B2 (ja) | 2004-09-29 |
Family
ID=13062921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5768995A Expired - Lifetime JP3571401B2 (ja) | 1995-03-16 | 1995-03-16 | 半導体発光素子の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3571401B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020080012A (ko) * | 2001-04-10 | 2002-10-23 | 주식회사 에이티씨 | 질화갈륨계 화합물 반도체소자의 제조방법 |
| US6734030B2 (en) | 2001-03-06 | 2004-05-11 | Sony Corporation | Semiconductor light emitting device and method of fabricating semiconductor light emitting device |
| US6828591B2 (en) | 2000-12-15 | 2004-12-07 | Sony Corporation | Semiconductor light emitting device and fabrication method thereof |
| US6831300B2 (en) | 2001-02-21 | 2004-12-14 | Sony Corporation | Semiconductor light emitting device, manufacturing method of a semiconductor light emitting device and connection structure of an electrode layer |
| US6924500B2 (en) | 2000-07-18 | 2005-08-02 | Sony Corporation | Semiconductor light-emitting device and process for producing the same |
| JP2006294698A (ja) * | 2005-04-06 | 2006-10-26 | Sumitomo Electric Ind Ltd | 発光素子、発光素子の製造方法、およびＧａＮ基板 |
| US7250320B2 (en) | 2003-03-20 | 2007-07-31 | Sony Corporation | Semiconductor light emitting element, manufacturing method thereof, integrated semiconductor light emitting device, manufacturing method thereof, image display device, manufacturing method thereof, illuminating device and manufacturing method thereof |
| JP2010287637A (ja) * | 2009-06-10 | 2010-12-24 | Sony Corp | 半導体発光装置の製造方法 |
| US20110220866A1 (en) * | 2010-03-09 | 2011-09-15 | Micron Technology, Inc. | Solid state lighting devices grown on semi-polar facets and associated methods of manufacturing |
| JP2015513798A (ja) * | 2012-02-23 | 2015-05-14 | センサー エレクトロニック テクノロジー インコーポレイテッド | 半導体へのオーミックコンタクト |
-
1995
- 1995-03-16 JP JP5768995A patent/JP3571401B2/ja not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8445890B2 (en) * | 2010-03-09 | 2013-05-21 | Micron Technology, Inc. | Solid state lighting devices grown on semi-polar facets and associated methods of manufacturing |
| US8865495B2 (en) | 2010-03-09 | 2014-10-21 | Micron Technology, Inc. | Solid state lighting devices grown on semi-polar facets and associated methods of manufacturing |
| JP2015513798A (ja) * | 2012-02-23 | 2015-05-14 | センサー エレクトロニック テクノロジー インコーポレイテッド | 半導体へのオーミックコンタクト |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3571401B2 (ja) | 2004-09-29 |
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