JPH08242170A

JPH08242170A - Ａ／ｄ変換器

Info

Publication number: JPH08242170A
Application number: JP7045521A
Authority: JP
Inventors: Shinichi Suzuki; 真一鈴木; Namio Ono; 南海男大野
Original assignee: Renesas Design Corp; Mitsubishi Electric Corp; Mitsubishi Electric Semiconductor Systems Corp
Current assignee: Renesas Design Corp; Mitsubishi Electric Corp; Mitsubishi Electric Semiconductor Systems Corp
Priority date: 1995-03-06
Filing date: 1995-03-06
Publication date: 1996-09-17

Abstract

(57)【要約】【目的】低速動作状態でも、変換精度の低下や消費電
流の増加なしにＡ／Ｄ変換を行うことが可能なＡ／Ｄ変
換器を得る。【構成】遅延回路７を設けて、制御クロック発生回路
３の発生した制御クロックをこの遅延回路７に入力し、
それを遅延させた遅延クロックと、動作クロックの周波
数とは無関係なワンショットパルスを作成して比較回路
５に送り、それらを制御信号として比較回路５の制御を
行い、また比較回路の制御信号として、高速動作時に制
御クロック発生回路の発生した制御クロックを、低速動
作時に遅延回路の作成した遅延クロックとワンショット
パルスを選択する切替回路８を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば３２ＫＨz 発
振などの低速動作時においても正常なＡ／Ｄ変換を可能
とするＡ／Ｄ変換器に関するものである。

【０００２】

【従来の技術】図７はシングルチップマイクロコンピュ
ータ（以下、マイコンという）に内蔵された、従来の逐
次比較変換形のＡ／Ｄ変換器を示す回路図である。図に
おいて、１はマイコンの内部クロックφ₁ およびＡ／Ｄ
変換開始時にローレベルとなる信号ＲＳＴＡＤよりクロ
ックＣＫ１を作成するクロック発生回路であり、２はこ
のクロック発生回路１からのクロックＣＫ１と前記信号
ＲＳＴＡＤよりクロックＣＫ２を作成するクロック発生
回路である。３はこのクロック発生回路２からのクロッ
クＣＫ２と、前記マイコンの内部クロックφ₁ および信
号ＲＳＴＡＤより、制御クロックとしての信号ＴＺおよ
び信号ＣＭＰを発生する制御クロック発生回路である。
なお各回路中において、上付きバーの信号は該当信号の
極性を反転した信号を示す（以下では、例えば上付きバ
ーのＣＭＰは”ＣＭＰ￣”と表記する）。また◇で表し
た回路記号は図８に示すようなトランスミッションゲー
トであり、これらは以下においても同様である。

【０００３】４は後述するＡ／Ｄレジスタからのディジ
タル信号をアナログ変換して比較電圧を作成するＤ／Ａ
変換器である。このＤ／Ａ変換器４内において、４１は
直列に接続された複数の抵抗器４２によって構成され、
基準となる電源電圧を分圧しているラダー抵抗回路であ
り、４３はこのラダー抵抗回路４１の各抵抗器４２によ
って分圧された電圧の１つをＡ／Ｄレジスタからのデー
タに従って選択し、それを比較電圧として出力するスイ
ッチツリーである。５は前記制御クロック発生回路３か
らの信号ＴＺおよび信号ＣＭＰを制御信号として、入力
されたアナログ信号ＡＮＩＮをこのＤ／Ａ変換器４から
の比較電圧と比較して比較結果ＣＯＭＰを生成する比較
回路であり、５１はこの比較回路５内にあって、比較電
圧とアナログ信号ＡＮＩＮとの比較を行うチョッパ形増
幅器である。また、この比較回路５内において、５２ａ
〜５２ｄはトランスミッションゲート、５３ａ〜５３ｃ
はコンデンサ、５４ａ〜５４ｃはインバータ回路、５５
ａ〜５５ｆはＮチャネルトランジスタ、５６ａ〜５６ｃ
はインバータ回路である。６はこの比較回路５からの比
較結果ＣＯＭＰが格納され、その内容ＳＡＲＸ（ＳＡＲ
０〜ＳＡＲ７）を次の比較電圧を作成するためのデータ
としてＤ／Ａ変換器４のスイッチツリー４３に供給する
前述のＡ／Ｄレジスタである。

【０００４】次に動作について説明する。ここで、図９
は上記Ａ／Ｄ変換器の各部波形の時間関係を示すタイミ
ング図である。クロック発生回路１はＡ／Ｄ変換の開始
を示す信号ＲＳＴＡＤ￣が入力されると、マイコンの内
部クロックφ₁ をその信号ＲＳＴＡＤ￣でゲートしてク
ロックＣＫ１を発生させ、クロック発生回路２はこのク
ロックＣＫ１を分周してクロックＣＫ２を発生させる。
制御パルス発生回路３はこのクロックＣＫ２とマイコン
の内部クロックφ₁ に基づいて、クロックＣＫ２の１周
期の間はハイレベル、続く２周期の間はローレベルとな
る信号ＴＺと、信号ＴＺが立ち上がるよりも内部クロッ
クφ₁ の半周期分だけ早く立ち上がり、信号ＴＺが立ち
下がってから半周期が経過した後に立ち下がる信号ＣＭ
Ｐ（図９ではその極性反転信号ＣＭＰ￣を図示してい
る）による制御クロックを生成し、それを制御信号とし
て比較回路５に送る。

【０００５】比較回路５ではこの信号ＴＺと信号ＣＭＰ
を用いて、Ｄ／Ａ変換器４のラダー抵抗回路４１とスイ
ッチツリー４３で作られた比較電圧と、アナログ信号Ａ
ＮＩＮとをチョッパ形増幅器５１にて比較している。こ
こで、この比較回路５の動作を説明するために、図９の
タイミングにて発生された信号ＴＺと信号ＣＭＰ￣の１
周期を、それら信号ＴＺと信号ＣＭＰ￣の状態に基づい
て、図１０に示すようなａ〜ｄの４つの期間に区分す
る。

【０００６】その期間ａにおいては、信号ＣＭＰによっ
てトランスミッションゲート５２ａがオンとなるため、
アナログ信号ＡＮＩＮが選択されている。その時、信号
ＴＺがローレベルであるためＮチャネルトランジスタ５
５ａはオフとなり、インバータ回路５４ａの入力は初期
化されたままのローレベル、出力はハイレベルとなる。
また、期間ｂにおいては信号ＴＺがハイレベルになるた
めにＮチャネルトランジスタ５５ａはオンとなり、イン
バータ回路５４ａは入力側と出力側とがこのＮチャネル
トランジスタ５５ａで短絡されて、その入力と出力の電
圧はともにＶｃｃ／２となる。その時、トランスミッシ
ョンゲート５２ａはオンのままで、アナログ信号ＡＮＩ
Ｎを選択している。従って、このアナログ信号ＡＮＩＮ
の電位をＶ_ANINとすると、コンデンサ５３ａにはその
時、Ｃ((Ｖｃｃ／２）−Ｖ_ANIN）で表される電荷が充電
されている。なお、上記Ｃはコンデンサ５３ａの静電容
量である。

【０００７】次に、期間ｃにおいては、信号ＴＺがロー
レベルになるため、Ｎチャネルトランジスタ５５ａはオ
フになるが、電荷の移動はないためインバータ回路５４
ａの入力および出力の電圧はともにＶｃｃ／２のまま変
化しない。また、トランスミッションゲート５２ａはオ
ンのままで、アナログ信号ＡＮＩＮが選択されている。
さらに、期間ｄにおいては、信号ＣＭＰ￣がハイレベル
になるため、トランスミッションゲート５２ｂがオンと
なり、Ｄ／Ａ変換器４のラダー抵抗回路４１とスイッチ
ツリー４３で作成された比較電圧が選択される。この期
間ｃから期間ｄへの変化において、コンデンサ５３ａに
入力される電位の変化（アナログ信号ＡＮＩＮから比較
電圧への変化）のため、コンデンサ５３ａのカップリン
グによってインバータ回路５４ａの入力側の電圧がＶｃ
ｃ／２から変化する。チョッパ形増幅器５１はこのイン
バータ回路５４ａの入力電圧の変化を増幅して、トラン
スミッションゲート５２ｃおよび５２ｄと、インバータ
回路５６ａおよび５６ｂにて形成されるラッチ回路に出
力してラッチさせる。このラッチ回路にラッチされた信
号が当該比較回路５の比較結果ＣＯＭＰとしてインバー
タ回路５６ｃより出力され、Ａ／Ｄレジスタ６に格納さ
れる。なお、このＡ／Ｄレジスタ６の値ＳＡＲＸは、次
の比較電圧を作成するためのデータとしてＤ／Ａ変換器
４のスイッチツリー４３に伝達される。

【０００８】なお、このような従来のＡ／Ｄ変換器に関
連した技術が記載された文献としては、例えば特開平１
−２４１２２２号公報、特開平３−２６５３１３号公報
などがある。

【０００９】

【発明が解決しようとする課題】従来のＡ／Ｄ変換器は
以上のように構成されているので、比較回路５を制御す
るための信号ＴＺおよび信号ＣＭＰはマイコンの内部ク
ロックφ₁ を分周したものであり、図１０に示した各期
間ａ〜ｄはその内部クロックφ₁ の周波数が低くなるほ
どその周期に比例して長くなる。そのため、期間ｂでコ
ンデンサ５３ａに充電された電荷は期間ｃが長くなる
と、回路のリークによって徐々に放電されてゆくことと
なり、動作クロックの周波数が低くなるほどＡ／Ｄ変換
の変換精度が低下していくという問題点があった。ま
た、信号ＴＺがハイレベルである期間ｂにおいてはＮチ
ャネルトランジスタ５５ａがオンとなっているため、イ
ンバータ回路５４ａの入力側と出力側とが短絡された状
態となって非常に大きな消費電流が流れ、この期間ｂが
長くなるとその消費電流の増大は無視できないものにな
る。なお、このことはインバータ回路５４ｂ、５４ｃに
ついても同様のことが言える。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、低速動作状態においても、変換
精度の低下や消費電流の増大なしにＡ／Ｄ変換を行うこ
とができるＡ／Ｄ変換器を得ることを目的とする。

【００１１】

【課題を解決するための手段】請求項１に記載の発明に
係るＡ／Ｄ変換器は、制御クロック発生回路の発生した
制御クロックを遅延回路に入力して、この遅延回路でそ
の制御クロックを遅延させた遅延クロックと、動作クロ
ックの周波数とは無関係なワンショットパルスを作成
し、この遅延クロックとワンショットパルスを制御信号
として用い、比較回路の制御を行うようにしたものであ
る。

【００１２】また、請求項２に記載の発明に係るＡ／Ｄ
変換器は、高速動作時に制御クロック発生回路の発生し
た制御クロックを、低速動作時に遅延回路の作成した遅
延クロックとワンショットパルスを選択して、それを制
御信号として比較回路に入力する切替回路を設けたもの
である。

【００１３】

【作用】請求項１に記載の発明における遅延回路は、制
御クロック発生回路より送られてくる制御クロックに基
づいて、その制御クロックを遅延させた遅延クロック、
および動作クロックの周波数に無関係なワンショットパ
ルスを作成し、それらを制御信号として比較回路に送っ
てその制御を行うことにより、低速動作状態のＡ／Ｄ変
換における、変換精度の低下や消費電流の増加を防止す
る。

【００１４】また、請求項２に記載の発明における切替
回路は、高速動作時には制御クロック発生回路の発生し
た制御クロックを選択し、低速動作時には遅延回路の作
成した遅延クロックとワンショットパルスを選択して、
それらを比較回路に制御信号として入力することによ
り、低速動作状態および高速動作状態のいずれにも対応
可能なＡ／Ｄ変換器を実現する。

【００１５】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例１によるＡ／Ｄ変換器を
示す回路図である。図において、１、２はクロック発生
回路、３は制御クロック発生回路、４はＤ／Ａ変換器、
５は比較回路、６はＡ／Ｄレジスタ、４１はラダー抵抗
回路、４２は抵抗器、４３はスイッチツリー、５１はチ
ョッパ形増幅器、５２ａ〜５２ｄはトランスミッション
ゲート、５３ａ〜５３ｃはコンデンサ、５４ａ〜５４
ｃ、５６ａ〜５６ｃはインバータ回路、５５ａ〜５５ｆ
はＮチャネルトランジスタであり、図７に同一符号を付
した従来のそれらと同一、もしくは相当部分であるため
詳細な説明は省略する。なお、この場合、制御クロック
発生回路３より出力される制御クロックの信号は、比較
回路５の制御のための制御信号として直接使用されてい
ないため、信号ＴＺ１および信号ＣＭＰ１とその名称を
変えている。

【００１６】また、７は制御クロック発生回路３の発生
した制御クロック中の信号ＣＭＰ１の極性を反転させた
信号ＣＭＰ１￣に基づいて、当該信号ＣＭＰ１￣の立ち
上りのみを遅延させた遅延クロックによる信号ＣＭＰ￣
と、これらの信号ＣＭＰ１￣あるいは信号ＣＭＰ￣の立
ち上り時に発生する、動作クロックの周波数に無関係な
ワンショットパルスによる信号ＴＺおよび信号ＣＭＰＬ
￣を作成して、それらを比較回路５に制御信号として入
力する遅延回路である。この遅延回路７内において、７
１ａ〜７１ｆ、７２ａ〜７２ｆはインバータ回路、７３
ａ〜７３ｃはＮＡＮＤ（ナンド）回路、７４ａ〜７４ｆ
はコンデンサである。なお、インバータ回路７１ａ，７
１ｂとコンデンサ７４ａ，７４ｂ、インバータ回路７１
ｃ，７１ｄとコンデンサ７４ｃ，７４ｄ、インバータ回
路７１ｅ，７１ｆとコンデンサ７４ｅ，７４ｆはそれぞ
れこの遅延回路７の遅延素子を形成しており、また、信
号ＴＺはインバータ回路７２ｂから、信号ＣＭＰ￣はイ
ンバータ回路７２ｄから、信号ＣＭＰＬ￣はインバータ
回路７２ｆからそれぞれ出力されている。

【００１７】次に動作について説明する。ここで、図２
はこのように構成された当該実施例１におけるＡ／Ｄ変
換器の各部波形の時間関係を示すタイミング図である。
なお、制御クロック発生回路３が信号ＣＭＰ１を発生す
るまでの動作は従来の場合と同一であるためその説明は
省略する。遅延回路７はこの制御クロック発生回路３の
発生した信号ＣＭＰ１（信号ＣＭＰ１￣）を用いて、比
較回路５の制御信号である信号ＴＺ、信号ＣＭＰ￣およ
び信号ＣＭＰＬ￣を生成している。

【００１８】まず、信号ＴＺについて、制御クロック発
生回路３からの信号ＣＭＰ１￣がローレベルからハイレ
ベルに変化する時の動作について説明する。信号ＣＭＰ
１￣がローレベルの時には、ＮＡＮＤ回路７３ａの入力
Ａ側はローレベル、入力Ｂ側はハイレベルとなり、その
出力はハイレベルである。この信号ＣＭＰ１￣がローレ
ベルからハイレベルに変化すると、ＮＡＮＤ回路７３ａ
の入力Ａ側はすぐにハイレベルになるが、インバータ回
路７１ａ、コンデンサ７４ａ、インバータ回路７１ｂ、
コンデンサ７４ｂにて形成される遅延素子の作用によっ
て、その入力Ｂ側はハイレベルからローレベルに変化す
るまでに時間がかかる。従って、ＮＡＮＤ回路７３ａの
入力Ｂ側はこの遅延素子の遅延時間に相当する期間、ハ
イレベルのままの状態となり、この状態の期間はＮＡＮ
Ｄ回路７３ａは入力Ａ側も入力Ｂ側もハイレベルとなっ
てその出力がローレベルとなる。その後、入力Ｂ側が遅
れてローレベルに変化するとＮＡＮＤ回路７３ａの出力
はハイレベルになり、この信号をインバータ回路７２ｂ
で反転させると、インバータ回路７１ａ、コンデンサ７
４ａ、インバータ回路７１ｂ、コンデンサ７４ｂによる
遅延素子の遅延時間に対応したパルス幅の、図２に示す
ワンショットパルスによる信号ＴＺが得られる。

【００１９】次に、信号ＣＭＰ￣について、制御クロッ
ク発生回路３からの信号ＣＭＰ１￣がローレベルからハ
イレベルに変化する時の変化について説明する。信号Ｃ
ＭＰ１￣がローレベルの時には、ＮＡＮＤ回路７３ｂの
入力Ａ側および入力Ｂ側がともにローレベルで、その出
力はハイレベルである。この信号ＣＭＰ１￣がローレベ
ルからハイレベルに変化すると、ＮＡＮＤ回路７３ｂの
入力Ｂ側はすぐにハイレベルになるが、インバータ回路
７１ａ、コンデンサ７４ａ、インバータ回路７１ｂ、コ
ンデンサ７４ｂにて形成される遅延素子、およびインバ
ータ回路７１ｃ、コンデンサ７４ｃ、インバータ回路７
１ｄ、コンデンサ７４ｄにて形成される遅延素子の作用
によって、その入力Ａ側はハイレベルからローレベルに
変化するまでに時間がかかり、これら両遅延素子の遅延
時間の和に相当する期間、ローレベルのままの状態であ
る。この状態、すなわち入力Ａ側がローレベルのままで
入力Ｂ側がハイレベルの期間においても、ＮＡＮＤ回路
７３ｂの出力はハイレベルのままである。その後、入力
Ａ側が遅れてハイレベルに変化するとＮＡＮＤ回路７３
ｂの出力はローレベルになり、この信号をインバータ回
路７２ｄで反転させると、図２に示すような、信号ＣＭ
Ｐ１￣の立ち上りのみに、前記２つの遅延素子の遅延時
間の和に相当する遅延がかかった信号ＣＭＰ￣が得られ
る。

【００２０】次に、信号ＣＭＰＬ￣について説明する。
この信号ＣＭＰＬ￣も信号ＴＺあるいは信号ＣＭＰ￣の
場合と基本的には同様の動作によって生成される。この
場合には、信号ＣＭＰ１￣をインバータ回路７１ａ、コ
ンデンサ７４ａ、インバータ回路７１ｂ、コンデンサ７
４ｂによる遅延素子と、インバータ回路７１ｃ、コンデ
ンサ７４ｃ、インバータ回路７１ｄ、コンデンサ７４ｄ
による遅延素子で遅延したインバータ回路７２ｃの出力
信号が用いられる。すなわち、ＮＡＮＤ回路７３ｃの入
力Ａ側にはこのインバータ回路７２ｃの出力信号がその
まま入力され、入力Ｂ側には、それをインバータ回路７
１ｅ、コンデンサ７４ｅ、インバータ回路７１ｆ、コン
デンサ７４ｆで形成された遅延素子にて遅延されたもの
が入力される。これにより、ＮＡＮＤ回路７３ｃの入力
Ａと入力Ｂとの間にはインバータ回路７１ｅ、コンデン
サ７４ｅ、インバータ回路７１ｆ、コンデンサ７４ｆに
よる遅延素子の遅延時間に相当する時間差が生じ、この
ＮＡＮＤ回路７３ｃの出力信号をインバータ回路７２ｆ
で反転させると、図２に示すような、信号ＣＭＰ￣の立
ち上り時に発生する、インバータ回路７１ｅ、コンデン
サ７４ｅ、インバータ回路７１ｆ、コンデンサ７４ｆに
よる遅延素子の遅延時間に対応したパルス幅のワンショ
ットパルスによる信号ＣＭＰＬ￣が得られる。

【００２１】比較回路５ではこの信号ＣＭＰ１￣の立ち
上りのみを遅延させた遅延クロックによる信号ＣＭＰ￣
と、その信号ＣＭＰ１￣あるいは信号ＣＭＰ￣の立ち上
り時に発生する、動作クロックの周波数に無関係なワン
ショットパルスによる信号ＴＺおよび信号ＣＭＰＬ￣を
用いて、Ｄ／Ａ変換器４のラダー抵抗回路４１とスイッ
チツリー４３で作られた比較電圧とアナログ信号ＡＮＩ
Ｎとを、チョッパ形増幅器５１にて比較している。ここ
で、この比較回路５の動作を説明するために、図２のタ
イミングにて発生された信号ＴＺ、信号ＣＭＰ￣および
信号ＣＭＰＬ￣の１周期を、それら各信号の状態に基づ
いて、図３（ｂ）に示すようなａ₁ 〜ｄ₁ およびｄ₂ の
期間に区分する。なお、この図３には、信号ＴＺ１と信
号ＣＭＰ１￣の１周期を、それらの状態に基づいてａ〜
ｄの期間に区分したものを同図（ａ）として示してい
る。この図３（ａ）は従来の信号ＴＺおよび信号ＣＭＰ
￣について図１０に示したものと同一である。

【００２２】ここで、これらの期間ａ₁ 〜ｄ₁ およびｄ
₂ のそれぞれにおける状態の変化の順序は、図１０に示
した従来の期間ａ〜ｄの場合と同様であるが、期間ｂ
₁ 、期間ｃ₁ および期間ｄ₂ は遅延回路７の各遅延素子
によって作られているため、マイコンの内部クロックφ
₁ を分周することによって作られた期間ｂ〜ｄのよう
に、動作クロックの周波数の影響を受けない短い期間と
なっている。すなわち、期間ｂ₁ および期間ｃ₁ はクロ
ック周波数が低くなっても長くなることはないため、期
間ｂ₁ で比較回路５のコンデンサ５３ａに充電された電
荷が、期間ｃ₁ の間に回路のリークによって徐々に放電
されてしまうことによる、Ａ／Ｄ変換の変換精度の低下
は防止される。その上、ノイズの影響を受ける期間も大
幅に短くなるため、低い周波数で動作する場合でも高い
変換精度を保つことができる。

【００２３】また、この期間ｂ₁ の間は比較回路５のイ
ンバータ回路５４ａ、５４ｂ、５４ｃの入力側と出力側
とがＮチャネルトランジスタで短絡されて大きな消費電
流が流れることになるが、この期間ｂ₁ は前述のように
動作クロックの周波数が低くなっても長くなることがな
いため、消費電力が大幅に増大することはなくなる。さ
らに、比較回路５において、チョッパ形増幅器５１で比
較された出力値を、トランスミッションゲート５２ｃお
よび５２ｄと、インバータ回路５６ｃおよび５６ｄで形
成されるラッチ回路に、信号ＣＭＰＬ￣を用いてラッチ
させているが、この信号ＣＭＰＬ￣にも動作周波数に依
存しない、期間ｄ₂ による幅の狭いワンショットパルス
を用いているため、比較された直後にラッチされてしま
うこととなり、低い周波数で動作する場合でも、回路の
リークおよびノイズの影響を受けにくく、高い変換精度
を保つことができる。

【００２４】実施例２．次に、この発明の実施例２を図
について説明する。図４はこの発明の他の実施例による
Ａ／Ｄ変換器を示す回路図で、相当部分には図１と同一
符号を付してその説明を省略する。なお、この場合、遅
延回路７より出力される信号ＴＺ、信号ＣＭＰ￣および
信号ＣＭＰＬ￣は比較回路５には直接入力されていない
ため、それぞれ信号ＴＺ２、信号ＣＭＰ２￣および信号
ＣＭＰ３￣とその名称を変えている。図において、８は
動作モードを指定する信号ＭＯＤＥに従って、それが高
速動作を指定するものであれば制御クロック発生回路３
の発生した信号ＴＺ１および信号ＣＭＰ１￣を、低速動
作時を指定するものであれば遅延回路７にて作成された
信号ＴＺ２、信号ＣＭＰ２￣および信号ＣＭＰ３￣を、
それぞれ比較回路５の制御信号として選択する切替回路
である。また、この切替回路８内において、８１ａ〜８
１ｅはＮＡＮＤ回路、８２ａ〜８２ｃもＮＡＮＤ回路、
８３は信号ＭＯＤＥを反転させるインバータ回路であ
る。

【００２５】次に動作について説明する。ここで、図５
はこのように構成された当該実施例２におけるＡ／Ｄ変
換器の各部波形の時間関係を示すタイミング図であり、
図６は信号ＭＯＤＥと切替回路８が選択する信号の関係
を示す説明図である。なお、遅延回路７によって信号Ｔ
Ｚ２、信号ＣＭＰ２￣および信号ＣＭＰ３￣が発生され
るまでの動作は実施例１の場合と同一であるためその説
明は省略する。また、この実施例２では、切替回路８に
与えられるモード信号ＭＯＤＥを、通常の高速動作時に
はローレベル、低速動作の場合にはハイレベルにするも
のとする。

【００２６】通常の高速運転時には動作モードを示す信
号ＭＯＤＥがローレベル（０）になるため、切替回路８
ではＮＡＮＤ回路８１ａおよび８１ｃが開いて、信号Ｔ
Ｚ１がＮＡＮＤ回路８２ａに、信号ＣＭＰ１￣がＮＡＮ
Ｄ回路８２ｂと８２ｃにそれぞれ入力される。このＮＡ
ＮＤ回路８２ａに入力された信号ＴＺ１が信号ＴＺとし
て、ＮＡＮＤ回路８２ｂに入力された信号ＣＭＰ１￣が
信号ＣＭＰ￣として、ＮＡＮＤ回路８２ｃに入力された
信号ＣＭＰ１￣が信号ＣＭＰＬ￣として、それぞれ比較
回路５に送られる。図６の上段にこのとき選択される信
号が示されている。比較回路５においては、この切替回
路８で選択された信号ＴＺ、信号ＣＭＰ￣および信号Ｃ
ＭＰＬ￣を用いて従来の場合と同様に動作し、入力され
たアナログ信号ＡＮＩＮのＡ／Ｄ変換を行う。図５
（ｂ）にこの比較回路５に入力される信号ＴＺ、信号Ｃ
ＭＰ￣および信号ＣＭＰＬ￣と他の信号との時間関係を
示す。

【００２７】一方、低速運転時には動作モードを示す信
号ＭＯＤＥがハイレベル（１）になると、切替回路８の
ＮＡＮＤ回路８１ｂ、８１ｄおよび８１ｅが開いて、信
号ＴＺ２がＮＡＮＤ回路８２ａに、信号ＣＭＰ２￣がＮ
ＡＮＤ回路８２ｂに、信号ＣＭＰ３￣がＮＡＮＤ回路８
２ｃにそれぞれ入力される。このＮＡＮＤ回路８２ａに
入力された信号ＴＺ２が信号ＴＺとして、ＮＡＮＤ回路
８２ｂに入力された信号ＣＭＰ２￣が信号ＣＭＰ￣とし
て、ＮＡＮＤ回路８２ｃに入力された信号ＣＭＰ３￣が
信号ＣＭＰＬ￣として、それぞれ比較回路５に送られ
る。図６の下段にこのとき選択される信号が示されてい
る。比較回路５においては、この切替回路８で選択され
た信号ＴＺ、信号ＣＭＰ￣および信号ＣＭＰＬ￣を用い
て実施例１の場合と同様に動作し、入力されたアナログ
信号ＡＮＩＮのＡ／Ｄ変換を行う。図５（ｃ）にこの比
較回路５に入力される信号ＴＺ、信号ＣＭＰ￣および信
号ＣＭＰＬ￣と他の信号との時間関係を示す。

【００２８】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、遅延回路に制御クロック発生回路の発生した制
御クロックを入力して、その制御クロックを遅延させた
遅延クロックと、動作クロックの周波数とは無関係なワ
ンショットパルスを作成し、この遅延クロックとワンシ
ョットパルスを制御信号として比較回路の制御を行うよ
うに構成したので、動作クロックの周波数が低くなった
場合にも、比較回路のコンデンサに充電された電荷が回
路のリークによって徐々に放電されてしまうことによ
る、Ａ／Ｄ変換の変換精度の低下が防止できるばかり
か、比較回路のインバータ回路の入力側と出力側とが短
絡されている時間もクロック周波数の低下によって長く
なることがなくなり、消費電流の増加を防止することが
できる効果がある。

【００２９】また、請求項２に記載の発明によれば、切
替回路を設けて、高速動作時には制御クロック発生回路
の発生した制御クロックを、低速動作時には遅延回路の
作成した遅延クロックとワンショットパルスを選択し
て、それを制御信号として比較回路に入力するように構
成したので、この切替回路を切り替えるだけで低速動作
状態および高速動作状態のいずれにも容易に対応するこ
とが可能なＡ／Ｄ変換器が得られる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１によるＡ／Ｄ変換器を示
す回路図である。

【図２】上記実施例における各部波形の時間関係を示
すタイミング図である。

【図３】上記実施例の動作を説明するための期間の区
分を示す説明図である。

【図４】この発明の実施例２によるＡ／Ｄ変換器を示
す回路図である。

【図５】上記実施例における各部波形の時間関係を示
すタイミング図である。

【図６】上記実施例における信号ＭＯＤＥと切替回路
が選択する信号の関係を示す説明図である。

【図７】従来のＡ／Ｄ変換器を示す回路図である。

【図８】それに用いられているトランスミッションゲ
ートを示す回路図である。

【図９】従来のＡ／Ｄ変換器における各部波形の時間
関係を示すタイミング図である。

【図１０】従来のＡ／Ｄ変換器の動作を説明するため
の期間の区分を示す説明図である。

【符号の説明】

３制御クロック発生回路、４Ｄ／Ａ変換器、５比
較回路、７遅延回路、８切替回路。

Claims

【特許請求の範囲】

【請求項１】入力されるアナログ信号が比較される比
較電圧を生成するＤ／Ａ変換器と、前記Ｄ／Ａ変換器に
て生成された比較電圧と前記アナログ信号とをチョッパ
形増幅器を用いて比較する比較回路と、前記比較回路を
制御するための制御信号となる制御クロックを発生する
制御クロック発生回路と、前記制御クロック発生回路の
発生した制御クロックに基づいて、当該制御クロックを
遅延させた遅延クロック、および動作クロックの周波数
に無関係なワンショットパルスを作成し、それらを前記
比較回路にその制御信号として入力する遅延回路とを備
えたＡ／Ｄ変換器。
【請求項２】前記比較回路の制御信号として、高速動
作時には前記制御クロック発生回路の発生した制御クロ
ックを選択し、低速動作時には前記遅延回路で作成され
た遅延クロックおよびワンショットパルスを選択する切
替回路を設けたことを特徴とする請求項１に記載のＡ／
Ｄ変換器。