JPH08237453A - 画像読取装置 - Google Patents

Abstract

(57)【要約】 【目的】 順次スイッチング方式のイメージセンサを用
いた場合であっても、自然な読取り画像を得ることが可
能な画像読取装置を提供する。 【構成】 順次スイッチング方式のイメージセンサ１を
用いた画像読取装置において、イメージセンサ１によっ
て読み取られた画像情報を、Ａ／Ｄコンバータ３でデジ
タルデータに変換し、ＦＩＦＯメモリ５に記憶する一
方、画像データ補間回路４では、画素カウント回路６に
て主走査１ライン中の画素数をカウントし、このカウン
トデータに基づいて係数発生回路７，８で補間係数を設
定し、ＦＩＦＯメモリ５に記憶された前ラインの画像デ
ータを用いて現ラインの画像データを画素毎に補間係数
に基づいて補間する構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像読取装置に関し、
特に順次スイッチング駆動される複数個の光電変換素子
を有し、原稿に光を照射して得られる光学像を電気信号
に変換するイメージセンサを用いて画像の読取りを行う
画像読取装置に関する。

【０００２】

【従来の技術】複写機やファクシミリなどの画像読取装
置では、光電変換素子が一次元配列となったリニア・イ
メージセンサを用いて画像の読取りが行われる。このリ
ニア・イメージセンサには、原稿画像をそのまま読み取
る密着型イメージセンサと、原稿画像を縮小して読み取
る縮小型イメージセンサとがある。密着型イメージセン
サは、光学系がロッドレンズアレイだけで良いので、セ
ットとして小型化できるという特長を持っている。この
密着型イメージセンサには、入射光を電気信号に変換す
る光電変換素子として、ＣＣＤ（電荷結合素子）を使用
したものと、フォトトランジスタを使用したものの２タ
イプがある。

【０００３】ところで、ＣＣＤタイプのイメージセンサ
は、高速化が容易であるという長所を有する反面、複数
のＣＣＤチップを千鳥状に配列する構成を採らざるを得
ないため（例えば、特開昭６１−１３４１６７号公報参
照）、読取り位置補正のための大容量のメモリや回路が
必要となり、大幅なコストアップになるという問題があ
った。これに対し、フォトトランジスタタイプのイメー
ジセンサでは、チップを直接実装できるので、ＣＣＤタ
イプの場合のような問題は生じない。このフォトトラン
ジスタタイプのイメージセンサの場合も、画像の走査方
式によって、画像一括蓄積方式と順次スイッチング方式
との２方式に分けられる。

【０００４】この２方式のうち、順次スイッチング方式
のイメージセンサの方が、画像一括蓄積方式のイメージ
センサに比べて内部駆動回路を簡素化できるという利点
がある。図３に、順次スイッチング方式のイメージセン
サの構成の概略を示す。図３において、多数のフォトト
ランジスタ（画素）３１が一次元配列されてなる光電変
換部３２と、各画素に対応した数のアナログスイッチ群
からなるアナログスイッチ部３３と、アナログスイッチ
部３３を駆動するシフトレジスタ部３４とからなり、シ
フトレジスタ部３４にスタート信号（ＳＴ）とクロック
信号（ＣＬＫ）を入力することにより、アナログスイッ
チ部３３の各アナログスイッチが順次スイッチング駆動
される構成となっている。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た順次スイッチング方式のイメージセンサの場合には、
アナログスイッチが１ラインの走査において順次スイッ
チング駆動されることから、先頭画素と最終画素との画
像蓄積開始時間が１ライン分ずれることになるため、主
走査方向の画素位置によって副走査方向の画像読取り位
置が異なってくるという問題がある。例えば、主走査方
向に平行な直線画像を順次スイッチング方式のイメージ
センサで読み取った場合、画像出力は、図４（Ａ）に示
すように、直線画像ではなく先頭画素と最終画素で副走
査方向に１画素分だけずれた斜線画像となる。

【０００６】特に、イメージセンサの高速化対応のため
に、図４（Ｂ）に示すように、画像出力数を複数にした
場合、即ち主走査方向１ライン分の画素（フォトトラン
ジスタ）を複数の群（本例では、４つの群）に分割し、
この４分割された各画素群をパラレルに駆動する構成を
採った場合には、各画素群毎に先頭画素に対して最終画
素が副走査方向に１画素分だけずれることになるため、
各画素群の境目では、画像の位置がずれた読取り画像と
なり、不自然な読取り画像となってしまうという問題が
ある。例えば、主走査方向に平行な直線画像を読み取っ
た場合、画像出力は、図４（Ｂ）に示すように、ガタガ
タな線の画像となってしまう。

【０００７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、順次スイッチング方
式のイメージセンサを用いた場合であっても、自然な読
取り画像を得ることが可能な画像読取装置を提供するこ
とにある。

【０００８】

【課題を解決するための手段】本発明による画像読取装
置は、順次スイッチング駆動される複数個の光電変換素
子を有し、原稿に光を照射して得られる光学像を電気信
号に変換するイメージセンサと、このイメージセンサか
ら出力される画像信号をデジタルデータに変換するＡ／
Ｄ変換手段と、このデジタルデータを記憶する画像記憶
手段と、この画像記憶手段に記憶された前ラインの画像
データを用いて現ラインの画像データを画素毎に補間す
る画像データ補間手段とを備えた構成となっている。

【０００９】

【作用】上記構成の画像読取装置において、順次スイッ
チング方式のイメージセンサで読み取られた画像情報
を、Ａ／Ｄ変換手段でデジタルデータに変換し、画像記
憶手段に記憶する。そして、画像データ補間手段では、
この画像記憶手段に記憶された前ラインの画像データを
用いて現ラインの画像データを画素毎に補間する処理を
行う。

【００１０】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。図１は、本発明の一実施例を示す
ブロック図である。図示しない機構にて光学走査された
原稿画像は、イメージセンサ１により光電変換される。
このイメージセンサ１としては、光電変換素子であるフ
ォトトランジスタが一次元配列となった順次スイッチン
グ方式のリニア・イメージセンサが用いられる。このイ
メージセンサ１は、タイミング発生回路２から出力され
るビデオクロックＶＣＬＫに基づいて駆動される。イメ
ージセンサ１から出力される画像信号は、Ａ／Ｄコンバ
ータ３でｎビット（本実施例では、８ビット）のデジタ
ルデータに変換される。デジタルデータに変換された画
像データは、直接画像データ補間回路４に、さらに画像
記憶手段であるＦＩＦＯ(first in first out)メモリ５
を介して画像データ補間回路４に供給される。

【００１１】ＦＩＦＯメモリ５は、１ライン分の画像デ
ータの記憶容量を持つことにより、画像データを１ライ
ン分だけ遅延させる。これにより、画像データ補間回路
４には、現ラインの画像データと前ラインの画像データ
とが入力されることになる。画像データ補間回路４は、
１ライン毎に画素数をカウントする画素カウント回路６
と、この画素カウント回路６のカウント値に基づいて補
間係数を発生する係数発生回路７，８と、この補間係数
に基づいて現ライン、前ラインの画像データに対して演
算処理を行う演算回路９，１０と、この演算回路９，１
０の各演算出力を加算する加算回路１１とから構成され
ている。画素カウント回路６は、タイミング発生回路２
から出力されるラインスタート信号ＬＳＹＣＮをゼロリ
セットとしてビデオクロックＶＣＬＫに同期してカウン
ト動作を行うことにより、主走査１ライン中の画素数を
カウントし、注目画素の先頭画素からの主走査方向の画
素位置を検出し、ｎビットの情報として係数発生回路
７，８に与える。

【００１２】本実施例においては、注目画素の１ライン
中の画素位置を例えば８分割するものとする。したがっ
て、画素位置情報は３ビットで表されることになる。係
数発生回路７，８は、画素カウント回路６から与えられ
る画素位置情報に基づいて補間係数を設定し、演算回路
９，１０に与える。この補間係数は、同じ画素位置での
補間係数の総和が必ず１になるように設定される。演算
回路９は、係数発生回路７から与えられる補間係数に基
づいて現ラインの画像データに対して除算等の演算処理
を行う。また、演算回路１０は、係数発生回路８から与
えられる補間係数に基づいて、ＦＩＦＯメモリ５から供
給される１ライン分遅延された画像データ、即ち前ライ
ンの画像データに対して除算等の演算処理を行う。加算
回路１１は、演算回路９，１０での演算処理後の画像デ
ータを相互に加算し、補正後の画像データとして出力す
る。

【００１３】また、本実施例においては、係数発生回路
７，８で基本的に画素位置情報に基づいて設定される補
間係数を、ＣＰＵ１２によって適宜調整できる構成とな
っている。すなわち、ＣＰＵ１２は、１ライン中の画素
位置を例えば８分割したことで、画像データの補正は段
階的に行われることになるが、その分割部分での補正の
不連続性を補償すべく補間係数を適宜調整する処理を行
う。さらに、例えば保守時などにサービスエンジニアに
よって入力部１３からＣＰＵ１２に対して情報を与える
ことができる構成となっている。ＣＰＵ１２は、係数発
生回路７，８で設定された補間係数を、入力部１３から
与えられた情報に基づいて変更する処理を行う。これに
より、外部から補間係数を適宜変更できることになるた
め、装置個々での画像データに対する補正のばらつきを
補償できる。

【００１４】次に、上記構成の画像読取装置における画
像データの補間処理について、図２の補間処理の原理図
を参照しつつ説明する。なお、本実施例では、主走査方
向の画素数が例えば５０００画素のイメージセンサを用
いる場合を例に採り、これを高速化対応のために例えば
１２５０画素ずつ４分割し、この４分割された各画素群
をパラレルに駆動するものとする。

【００１５】画像読取り動作開始により、図示せぬ機構
にて光学走査された原稿画像は、イメージセンサ１によ
り光電変換された後、Ａ／Ｄコンバータ３にて例えば８
ビットのデジタルデータに変換される。デジタルデータ
に変換された画像データは直接、またはＦＩＦＯメモリ
５で１ライン分だけ遅延された後画像データ補間回路４
に入力される。画像データ補間回路４において、画素カ
ウント回路６は、ライン周期毎にビデオクロックＶＣＬ
Ｋに基づいて主走査１ライン中の画素数をカウントし、
そのカウント値を注目画素の１ライン中の先頭画素から
の主走査方向の画素位置情報として係数発生回路７，８
に与える。

【００１６】ここで、１ライン１２５０画素のセンサに
て画像読取りを行った場合、１画素目と１２５０画素目
では副走査方向の読取り位置に１ライン分（１画素分）
の差が発生する。すなわち、現ラインにおいて、１画素
目では現ラインの画像情報が１００％であるのに対し、
１２５０画素目では現ラインの画像情報が０％となり、
現ラインの画像情報は次ラインの１２５０画素目の画像
情報となる。換言すれば、１２５０画素目での現ライン
の画像情報は１００％前ラインの１２５０画素目の画像
情報となる。したがって、現ラインの画像データの処理
に際して、前ラインの画像データを用いて補間する。

【００１７】具体的には、現ラインの画像データに対す
る補間処理において、１画素目では現ラインの画像デー
タが１００％、前ラインの画像データが０％、１ライン
の中間画素では現ラインの画像データ及び前ラインの画
像データが共に５０％、１２５０画素目では現ラインの
画像データが０％、前ラインの画像データが１００％と
なるような補間係数を、係数発生回路７，８にて画素カ
ウント回路６からの画像位置情報に基づいて設定し、か
つこの補間係数を用いて演算回路９，１０で演算処理し
た後、加算回路１１で加算する。これにより、現ライン
の画像データを１画素目から１２５０画素目まで正しく
得ることができる。

【００１８】上述したように、順次スイッチング方式の
イメージセンサ１を用いて画像の読取りを行う画像読取
装置において、イメージセンサ１によって読み取られた
画像情報を、Ａ／Ｄコンバータ３でデジタルデータに変
換し、ＦＩＦＯメモリ５に記憶する一方、画像データ補
間回路４では、画素カウント回路６によって注目画素の
１ライン中の先頭画素からの主走査方向の画素位置を検
出し、この画素位置に応じた補間係数を補間係数発生回
路７，８で設定し、ＦＩＦＯメモリ５に記憶された前ラ
インの画像データを用いて現ラインの画像データを画素
毎に補間係数に基づいて補間するようにしたことによ
り、順次スイッチングに起因する副走査方向での読取り
位置のずれ分を補正することができる。特に、現ライン
の画像データと前ラインの画像データとの補間の割合
を、補正画素（注目画素）の１ライン中での位置に応じ
て順次更新していくようにしたので、自然な読取り画像
を得ることができる。

【００１９】これにより、主走査方向１ライン分の画素
（フォトトランジスタ）を例えば４つの群に分割し、こ
の４分割された各画素群をパラレルに駆動する構成を採
った場合であっても、各画素群の境目で画像の位置ずれ
が発生しないため、各画素群の境目で連続した自然な読
取り画像となる。例えば、主走査方向に平行な直線画像
を読み取った場合であっても、そのまま各画素群の境目
で連続した直線画像が得られる。したがって、本実施例
を適用すれば、イメージセンサ１の画素出力数の複数数
を増やしても、読取り画像を損なうことはないので、イ
メージセンサ１の高速化に対応できることになる。

【００２０】

【発明の効果】以上説明したように、本発明によれば、
順次スイッチング方式のイメージセンサを用いた画像読
取装置において、イメージセンサで読み取った画像デー
タを記憶保持し、この記憶保持された前ラインの画像デ
ータを用いて現ラインの画像データを画素毎に補間する
ようにしたので、主走査方向の画素位置によって副走査
方向の画像読取り位置が異なることに起因する画像ディ
フェクトをなくすことができる。特に、イメージセンサ
の高速化対応のために、主走査方向の画素を複数に分割
した場合であっても、各画素群の境目で画像ずれが発生
することがないので、自然な読取り画像を得ることがで
きる。

【図面の簡単な説明】

【図１】 本発明の一実施例を示すブロック図である。

【図２】 補間処理の原理図である。

【図３】 順次スイッチング方式のイメージセンサの概
略構成図である。

【図４】 従来の問題点を説明する図である。

【符号の説明】

１ 順次スイッチング方式のイメージセンサ ３ Ａ／Ｄコンバータ ４ 画像データ補間回路 ５ ＦＩＦＯメモリ ６ 画素カウント回路 ７，８ 係数発生回路 ９，１０ 演算回路 １１ 加算回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 順次スイッチング駆動される複数個の光
   電変換素子を有し、原稿に光を照射して得られる光学像
   を電気信号に変換するイメージセンサと、 前記イメージセンサから出力される画像信号をデジタル
   データに変換するＡ／Ｄ変換手段と、 前記デジタルデータを記憶する画像記憶手段と、 前記画像記憶手段に記憶された前ラインの画像データを
   用いて現ラインの画像データを画素毎に補間する画像デ
   ータ補間手段とを備えたことを特徴とする画像読取装
   置。
2. 【請求項２】 前記画像データ補間手段は、注目画素の
   先頭画素からの主走査方向の画素位置に応じた補間係数
   を設定する係数設定手段を有し、前記補間係数に応じて
   補間処理を行うことを特徴とする請求項１記載の画像読
   取装置。