JPH0821843B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0821843B2 JPH0821843B2 JP58038612A JP3861283A JPH0821843B2 JP H0821843 B2 JPH0821843 B2 JP H0821843B2 JP 58038612 A JP58038612 A JP 58038612A JP 3861283 A JP3861283 A JP 3861283A JP H0821843 B2 JPH0821843 B2 JP H0821843B2
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- mos
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は出力バツフア回路に関する。
出力バツフア回路は、この回路出力部に大きな容量負
荷がある場合に、回路入力信号をすばやく伝達するた
め、大きな容量負荷を迅速に充放電するために設けられ
るものである。従来のこのような出力バツフア回路を第
１図に示す。この回路は、エンハンスメント型トランジ
スタ１〜12,デプレツシヨン型トランジスタ13〜15,その
シキイ電圧が略ゼロボルトであるトランジスタ16〜20か
らなり、入力信号Ｄをバツフア増幅して出力Doutを得
る。この出力Doutの大きな容量負荷を短時間に駆動する
ため、大きな駆動能力をもつ出力バツフアトランジスタ
11,12が電源VC（例えば5V）と電源VS（例えば接地電
位）間に設けられる。
荷がある場合に、回路入力信号をすばやく伝達するた
め、大きな容量負荷を迅速に充放電するために設けられ
るものである。従来のこのような出力バツフア回路を第
１図に示す。この回路は、エンハンスメント型トランジ
スタ１〜12,デプレツシヨン型トランジスタ13〜15,その
シキイ電圧が略ゼロボルトであるトランジスタ16〜20か
らなり、入力信号Ｄをバツフア増幅して出力Doutを得
る。この出力Doutの大きな容量負荷を短時間に駆動する
ため、大きな駆動能力をもつ出力バツフアトランジスタ
11,12が電源VC（例えば5V）と電源VS（例えば接地電
位）間に設けられる。
この第１図の回路動作は、アウトプツトイネーブル信
号OEが“1"、▲▼が“0"の時、入力信号Ｄのデータ
に応じた出力が出力端Doutに得られる。また信号OEが
“0"で▲▼が“1"の時、トランジスタ11及び12が共
にカツトオフして出力Doutが高抵抗状態となり、このDo
utにデータが得られない。
号OEが“1"、▲▼が“0"の時、入力信号Ｄのデータ
に応じた出力が出力端Doutに得られる。また信号OEが
“0"で▲▼が“1"の時、トランジスタ11及び12が共
にカツトオフして出力Doutが高抵抗状態となり、このDo
utにデータが得られない。
しかして出力Doutに存在する大きな容量を短時間に
充，放電する必要があるため、出力Doutの充放電時には
極めて大きな充放電々流が流れる。急激にこのような電
流が流れるため、これが電源ノイズの原因となり、回路
の動作マージン例えば入力端子における論理“1",“0"
レベルを判定する電圧マージン等のせばめていた。本発
明者らは、上記出力Doutの充放電時の動作マージン低下
の原因を解析した結果、出力Doutの充，放電時の電流よ
りも、データ変化の際トランジスタ11,12が共にオンす
る期間が生じ、これにより電源VCとVS間に流れる直流電
流が電源ノイズの原因となり、より動作マージンを低下
させているものであることを発見した。
充，放電する必要があるため、出力Doutの充放電時には
極めて大きな充放電々流が流れる。急激にこのような電
流が流れるため、これが電源ノイズの原因となり、回路
の動作マージン例えば入力端子における論理“1",“0"
レベルを判定する電圧マージン等のせばめていた。本発
明者らは、上記出力Doutの充放電時の動作マージン低下
の原因を解析した結果、出力Doutの充，放電時の電流よ
りも、データ変化の際トランジスタ11,12が共にオンす
る期間が生じ、これにより電源VCとVS間に流れる直流電
流が電源ノイズの原因となり、より動作マージンを低下
させているものであることを発見した。
第２図は、第１図の出力バッファ回路の動作を示して
いる。
いる。
まず、アウトプットイネーブル信号OEを“1"レベルに
設定し、入力信号Ｄのレベルに応じた出力DOUTが得られ
るようにする。
設定し、入力信号Ｄのレベルに応じた出力DOUTが得られ
るようにする。
入力信号Ｄが“0"レベルの場合について考える。
この場合、MOSトランジスタ１がオフ状態となると共
にMOSトランジスタ13がオン状態となり、MOSトランジス
タ4,15がオン状態となる。また、MOSトランジスタ14が
オフ状態となるため、MOSトランジスタ5,9,19は、共に
オフ状態となる。
にMOSトランジスタ13がオン状態となり、MOSトランジス
タ4,15がオン状態となる。また、MOSトランジスタ14が
オフ状態となるため、MOSトランジスタ5,9,19は、共に
オフ状態となる。
また、MOSトランジスタ５がオフ状態、MOSトランジス
タ15がオン状態であるため、MOSトランジスタ20は、オ
ン状態となり、MOSトランジスタ７も、オン状態とな
る。
タ15がオン状態であるため、MOSトランジスタ20は、オ
ン状態となり、MOSトランジスタ７も、オン状態とな
る。
即ち、MOSトランジスタ７がオン状態であるため、出
力用のMOSトランジスタ11のゲートには、“0"レベルの
制御信号が与えられる。従って、MOSトランジスタ11
は、オフ状態である。
力用のMOSトランジスタ11のゲートには、“0"レベルの
制御信号が与えられる。従って、MOSトランジスタ11
は、オフ状態である。
また、MOSトランジスタ20がオン状態であるため、出
力用のMOSトランジスタ12のゲートには、“1"レベルの
制御信号が与えられる。従って、MOSトランジスタ12
は、オン状態である。
力用のMOSトランジスタ12のゲートには、“1"レベルの
制御信号が与えられる。従って、MOSトランジスタ12
は、オン状態である。
次に、入力信号Ｄを“0"レベルから“1"レベルに変化
させる場合について考える。
させる場合について考える。
この場合、MOSトランジスタ１がオン状態となると共
にMOSトランジスタ13がオフ状態となり、MOSトランジス
タ4,15がオフ状態となる。また、MOSトランジスタ14が
オン状態となるため、MOSトランジスタ5,9,19は、共に
オン状態となる。また、MOSトランジスタ５がオン状
態、MOSトランジスタ15がオフ状態であるため、MOSトラ
ンジスタ20は、オフ状態となる。
にMOSトランジスタ13がオフ状態となり、MOSトランジス
タ4,15がオフ状態となる。また、MOSトランジスタ14が
オン状態となるため、MOSトランジスタ5,9,19は、共に
オン状態となる。また、MOSトランジスタ５がオン状
態、MOSトランジスタ15がオフ状態であるため、MOSトラ
ンジスタ20は、オフ状態となる。
従って、出力用のMOSトランジスタ11は、オフ状態か
らオン状態に変化し、出力用のMOSトランジスタ12は、
オン状態からオフ状態に変化する。
らオン状態に変化し、出力用のMOSトランジスタ12は、
オン状態からオフ状態に変化する。
この時、MOSトランジスタ11は、MOSトランジスタ12が
完全なオフ状態になる前に、完全ではないがオン状態に
なるため、２つのMOSトランジスタ11,12が共にオン状態
となる期間Ｔが発生する。
完全なオフ状態になる前に、完全ではないがオン状態に
なるため、２つのMOSトランジスタ11,12が共にオン状態
となる期間Ｔが発生する。
即ち、第１図の出力バッファ回路では、出力DOUTが
“0"レベルから“1"レベルに変化する際に、出力用の２
つのMOSトランジスタ11,12が同時にオン状態になる期間
が存在するため、電源VC及びVS間に貫通電流Ｉが発生す
る。
“0"レベルから“1"レベルに変化する際に、出力用の２
つのMOSトランジスタ11,12が同時にオン状態になる期間
が存在するため、電源VC及びVS間に貫通電流Ｉが発生す
る。
次に、入力信号Ｄを“1"レベルから“0"レベルに変化
させる場合について考える。
させる場合について考える。
この場合、MOSトランジスタ１がオフ状態となると共
にMOSトランジスタ13がオン状態となり、MOSトランジス
タ4,15がオン状態となる。また、MOSトランジスタ14が
オフ状態となるため、MOSトランジスタ5,9,19は、共に
オフ状態となる。
にMOSトランジスタ13がオン状態となり、MOSトランジス
タ4,15がオン状態となる。また、MOSトランジスタ14が
オフ状態となるため、MOSトランジスタ5,9,19は、共に
オフ状態となる。
また、MOSトランジスタ５がオフ状態、MOSトランジス
タ15がオン状態であるため、MOSトランジスタ20は、オ
ン状態となる。
タ15がオン状態であるため、MOSトランジスタ20は、オ
ン状態となる。
従って、出力用のMOSトランジスタ11は、オン状態か
らオフ状態に変化し、出力用のMOSトランジスタ12は、
オフ状態からオン状態に変化する。
らオフ状態に変化し、出力用のMOSトランジスタ12は、
オフ状態からオン状態に変化する。
この時、MOSトランジスタ７もオン状態となるため、
出力用のMOSトランジスタ11のゲート電位の放電が開始
される。
出力用のMOSトランジスタ11のゲート電位の放電が開始
される。
このため、MOSトランジスタ11のゲート電位は、MOSト
ランジスタ７により直ちに低下するが、出力DOUTの電位
は、大きな負荷容量のためなかなか低下せず、MOSトラ
ンジスタ11のゲート電圧（Ａ点の電位）と出力DOUTの電
位の電位差は、常にMOSトランジスタ11の閾値よりも小
さくなる。
ランジスタ７により直ちに低下するが、出力DOUTの電位
は、大きな負荷容量のためなかなか低下せず、MOSトラ
ンジスタ11のゲート電圧（Ａ点の電位）と出力DOUTの電
位の電位差は、常にMOSトランジスタ11の閾値よりも小
さくなる。
即ち、出力DOUTが“1"レベルから“0"レベルに変化す
る際に、出力用の２つのMOSトランジスタ11,12が同時に
オン状態になる期間が存在しないため、電源VC及びVS間
には貫通電流Ｉが発生しない。第２図の電圧波形、電流
波形に示したようにデータＤの“0"から“1"への変化時
に、トランジスタ11,12それぞれのゲート節点A,Bが共に
“1"レベルになる期間Ｔが生じ、これによりトランジス
タ11,12を介して電源VC,VS間に直流電流Ｉが流れる。出
力Doutの大きな容量負荷を駆動するために、トランジス
タ11,12のチヤネル幅は大きく作られているため、電流
Ｉも大きなものとなり、この電流Ｉが動作マージンをせ
ばめる原因となつていた。また上記電流Ｉは、データＤ
が“1"から“0"へ変化する時には流れないことも発見し
た。即ちこれは、Doutの出力レベルが“1"になつている
ため、トランジスタ11のソース即ちDoutと、ゲート即ち
節点Ａの電位点が、節点Ａが“0"レベルに放電される途
中には、トランジスタ11のしきい電圧をこえないために
よる。
る際に、出力用の２つのMOSトランジスタ11,12が同時に
オン状態になる期間が存在しないため、電源VC及びVS間
には貫通電流Ｉが発生しない。第２図の電圧波形、電流
波形に示したようにデータＤの“0"から“1"への変化時
に、トランジスタ11,12それぞれのゲート節点A,Bが共に
“1"レベルになる期間Ｔが生じ、これによりトランジス
タ11,12を介して電源VC,VS間に直流電流Ｉが流れる。出
力Doutの大きな容量負荷を駆動するために、トランジス
タ11,12のチヤネル幅は大きく作られているため、電流
Ｉも大きなものとなり、この電流Ｉが動作マージンをせ
ばめる原因となつていた。また上記電流Ｉは、データＤ
が“1"から“0"へ変化する時には流れないことも発見し
た。即ちこれは、Doutの出力レベルが“1"になつている
ため、トランジスタ11のソース即ちDoutと、ゲート即ち
節点Ａの電位点が、節点Ａが“0"レベルに放電される途
中には、トランジスタ11のしきい電圧をこえないために
よる。
このように従来、データの変化時にバツフアトランジ
スタ11,12が共にオンする期間が生じるため、これによ
り電源VC,VS間に瞬時に大電流が流れ、これが電源ノイ
ズの原因となり、動作マージン低下の原因となつてい
た。また集積回路の高速化が最近益々要求されてきた
が、そのためには出力バツフアトランジスタ11,12の電
流駆動能力を更に大きくする必要があり、このため電源
VC,VS間の電流Ｉも増加し、益々動作マージンが狭くな
つてしまうものである。
スタ11,12が共にオンする期間が生じるため、これによ
り電源VC,VS間に瞬時に大電流が流れ、これが電源ノイ
ズの原因となり、動作マージン低下の原因となつてい
た。また集積回路の高速化が最近益々要求されてきた
が、そのためには出力バツフアトランジスタ11,12の電
流駆動能力を更に大きくする必要があり、このため電源
VC,VS間の電流Ｉも増加し、益々動作マージンが狭くな
つてしまうものである。
本発明は上記事情に鑑みてなされたもので、出力バツ
フアトランジスタを介して電源間に流れる直流電流をな
くすることにより、動作マージンの広い集積回路が得ら
れる出力バツフア回路を提供しようとするものである。
フアトランジスタを介して電源間に流れる直流電流をな
くすることにより、動作マージンの広い集積回路が得ら
れる出力バツフア回路を提供しようとするものである。
本発明は、第１の電源電位供給端と、これより電位の
低い第２の電源電位供給端との間に互に直列接続され、
前記第１の電源電位供給端に近い側に配置された第１の
MOSトランジスタ及び前記第２の電源電位供給端に近い
側に配置された第２のMOSトランジスタと、前記第２のM
OSトランジスタがオフしてのち前記第１のMOSトランジ
スタをオンさせる手段とを具備することにより、データ
が“0"から“1"へ変化した時に、前記第２のトランジス
タをオフさせてのちに第１のトランジスタをオンさせる
ようにして、前記第1,第２の電源電位供給端間に直流電
流が流れないようにしたものである。
低い第２の電源電位供給端との間に互に直列接続され、
前記第１の電源電位供給端に近い側に配置された第１の
MOSトランジスタ及び前記第２の電源電位供給端に近い
側に配置された第２のMOSトランジスタと、前記第２のM
OSトランジスタがオフしてのち前記第１のMOSトランジ
スタをオンさせる手段とを具備することにより、データ
が“0"から“1"へ変化した時に、前記第２のトランジス
タをオフさせてのちに第１のトランジスタをオンさせる
ようにして、前記第1,第２の電源電位供給端間に直流電
流が流れないようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第
３図は、本発明の一実施例に関わる出力バッファ回路を
示すものである。なお、第３図において、第１図の出力
バッファ回路と同一の部分には同一の符号が付してあ
る。
３図は、本発明の一実施例に関わる出力バッファ回路を
示すものである。なお、第３図において、第１図の出力
バッファ回路と同一の部分には同一の符号が付してあ
る。
この出力バッファ回路は、出力用のエンハンスメント
型ＮチャネルMOSトランジスタ11,12、これらMOSトラン
ジスタを駆動するための第１〜第３の駆動回路から構成
されている。
型ＮチャネルMOSトランジスタ11,12、これらMOSトラン
ジスタを駆動するための第１〜第３の駆動回路から構成
されている。
MOSトランジスタ11,12は、電源VCとVSの間に直列接続
され、当該MOSトランジスタ11,12の接続点から出力DOUT
が得られる。MOSトランジスタ11は、電源VC側に配置さ
れ、出力DOUTに“1"レベルの高電位を供給する。MOSト
ランジスタ12は、電源VS側に配置され、出力DOUTに“0"
レベルの低電位を供給する。
され、当該MOSトランジスタ11,12の接続点から出力DOUT
が得られる。MOSトランジスタ11は、電源VC側に配置さ
れ、出力DOUTに“1"レベルの高電位を供給する。MOSト
ランジスタ12は、電源VS側に配置され、出力DOUTに“0"
レベルの低電位を供給する。
第３の駆動回路は、エンハンスメント型のＮチャンネ
ルMOSトランジスタ１〜６、デプレッション型のＮチャ
ンネルMOSトランジスタ13〜15、及び閾値電圧が概ね零
ボルトであるMOSトランジスタ16〜18から構成されてい
る。
ルMOSトランジスタ１〜６、デプレッション型のＮチャ
ンネルMOSトランジスタ13〜15、及び閾値電圧が概ね零
ボルトであるMOSトランジスタ16〜18から構成されてい
る。
MOSトランジスタ1,2のソースは、電源VSに接続されて
いる。MOSトランジスタ13,16は、電源VCとMOSトランジ
スタ1,2のドレインの間に直列接続されている。MOSトラ
ンジスタ13のゲートとドレインは、互いに接続されてい
る。
いる。MOSトランジスタ13,16は、電源VCとMOSトランジ
スタ1,2のドレインの間に直列接続されている。MOSトラ
ンジスタ13のゲートとドレインは、互いに接続されてい
る。
MOSトランジスタ3,4のソースは、電源VSに接続されて
いる。MOSトランジスタ14,17は、電源VCとMOSトランジ
スタ3,4のドレインの間に直列接続されている。MOSトラ
ンジスタ３のゲートは、MOSトランジスタ1,2,13のドレ
インに接続されている。
いる。MOSトランジスタ14,17は、電源VCとMOSトランジ
スタ3,4のドレインの間に直列接続されている。MOSトラ
ンジスタ３のゲートは、MOSトランジスタ1,2,13のドレ
インに接続されている。
MOSトランジスタ5,6のソースは、電源VSに接続されて
いる。MOSトランジスタ15,18は、電源VCとMOSトランジ
スタ5,6のドレインの間に直列接続されている。MOSトラ
ンジスタ５のゲートは、MOSトランジスタ3,4,14のドレ
インに接続されている。MOSトランジスタ15のゲート
は、MOSトランジスタ1,2,13のドレインに接続されてい
る。
いる。MOSトランジスタ15,18は、電源VCとMOSトランジ
スタ5,6のドレインの間に直列接続されている。MOSトラ
ンジスタ５のゲートは、MOSトランジスタ3,4,14のドレ
インに接続されている。MOSトランジスタ15のゲート
は、MOSトランジスタ1,2,13のドレインに接続されてい
る。
入力信号は、MOSトランジスタ1,14のゲートに印加さ
れている。アウトプットイネーブル信号OEは、MOSトラ
ンジスタ16〜18のゲートに印加され、アウトプットイネ
ーブル信号の反転信号OEは、MOSトランジスタ2,4,6のゲ
ートに印加されている。
れている。アウトプットイネーブル信号OEは、MOSトラ
ンジスタ16〜18のゲートに印加され、アウトプットイネ
ーブル信号の反転信号OEは、MOSトランジスタ2,4,6のゲ
ートに印加されている。
第１の駆動回路は、エンハンスメント型のＮチャンネ
ルMOSトランジスタ7,8、及び閾値電圧が概ね零ボルトで
あるMOSトランジスタ19から構成されている。
ルMOSトランジスタ7,8、及び閾値電圧が概ね零ボルトで
あるMOSトランジスタ19から構成されている。
MOSトランジスタ7,8のソースは、電源VSに接続されて
いる。MOSトランジスタ19は、電源VCとMOSトランジスタ
7,8のドレインの間に接続されている。MOSトランジスタ
19のゲートは、MOSトランジスタ3,4,14のドレインに接
続されている。
いる。MOSトランジスタ19は、電源VCとMOSトランジスタ
7,8のドレインの間に接続されている。MOSトランジスタ
19のゲートは、MOSトランジスタ3,4,14のドレインに接
続されている。
アウトプットイネーブル信号の反転信号OEは、MOSト
ランジスタ８のゲートに印加されている。
ランジスタ８のゲートに印加されている。
第１の駆動回路の出力端（Ａ点）は、出力用のMOSト
ランジスタ11のゲートに接続され、MOSトランジスタ11
の導通状態を制御している。
ランジスタ11のゲートに接続され、MOSトランジスタ11
の導通状態を制御している。
第２の駆動回路は、エンハンスメント型のＮチャンネ
ルMOSトランジスタ9,10、及び閾値電圧が概ね零ボルト
であるMOSトランジスタ20から構成されている。
ルMOSトランジスタ9,10、及び閾値電圧が概ね零ボルト
であるMOSトランジスタ20から構成されている。
MOSトランジスタ9,10のソースは、電源VSに接続され
ている。MOSトランジスタ20は、電源VCとMOSトランジス
タ9,10のドレインの間に接続されている。MOSトランジ
スタ20のゲートは、MOSトランジスタ5,6,15のドレイン
に接続されている。
ている。MOSトランジスタ20は、電源VCとMOSトランジス
タ9,10のドレインの間に接続されている。MOSトランジ
スタ20のゲートは、MOSトランジスタ5,6,15のドレイン
に接続されている。
アウトプットイネーブル信号の反転信号OEは、MOSト
ランジスタ10のゲートに印加されている。
ランジスタ10のゲートに印加されている。
第２の駆動回路の出力端（Ｂ点）は、出力用のMOSト
ランジスタ12のゲートに接続され、MOSトランジスタ12
の導通状態を制御していると共に、第１の駆動回路のMO
Sトランジスタ７のゲートに接続されている。
ランジスタ12のゲートに接続され、MOSトランジスタ12
の導通状態を制御していると共に、第１の駆動回路のMO
Sトランジスタ７のゲートに接続されている。
上記構成を有する出力バッファ回路では、第２の駆動
回路の出力端（Ｂ点）が、第１の駆動回路のMOSトラン
ジスタ７のゲートに接続されている。即ち、第２の駆動
回路は、第１の駆動回路の出力信号により制御されてい
る。
回路の出力端（Ｂ点）が、第１の駆動回路のMOSトラン
ジスタ７のゲートに接続されている。即ち、第２の駆動
回路は、第１の駆動回路の出力信号により制御されてい
る。
従って、出力DOUTを“0"レベルから“1"レベルに変化
させる際には、まず、第２の駆動回路の出力端（Ｂ点）
が“0"レベルとなり、出力用のMOSトランジスタ12がオ
フ状態になると共に、第１の駆動回路のMOSトランジス
タ７がオフ状態になる。
させる際には、まず、第２の駆動回路の出力端（Ｂ点）
が“0"レベルとなり、出力用のMOSトランジスタ12がオ
フ状態になると共に、第１の駆動回路のMOSトランジス
タ７がオフ状態になる。
即ち、出力DOUTを“0"レベルから“1"レベルに変化さ
せる際には、出力用のMOSトランジスタ12がオフ状態に
なった後に、出力用のMOSトランジスタ11がオン状態に
なる。
せる際には、出力用のMOSトランジスタ12がオフ状態に
なった後に、出力用のMOSトランジスタ11がオン状態に
なる。
このため、出力DOUTが“0"レベルから“1"レベルに変
化する際に電源VC及びVS間に流れる貫通電流Ｉは生じな
くなる。
化する際に電源VC及びVS間に流れる貫通電流Ｉは生じな
くなる。
一方、出力DOUTを“1"レベルから“0"レベルに変化さ
せる際には、第２の駆動回路の出力端（Ｂ点）が“1"レ
ベルとなり、出力用のMOSトランジスタ12がオン状態に
なると共に、第１の駆動回路のMOSトランジスタ７がオ
ン状態になる。
せる際には、第２の駆動回路の出力端（Ｂ点）が“1"レ
ベルとなり、出力用のMOSトランジスタ12がオン状態に
なると共に、第１の駆動回路のMOSトランジスタ７がオ
ン状態になる。
第１の駆動回路のMOSトランジスタ７がオン状態にな
ると、出力用のMOSトランジスタ11のゲートの電位が低
下するため、第２の駆動回路の出力端（Ｂ点）が“1"レ
ベルとなると、MOSトランジスタ12がオン状態になると
同時に、MOSトランジスタ11もオフ状態となる。
ると、出力用のMOSトランジスタ11のゲートの電位が低
下するため、第２の駆動回路の出力端（Ｂ点）が“1"レ
ベルとなると、MOSトランジスタ12がオン状態になると
同時に、MOSトランジスタ11もオフ状態となる。
これは、出力端DOUTには、MOSトランジスタのゲート
容量に比べて、はるかに大きな外部容量が接続されるた
めである。即ち、出力端DOUTの放電速度は、MOSトラン
ジスタ11のゲート（Ａ点）の放電速度よりも遅く、MOS
トランジスタ11のゲート電位と出力端DOUTの電位との電
位差が常にMOSトランジスタ11の閾値電圧よりも小さく
なるためである。
容量に比べて、はるかに大きな外部容量が接続されるた
めである。即ち、出力端DOUTの放電速度は、MOSトラン
ジスタ11のゲート（Ａ点）の放電速度よりも遅く、MOS
トランジスタ11のゲート電位と出力端DOUTの電位との電
位差が常にMOSトランジスタ11の閾値電圧よりも小さく
なるためである。
従って、出力DOUTが“1"レベルから“0"レベルに変化
する際においても、電源VC及びVS間に流れる貫通電流Ｉ
は生じなくなる。
する際においても、電源VC及びVS間に流れる貫通電流Ｉ
は生じなくなる。
次に、第４図の波形図を参照しながら、上述した第３
図の出力バッファ回路の動作について説明する。
図の出力バッファ回路の動作について説明する。
まず、アウトプットイネーブル信号OEを“1"レベルに
設定し、入力信号Ｄのレベルに応じた出力DOUTが得られ
るようにする。
設定し、入力信号Ｄのレベルに応じた出力DOUTが得られ
るようにする。
入力信号Ｄが“0"レベルの場合について考える。
この場合、MOSトランジスタ１がオフ状態となると共
にMOSトランジスタ13がオン状態となり、MOSトランジス
タ4,15がオン状態となる。また、MOSトランジスタ14が
オフ状態となるため、MOSトランジスタ5,9,19は、共に
オフ状態となる。
にMOSトランジスタ13がオン状態となり、MOSトランジス
タ4,15がオン状態となる。また、MOSトランジスタ14が
オフ状態となるため、MOSトランジスタ5,9,19は、共に
オフ状態となる。
また、MOSトランジスタ５がオフ状態、MOSトランジス
タ15がオン状態であるため、MOSトランジスタ20は、オ
ン状態となり、MOSトランジスタ７も、オン状態とな
る。
タ15がオン状態であるため、MOSトランジスタ20は、オ
ン状態となり、MOSトランジスタ７も、オン状態とな
る。
即ち、第１の駆動回路では、MOSトランジスタ７がオ
ン状態であるため、第１の駆動回路は、“0"レベルの制
御信号を出力用のMOSトランジスタ11のゲートに与え
る。
ン状態であるため、第１の駆動回路は、“0"レベルの制
御信号を出力用のMOSトランジスタ11のゲートに与え
る。
従って、MOSトランジスタ11は、オフ状態である。
また、第２の駆動回路では、MOSトランジスタ20がオ
ン状態であるため、第２の駆動回路は、“1"レベルの制
御信号を出力用のMOSトランジスタ12のゲートに与え
る。
ン状態であるため、第２の駆動回路は、“1"レベルの制
御信号を出力用のMOSトランジスタ12のゲートに与え
る。
従って、MOSトランジスタ12は、オン状態である。
次に、入力信号Ｄを“0"レベルから“1"レベルに変化
させる場合について考える。
させる場合について考える。
この場合、MOSトランジスタ１がオン状態となると共
にMOSトランジスタ13がオフ状態となり、MOSトランジス
タ4,15がオフ状態となる。また、MOSトランジスタ14が
オン状態となるため、MOSトランジスタ5,9,19は、共に
オン状態となる。
にMOSトランジスタ13がオフ状態となり、MOSトランジス
タ4,15がオフ状態となる。また、MOSトランジスタ14が
オン状態となるため、MOSトランジスタ5,9,19は、共に
オン状態となる。
また、MOSトランジスタ５がオン状態、MOSトランジス
タ15がオフ状態であるため、MOSトランジスタ20は、オ
フ状態となる。
タ15がオフ状態であるため、MOSトランジスタ20は、オ
フ状態となる。
従って、まず、出力用のMOSトランジスタ12がオフ状
態となる。この時、MOSトランジスタ７もオフ状態とな
るため、出力用のMOSトランジスタ11のゲート電位の充
電が開始される。即ち、MOSトランジスタ11は、MOSトラ
ンジスタ12がオフ状態になった後に、オン状態になる。
態となる。この時、MOSトランジスタ７もオフ状態とな
るため、出力用のMOSトランジスタ11のゲート電位の充
電が開始される。即ち、MOSトランジスタ11は、MOSトラ
ンジスタ12がオフ状態になった後に、オン状態になる。
これにより、出力DOUTが“0"レベルから“1"レベルに
変化する。
変化する。
なお、出力DOUTが“0"レベルから“1"レベルに変化す
る際に、出力用の２つのMOSトランジスタ11,12が同時に
オン状態になる期間が存在しないため、電源VC及びVS間
に生じる貫通電流Ｉも防止できる。
る際に、出力用の２つのMOSトランジスタ11,12が同時に
オン状態になる期間が存在しないため、電源VC及びVS間
に生じる貫通電流Ｉも防止できる。
次に、入力信号Ｄを“1"レベルから“0"レベルに変化
させる場合について考える。
させる場合について考える。
この場合、MOSトランジスタ１がオフ状態となると共
にMOSトランジスタ13がオン状態となり、MOSトランジス
タ4,15がオン状態となる。また、MOSトランジスタ14が
オフ状態となるため、MOSトランジスタ5,9,19は、共に
オフ状態となる。
にMOSトランジスタ13がオン状態となり、MOSトランジス
タ4,15がオン状態となる。また、MOSトランジスタ14が
オフ状態となるため、MOSトランジスタ5,9,19は、共に
オフ状態となる。
また、MOSトランジスタ５がオフ状態、MOSトランジス
タ15がオン状態であるため、MOSトランジスタ20は、オ
ン状態となる。
タ15がオン状態であるため、MOSトランジスタ20は、オ
ン状態となる。
従って、出力用のMOSトランジスタ12がオン状態とな
る。この時、MOSトランジスタ７もオン状態となるた
め、出力用のMOSトランジスタ11のゲート電位の放電が
開始される。
る。この時、MOSトランジスタ７もオン状態となるた
め、出力用のMOSトランジスタ11のゲート電位の放電が
開始される。
即ち、MOSトランジスタ11のゲート電位は、MOSトラン
ジスタ７により直ちに低下するが、出力DOUTの電位は、
大きな負荷容量のためなかなか低下せず、MOSトランジ
スタ11のゲート電位（Ａ点の電位）と出力DOUTの電位の
電位差は、常にMOSトランジスタ11の閾値よりも小さく
なる。
ジスタ７により直ちに低下するが、出力DOUTの電位は、
大きな負荷容量のためなかなか低下せず、MOSトランジ
スタ11のゲート電位（Ａ点の電位）と出力DOUTの電位の
電位差は、常にMOSトランジスタ11の閾値よりも小さく
なる。
このため、MOSトランジスタ１がオン状態になると同
時に、MOSトランジスタ11もオフ状態になる。
時に、MOSトランジスタ11もオフ状態になる。
これにより、出力DOUTが“1"レベルから“0"レベルに
変化する。
変化する。
なお、出力DOUTが“1"レベルから“0"レベルに変化す
る際に、出力用の２つのMOSトランジスタ11,12が同時に
オン状態になる期間が存在しないため、電源VC及びVS間
に生じる貫通電流Ｉも防止できる。また、出力Doutが充
電されるときのみ、トランジスタ12を非導通状態にして
後、トランジスタ11を導通状態として、電源VC、VS間に
流れる電流を防止している。このため出力Doutが放電さ
れるときは、充電するためのトランジスタが非導通状態
に設定されるのを待つ必要がないため、従来と同様に放
電速度が速くでき、またこのための回路が必要でないの
で、素子数も少なくできるという利点がある。
る際に、出力用の２つのMOSトランジスタ11,12が同時に
オン状態になる期間が存在しないため、電源VC及びVS間
に生じる貫通電流Ｉも防止できる。また、出力Doutが充
電されるときのみ、トランジスタ12を非導通状態にして
後、トランジスタ11を導通状態として、電源VC、VS間に
流れる電流を防止している。このため出力Doutが放電さ
れるときは、充電するためのトランジスタが非導通状態
に設定されるのを待つ必要がないため、従来と同様に放
電速度が速くでき、またこのための回路が必要でないの
で、素子数も少なくできるという利点がある。
以上説明した如く本発明によれば、各出力バツフアト
ランジスタを介して電源VC,VS間に流れる直流電流を零
にすることが出来るため、本発明による出力バツフア回
路を用いれば、より動作マージンの大きな集積回路を得
ることができるものである。
ランジスタを介して電源VC,VS間に流れる直流電流を零
にすることが出来るため、本発明による出力バツフア回
路を用いれば、より動作マージンの大きな集積回路を得
ることができるものである。
第１図は従来の出力バツフア回路図、第２図は同回路の
動作を示す信号波形図、第３図は本発明の一実施例の回
路図、第４図は同回路の動作を示す信号波形図である。 11……第１のMOSトランジスタ、12……第２のMOSトラン
ジスタ、７〜10,19,20……トランジスタ、VC,VS……電
源。
動作を示す信号波形図、第３図は本発明の一実施例の回
路図、第４図は同回路の動作を示す信号波形図である。 11……第１のMOSトランジスタ、12……第２のMOSトラン
ジスタ、７〜10,19,20……トランジスタ、VC,VS……電
源。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 正通 神奈川県川崎市幸区小向東芝町１番地 東 京芝浦電気株式会社トランジスタ工場内 (72)発明者 鈴木 和人 神奈川県川崎市幸区小向東芝町１番地 東 京芝浦電気株式会社トランジスタ工場内 (56)参考文献 特開 昭52−73665（ＪＰ，Ａ) 特開 昭53−149755（ＪＰ，Ａ) 実開 昭54−165157（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】第１の電源とこの第１の電源より電位の低
い第２の電源との間に互いに直列接続され、前記第１の
電源に近い側に配置された第１のMOSトランジスタ及び
前記第２の電源に近い側に配置された第２のMOSトラン
ジスタと、 前記第１のMOSトランジスタと第２のMOSトランジスタと
の間に設けられた出力端と、 前記第１の電源と前記第２の電源との間に互いに直列接
続され、前記第１の電源に近い側に配置された第３のMO
Sトランジスタ及び前記第２の電源に近い側に配置され
た第４のMOSトランジスタとから構成され、前記第３のM
OSトランジスタと第４のMOSトランジスタとの間に設け
られた出力端が前記第１のMOSトランジスタのゲートに
接続される第１の駆動回路と、 前記第１の電源と前記第２の電源との間に互いに直列接
続され、前記第１の電源に近い側に配置された第５のMO
Sトランジスタ及び前記第２の電源に近い側に配置され
た第６のMOSトランジスタとから構成され、前記第５のM
OSトランジスタと第６のMOSトランジスタとの間に設け
られた出力端が前記第２のMOSトランジスタのゲートに
接続されると共に前記第１の駆動回路の前記第４のMOS
トランジスタのゲートに接続される第２の駆動回路と、 入力信号が入力され、前記入力信号が第１のレベルのと
きに、前記第３及び第６のMOSトランジスタをオン状態
に制御すると共に前記第５のMOSトランジスタをオフ状
態に制御し、前記入力信号が第２のレベルのときに、前
記第３及び第６のMOSトランジスタをオフ状態に制御す
ると共に前記第５のMOSトランジスタをオン状態に制御
する第３の駆動回路と を具備することを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58038612A JPH0821843B2 (ja) | 1983-03-09 | 1983-03-09 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58038612A JPH0821843B2 (ja) | 1983-03-09 | 1983-03-09 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165522A JPS59165522A (ja) | 1984-09-18 |
| JPH0821843B2 true JPH0821843B2 (ja) | 1996-03-04 |
Family
ID=12530081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58038612A Expired - Lifetime JPH0821843B2 (ja) | 1983-03-09 | 1983-03-09 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821843B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575007U (ja) * | 1980-06-10 | 1982-01-11 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5273665A (en) * | 1975-12-16 | 1977-06-20 | Mitsubishi Electric Corp | Field effect transistor circuit |
| JPS53149755A (en) * | 1977-03-31 | 1978-12-27 | Toshiba Corp | Buffer circuit |
| JPS6012352Y2 (ja) * | 1978-05-10 | 1985-04-22 | 日本電気株式会社 | プッシュプル型ゲ−ト回路 |
-
1983
- 1983-03-09 JP JP58038612A patent/JPH0821843B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575007U (ja) * | 1980-06-10 | 1982-01-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59165522A (ja) | 1984-09-18 |
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