JPH08213558A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08213558A JPH08213558A JP7014302A JP1430295A JPH08213558A JP H08213558 A JPH08213558 A JP H08213558A JP 7014302 A JP7014302 A JP 7014302A JP 1430295 A JP1430295 A JP 1430295A JP H08213558 A JPH08213558 A JP H08213558A
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- JP
- Japan
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- anode
- diode
- cathode
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Abstract
(57)【要約】
【目的】 出力トランジスタのベース・コレクタ間に接
続する保護ダイオードを集積化するに当たり、確実な保
護動作を行えるようにする。 【構成】 Ｐ型基板１上のエピタキシャル層を接合分離
して島領域４を形成し、島領域４にＰ型のベース領域２
１とＮ＋型のエミッタ領域２２を形成してＮＰＮトラン
ジスタを形成する。同じ島領域４内に第１のアノード領
域７と第１のカソード領域８とにより第１のダイオード
５を形成し、更に第２のアノード領域１１と第２のカソ
ード領域１１とにより第２のダイオードを形成し、これ
らを直列に接続して、出力トランジスタのベース・コレ
クタ間に接続する。
続する保護ダイオードを集積化するに当たり、確実な保
護動作を行えるようにする。 【構成】 Ｐ型基板１上のエピタキシャル層を接合分離
して島領域４を形成し、島領域４にＰ型のベース領域２
１とＮ＋型のエミッタ領域２２を形成してＮＰＮトラン
ジスタを形成する。同じ島領域４内に第１のアノード領
域７と第１のカソード領域８とにより第１のダイオード
５を形成し、更に第２のアノード領域１１と第２のカソ
ード領域１１とにより第２のダイオードを形成し、これ
らを直列に接続して、出力トランジスタのベース・コレ
クタ間に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、誘導性負荷を駆動する
ためのＮＰＮ型出力トランジスタのベース・コレクタ間
に接続して好適な保護素子を提供するものである。
ためのＮＰＮ型出力トランジスタのベース・コレクタ間
に接続して好適な保護素子を提供するものである。
【０００２】
【従来の技術】図６は３相のブラシレスモータドライバ
回路の例を示す回路図である。同図においては、３つの
誘導性負荷ｕ、ｖ、ｗの一端が各々の出力トランジスタ
Ｑ１、Ｑ２，Ｑ３のコレクタに接続され、誘導性負荷の
他端が電源電位ＶＣＣに接続され、出力トランジスタＱ
１〜Ｑ３のエミッタは接地されている。この回路は、出
力トランジスタＱ１のベースに印加される制御信号によ
って出力トランジスタがＯＮしてモータを１２０度回転
させ、次いで出力トランジスタＱ２のベースに印可され
る制御信号によって出力トランジスタＱ２がＯＮしてモ
ータをさらに１２０度回転させ、次いで出力トランジス
タＱ３がＯＮして更に１２０度回転させる、というよう
な動作を行う。
回路の例を示す回路図である。同図においては、３つの
誘導性負荷ｕ、ｖ、ｗの一端が各々の出力トランジスタ
Ｑ１、Ｑ２，Ｑ３のコレクタに接続され、誘導性負荷の
他端が電源電位ＶＣＣに接続され、出力トランジスタＱ
１〜Ｑ３のエミッタは接地されている。この回路は、出
力トランジスタＱ１のベースに印加される制御信号によ
って出力トランジスタがＯＮしてモータを１２０度回転
させ、次いで出力トランジスタＱ２のベースに印可され
る制御信号によって出力トランジスタＱ２がＯＮしてモ
ータをさらに１２０度回転させ、次いで出力トランジス
タＱ３がＯＮして更に１２０度回転させる、というよう
な動作を行う。
【０００３】上記のような回路を集積回路化する場合、
出力トランジスタＱ１〜Ｑ３の全てを１チップ化したい
のは当然の指向である。この場合、モータを停止した瞬
間に生じる逆方向起電圧から出力トランジスタＱ１〜Ｑ
３を何らかの方法で保護する必要がある。その為、例え
ば特許公開昭和５９ー５７４６号公報に記載されている
ように、出力トランジスタのベース・コレクタ間に保護
ダイオードＤを接続する方法が採られている。この回路
は、出力トランジスタＱ１がＯＦＦしている間、出力ト
ランジスタＱ１のコレクタに高電差が印可された場合
に、保護ダイオードが先にブレークダウンして出力トラ
ンジスタＱ１にベース電流を供給し、出力トランジスタ
Ｑ１を強制的にＯＮさせることによって、出力トランジ
スタＱ１のエミッタ・コレクタ間に出力トランジスタＱ
１のＶＣＥＯを超える電位差が印可されないようにし
て、出力トランジスタＱ１を破壊から保護するものであ
る。
出力トランジスタＱ１〜Ｑ３の全てを１チップ化したい
のは当然の指向である。この場合、モータを停止した瞬
間に生じる逆方向起電圧から出力トランジスタＱ１〜Ｑ
３を何らかの方法で保護する必要がある。その為、例え
ば特許公開昭和５９ー５７４６号公報に記載されている
ように、出力トランジスタのベース・コレクタ間に保護
ダイオードＤを接続する方法が採られている。この回路
は、出力トランジスタＱ１がＯＦＦしている間、出力ト
ランジスタＱ１のコレクタに高電差が印可された場合
に、保護ダイオードが先にブレークダウンして出力トラ
ンジスタＱ１にベース電流を供給し、出力トランジスタ
Ｑ１を強制的にＯＮさせることによって、出力トランジ
スタＱ１のエミッタ・コレクタ間に出力トランジスタＱ
１のＶＣＥＯを超える電位差が印可されないようにし
て、出力トランジスタＱ１を破壊から保護するものであ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
保護ダイオードＤを集積化する場合、様々な問題点を考
慮しなければならない。先ず第１に、保護ダイオードＤ
のブレークダウン電圧は、出力トランジスタＱ１のＶＣ
ＥＯより若干低い程度の電圧が望まれるが、様々な素子
の間で工程を共用する集積回路においては、出力回路の
保護ダイオードだけが単体で前記望ましいブレークダウ
ン電圧を満足するのが困難であること、第２に、出力ト
ランジスタと保護ダイオードとが離れた位置に配置され
ると、出力トランジスタと保護ダイオードとの間で遅延
が生まれ、保護ダイオードが保護動作を行う過渡期の間
に出力トランジスタや保護ダイオードの破壊が生じる等
である。
保護ダイオードＤを集積化する場合、様々な問題点を考
慮しなければならない。先ず第１に、保護ダイオードＤ
のブレークダウン電圧は、出力トランジスタＱ１のＶＣ
ＥＯより若干低い程度の電圧が望まれるが、様々な素子
の間で工程を共用する集積回路においては、出力回路の
保護ダイオードだけが単体で前記望ましいブレークダウ
ン電圧を満足するのが困難であること、第２に、出力ト
ランジスタと保護ダイオードとが離れた位置に配置され
ると、出力トランジスタと保護ダイオードとの間で遅延
が生まれ、保護ダイオードが保護動作を行う過渡期の間
に出力トランジスタや保護ダイオードの破壊が生じる等
である。
【０００５】
【課題を解決するための手段】本発明は上記従来の課題
に鑑みなされたもので、出力トランジスタを形成した島
領域の中に複数個の保護ダイオードを形成し、該複数個
のダイオードを前記出力トランジスタのベース・コレク
タ間に接続することにより、保護ダイオードのブレーク
ダウン電圧を出力トランジスタのＶＣＥＯに近似させる
と共に、該保護ダイオードを出力トランジスタと同じ島
領域内に配置することにより、保護動作の過渡期におい
て遅延を生じることのない保護ダイオードを提供するも
のである。
に鑑みなされたもので、出力トランジスタを形成した島
領域の中に複数個の保護ダイオードを形成し、該複数個
のダイオードを前記出力トランジスタのベース・コレク
タ間に接続することにより、保護ダイオードのブレーク
ダウン電圧を出力トランジスタのＶＣＥＯに近似させる
と共に、該保護ダイオードを出力トランジスタと同じ島
領域内に配置することにより、保護動作の過渡期におい
て遅延を生じることのない保護ダイオードを提供するも
のである。
【０００６】さらに、出力トランジスタと同じ島領域内
に配置するに当たり、保護ダイオードからのリーク電流
を防止した保護ダイオード構造を提供するものである。
に配置するに当たり、保護ダイオードからのリーク電流
を防止した保護ダイオード構造を提供するものである。
【０００７】
【作用】本発明によれば、保護ダイオード複数個直列接
続することによりブレークダウン電圧も個数分だけ増大
するので、出力トランジスタのＶＣＥＯに近似したブレ
ークダウン電圧を得ることができる。さらに出力トラン
ジスタと同じ島領域内に保護ダイオードを形成したの
で、出力トランジスタと保護ダイオードを接続する電極
が極めて短くて済むので、保護動作時の遅延を少なくで
きる。
続することによりブレークダウン電圧も個数分だけ増大
するので、出力トランジスタのＶＣＥＯに近似したブレ
ークダウン電圧を得ることができる。さらに出力トラン
ジスタと同じ島領域内に保護ダイオードを形成したの
で、出力トランジスタと保護ダイオードを接続する電極
が極めて短くて済むので、保護動作時の遅延を少なくで
きる。
【０００８】
【実施例】以下に本発明を図面を参照しながら詳細に説
明する。図１は本発明の保護ダイオードの一例を示す
（Ａ）断面図、（Ｂ）平面図である。Ｐ型のシリコン半
導体基板１の上にＮ型のエピタキシャル層を形成し、エ
ピタキシャル層を貫通するＰ＋型の分離領域２、３によ
り電気的に分離された島領域４を形成し、該島領域４の
表面に保護ダイオードを形成する。
明する。図１は本発明の保護ダイオードの一例を示す
（Ａ）断面図、（Ｂ）平面図である。Ｐ型のシリコン半
導体基板１の上にＮ型のエピタキシャル層を形成し、エ
ピタキシャル層を貫通するＰ＋型の分離領域２、３によ
り電気的に分離された島領域４を形成し、該島領域４の
表面に保護ダイオードを形成する。
【０００９】保護ダイオードは、Ｐ＋型のアノード領域
とＮ＋型のカソード領域とのＰＮ接合により形成され、
本実施例では第１のダイオード素子５と第２のダイオー
ド素子６の２つのダイオード素子を具備する。第１のダ
イオード５は、島領域４の表面に拡散によって形成した
第１のアノード領域７と、第１のアノード領域７に重畳
して形成した第１のカソード領域８と、アノード領域７
の電極９がコンタクトする部分に形成したＰ型の第１の
アノードコンタクト領域１０とを有する。
とＮ＋型のカソード領域とのＰＮ接合により形成され、
本実施例では第１のダイオード素子５と第２のダイオー
ド素子６の２つのダイオード素子を具備する。第１のダ
イオード５は、島領域４の表面に拡散によって形成した
第１のアノード領域７と、第１のアノード領域７に重畳
して形成した第１のカソード領域８と、アノード領域７
の電極９がコンタクトする部分に形成したＰ型の第１の
アノードコンタクト領域１０とを有する。
【００１０】第２のダイオード６は、島領域４の表面に
形成した第２のアノード領域１１と、第２のアノード領
域１１の表面に形成した第２のカソード領域１２と、ア
ノード電極１３がコンタクトする部分に形成したＰ型の
第２のアノードコンタクト領域１４と、カソード電極１
５がコンタクトする部分の第２のカソード領域の下部に
形成したＰ型の第３のアノードコンタクト領域１６とを
有する。
形成した第２のアノード領域１１と、第２のアノード領
域１１の表面に形成した第２のカソード領域１２と、ア
ノード電極１３がコンタクトする部分に形成したＰ型の
第２のアノードコンタクト領域１４と、カソード電極１
５がコンタクトする部分の第２のカソード領域の下部に
形成したＰ型の第３のアノードコンタクト領域１６とを
有する。
【００１１】第１のダイオード５は、第１のカソード領
域８を、第１のアノード領域７と島領域４とが形成する
ＰＮ接合が島領域４の表面に露出する部分を被覆するよ
うに、コの字型又は環状のパターンで重畳させる。第２
のカソード領域８と島領域４とは自動的に同電位とな
る。第１のカソード領域８にコンタクトするカソード電
極１８は、その下部に第１のアノード領域７が存在しな
い部分に設けたコンタクトホールを介してコンタクトす
る。
域８を、第１のアノード領域７と島領域４とが形成する
ＰＮ接合が島領域４の表面に露出する部分を被覆するよ
うに、コの字型又は環状のパターンで重畳させる。第２
のカソード領域８と島領域４とは自動的に同電位とな
る。第１のカソード領域８にコンタクトするカソード電
極１８は、その下部に第１のアノード領域７が存在しな
い部分に設けたコンタクトホールを介してコンタクトす
る。
【００１２】第２のダイオード６は、第２のカソード領
域１２を、第２のアノード領域１１の表面に形成する。
第２のカソード領域１２にコンタクトする電極１５は、
第２のカソード領域１２を伸長してその下部に第２のア
ノード領域１１が存在しない部分に設けたコンタクトホ
ールを介してコンタクトする。前記コンタクトホールの
下部には第２のアノード領域１１の代わりに第３のアノ
ードコンタクト領域１６を配置して、第２のカソード領
域１２を島領域４の電位から独立させる。
域１２を、第２のアノード領域１１の表面に形成する。
第２のカソード領域１２にコンタクトする電極１５は、
第２のカソード領域１２を伸長してその下部に第２のア
ノード領域１１が存在しない部分に設けたコンタクトホ
ールを介してコンタクトする。前記コンタクトホールの
下部には第２のアノード領域１１の代わりに第３のアノ
ードコンタクト領域１６を配置して、第２のカソード領
域１２を島領域４の電位から独立させる。
【００１３】第１と第２のカソード領域８、１２は、具
体的にはＮＰＮトランジスタのエミッタ拡散により、第
１〜第３のアノードコンタクト領域１０、１４、１６は
ＮＰＮトランジスタのベース拡散により形成する。第１
と第２のアノード領域７、１１はツェナー電位を決定す
るため、専用工程で形成するか、または分離領域３と共
用させる。アノードコンタクト領域１０、１４はアノー
ド領域７、１１に比べて不純物濃度が小さいものの、カ
ソード領域８、１２上に形成するコンタクトホールとア
ノード領域７、１１上に形成するコンタクトホールとを
同時にエッチング加工するために設けている。多少なら
ずとも不純物濃度を変動させるので、コンタクト部分以
外は各アノード領域７、１１とアノードコンタクト領域
１０、１４、１６とを重畳させない。電極１５は電極９
に連結する。１７はＮ＋型の埋め込み層である。
体的にはＮＰＮトランジスタのエミッタ拡散により、第
１〜第３のアノードコンタクト領域１０、１４、１６は
ＮＰＮトランジスタのベース拡散により形成する。第１
と第２のアノード領域７、１１はツェナー電位を決定す
るため、専用工程で形成するか、または分離領域３と共
用させる。アノードコンタクト領域１０、１４はアノー
ド領域７、１１に比べて不純物濃度が小さいものの、カ
ソード領域８、１２上に形成するコンタクトホールとア
ノード領域７、１１上に形成するコンタクトホールとを
同時にエッチング加工するために設けている。多少なら
ずとも不純物濃度を変動させるので、コンタクト部分以
外は各アノード領域７、１１とアノードコンタクト領域
１０、１４、１６とを重畳させない。電極１５は電極９
に連結する。１７はＮ＋型の埋め込み層である。
【００１４】上記の第１のダイオード５は、第１のカソ
ード領域８がコの字型又は環状型に形成したので、第２
のダイオード６に比べてダイオードを形成するＰＮ接合
長が増大し、ダイオードの電流容量を増大できる。と同
時に、Ｎ＋型の高不純物濃度の第１のカソード領域８が
第１のアノード領域７と分離領域３との間に配置される
ので、第１のカソード領域８が島領域４表面の反転層を
防止する反転防止層としての機能を果たす。従って、第
１のアノード領域７から分離領域３へのリーク電流を少
なくすることができる。第１のダイオード５と第２のダ
イオード６とが直列接続され、第１のダイオード５に高
電位側の電位が印可されていると、第２のアノード領域
１１に印可される電位は第１のアノード領域７に印可さ
れる電位より低下しているので、第２のアノード領域１
１から分離領域３へのリーク電流は第１のダイオード１
より少なくなる。その為、第２のカソード領域１２は第
１のカソード領域８の形状と同じ形状にする必要がなく
なる。但し、必ずしも形状を異にする必要はなく、第１
と第２のダイオード５、６の形状を第１のダイオード５
の形状に統一しても良いし、３個、４個と直列接続した
時に高電位側から２個までを第１のカソード領域８と同
じ形状にするなど、必要に応じて形状を変更すればよ
い。
ード領域８がコの字型又は環状型に形成したので、第２
のダイオード６に比べてダイオードを形成するＰＮ接合
長が増大し、ダイオードの電流容量を増大できる。と同
時に、Ｎ＋型の高不純物濃度の第１のカソード領域８が
第１のアノード領域７と分離領域３との間に配置される
ので、第１のカソード領域８が島領域４表面の反転層を
防止する反転防止層としての機能を果たす。従って、第
１のアノード領域７から分離領域３へのリーク電流を少
なくすることができる。第１のダイオード５と第２のダ
イオード６とが直列接続され、第１のダイオード５に高
電位側の電位が印可されていると、第２のアノード領域
１１に印可される電位は第１のアノード領域７に印可さ
れる電位より低下しているので、第２のアノード領域１
１から分離領域３へのリーク電流は第１のダイオード１
より少なくなる。その為、第２のカソード領域１２は第
１のカソード領域８の形状と同じ形状にする必要がなく
なる。但し、必ずしも形状を異にする必要はなく、第１
と第２のダイオード５、６の形状を第１のダイオード５
の形状に統一しても良いし、３個、４個と直列接続した
時に高電位側から２個までを第１のカソード領域８と同
じ形状にするなど、必要に応じて形状を変更すればよ
い。
【００１５】また、第１と第２のカソード領域８、１２
にコンタクトする電極１５、１６のコンタクトホールの
下部からＰ＋型のアノード領域７、１１を排除すること
によって、アロイスパイクによる接合破壊を防止する。
これは、高不純物濃度のＰ＋型アノード領域７、１１の
表面に形成したＮ＋型カソード領域８、１２は拡散深さ
が浅くなることに起因するもので、低不純物濃度のアノ
ードコンタクト領域１６の上に形成した方がＮ＋カソー
ド領域８、１２の拡散深さが深くなるので、その分だけ
アロイスパイクに対する余裕が生じることになる。
にコンタクトする電極１５、１６のコンタクトホールの
下部からＰ＋型のアノード領域７、１１を排除すること
によって、アロイスパイクによる接合破壊を防止する。
これは、高不純物濃度のＰ＋型アノード領域７、１１の
表面に形成したＮ＋型カソード領域８、１２は拡散深さ
が浅くなることに起因するもので、低不純物濃度のアノ
ードコンタクト領域１６の上に形成した方がＮ＋カソー
ド領域８、１２の拡散深さが深くなるので、その分だけ
アロイスパイクに対する余裕が生じることになる。
【００１６】以上のダイオード素子を出力トランジスタ
の保護ダイオードとして使用すると、図２の回路図とな
る。即ち、出力トランジスタＱ１〜Ｑ３のベース、コレ
クタ間に第１のダイオード５と第２のダイオード６とが
直列に接続され、誘導性負荷ｕ、ｖ、ｗとの接続点（出
力端子２０）の電位が第１と第２のダイオード５、６の
総和のブレークダウン電圧を超えたときに第１と第２の
ダイオード５、６を介して出力トランジスタＱ１〜Ｑ３
のベースにベース電流を流し、出力トランジスタＱ１〜
Ｑ３を強制的にＯＮさせることにより出力トランジスタ
Ｑ１〜Ｑ３を破壊から保護するものである。
の保護ダイオードとして使用すると、図２の回路図とな
る。即ち、出力トランジスタＱ１〜Ｑ３のベース、コレ
クタ間に第１のダイオード５と第２のダイオード６とが
直列に接続され、誘導性負荷ｕ、ｖ、ｗとの接続点（出
力端子２０）の電位が第１と第２のダイオード５、６の
総和のブレークダウン電圧を超えたときに第１と第２の
ダイオード５、６を介して出力トランジスタＱ１〜Ｑ３
のベースにベース電流を流し、出力トランジスタＱ１〜
Ｑ３を強制的にＯＮさせることにより出力トランジスタ
Ｑ１〜Ｑ３を破壊から保護するものである。
【００１７】図３は出力トランジスタＱ１〜Ｑ３のうち
１相分の構成を示すための（Ａ）平面図、（Ｂ）断面図
である。出力トランジスタは、１つの島領域４の表面に
Ｐ型のベース領域２１を形成し、ベース領域２１の表面
にＮ＋型のエミッタ領域２２を形成するものである。２
３は島領域４表面からＮ＋埋め込み層１７に達するＮ＋
型コレクタ導出領域、２４は酸化膜、２５は各拡散領域
にコンタクトするアルミ電極のコンタクトホールであ
る。
１相分の構成を示すための（Ａ）平面図、（Ｂ）断面図
である。出力トランジスタは、１つの島領域４の表面に
Ｐ型のベース領域２１を形成し、ベース領域２１の表面
にＮ＋型のエミッタ領域２２を形成するものである。２
３は島領域４表面からＮ＋埋め込み層１７に達するＮ＋
型コレクタ導出領域、２４は酸化膜、２５は各拡散領域
にコンタクトするアルミ電極のコンタクトホールであ
る。
【００１８】エミッタ領域２２はベース領域２１の表面
に梯子型のパターンで形成され、中央付近のベース領域
表面が露出した部分にベースのコンタクト孔２５ａを介
してベースの電極がコンタクトする。ベースコンタクト
孔２５ａを挟むようにしてエミッタのコンタクト孔２５
ｂが両側に位置し、エミッタコンタクト孔２５ｂを介し
てエミッタ電極がエミッタ領域２２にコンタクトする。
さらにベース領域２１を挟むようにして両側にコレクタ
導出領域２３が配置され、コレクタのコンタクト孔２５
ｃを介してコレクタ電極がコンタクトする。前記ベー
ス、エミッタ、及びコレクタ電極は図示していないが、
図３の各コンタクトホール２５ａ、２５ｂ、２５ｃに沿
うようにしてストライプ状に、交互に配置されている。
そして、所望のエミッタ接合面積が得られるようにベー
ス領域２１とコレクタ導出領域２３とを交互に配置して
エミッタ面積を拡張し、各領域を電極で並列接続して１
つの高出力型トランジスタを構成する。
に梯子型のパターンで形成され、中央付近のベース領域
表面が露出した部分にベースのコンタクト孔２５ａを介
してベースの電極がコンタクトする。ベースコンタクト
孔２５ａを挟むようにしてエミッタのコンタクト孔２５
ｂが両側に位置し、エミッタコンタクト孔２５ｂを介し
てエミッタ電極がエミッタ領域２２にコンタクトする。
さらにベース領域２１を挟むようにして両側にコレクタ
導出領域２３が配置され、コレクタのコンタクト孔２５
ｃを介してコレクタ電極がコンタクトする。前記ベー
ス、エミッタ、及びコレクタ電極は図示していないが、
図３の各コンタクトホール２５ａ、２５ｂ、２５ｃに沿
うようにしてストライプ状に、交互に配置されている。
そして、所望のエミッタ接合面積が得られるようにベー
ス領域２１とコレクタ導出領域２３とを交互に配置して
エミッタ面積を拡張し、各領域を電極で並列接続して１
つの高出力型トランジスタを構成する。
【００１９】第１と第２のダイオード５、６は、出力ト
ランジスタＱ１を形成した島領域４の内部に、コレクタ
コンタクト領域２３と分離領域３とで挟まれるように配
置する。第１のカソード領域８と島領域４とが電気的に
接続されるので、第１のダイオード５のカソードを出力
トランジスタＱ１コレクタに接続できる。第１のアノー
ド領域７と第２のカソード領域１２とをアルミ電極で接
続し、第２のアノード領域１１を前記ベース電極と電極
で接続することで回路接続が達成できる。
ランジスタＱ１を形成した島領域４の内部に、コレクタ
コンタクト領域２３と分離領域３とで挟まれるように配
置する。第１のカソード領域８と島領域４とが電気的に
接続されるので、第１のダイオード５のカソードを出力
トランジスタＱ１コレクタに接続できる。第１のアノー
ド領域７と第２のカソード領域１２とをアルミ電極で接
続し、第２のアノード領域１１を前記ベース電極と電極
で接続することで回路接続が達成できる。
【００２０】出力端子となる接続パッド２６は半導体チ
ップの周辺部分に配置され、パッド２６から延在するア
ルミ電極は出力トランジスタＱ１のコレクタに接続され
る。同時に第１のカソード領域８の表面にコンタクトさ
せても良い。この様に直列接続したダイオード５、６を
保護ダイオードとすることによって、例えば出力トラン
ジスタのＶＣＥＯが１５Ｖ程度のものに対して、１２Ｖ
程度のブレークダウン電圧を有する保護ダイオードを接
続することができる。保護すべきトランジスタの耐圧と
保護動作を行う電圧とを接近できるので、トランジス
タ、保護ダイオード共に最適設計が可能である。さら
に、出力トランジスタと同じ島領域４内に配置すること
により、チップサイズを縮小できるほか、出力トランジ
スタと保護ダイオードとを極めて接近して配置でき、保
護ダイオードがブレークダウンしてから出力トランジス
タがＯＮするまでの遅延時間を短くできるので、保護ダ
イオード自らの破壊を防止できるし、保護動作を確実に
行うことができるものである。
ップの周辺部分に配置され、パッド２６から延在するア
ルミ電極は出力トランジスタＱ１のコレクタに接続され
る。同時に第１のカソード領域８の表面にコンタクトさ
せても良い。この様に直列接続したダイオード５、６を
保護ダイオードとすることによって、例えば出力トラン
ジスタのＶＣＥＯが１５Ｖ程度のものに対して、１２Ｖ
程度のブレークダウン電圧を有する保護ダイオードを接
続することができる。保護すべきトランジスタの耐圧と
保護動作を行う電圧とを接近できるので、トランジス
タ、保護ダイオード共に最適設計が可能である。さら
に、出力トランジスタと同じ島領域４内に配置すること
により、チップサイズを縮小できるほか、出力トランジ
スタと保護ダイオードとを極めて接近して配置でき、保
護ダイオードがブレークダウンしてから出力トランジス
タがＯＮするまでの遅延時間を短くできるので、保護ダ
イオード自らの破壊を防止できるし、保護動作を確実に
行うことができるものである。
【００２１】更にこのダイオードは、少なくとも高電位
側に位置するダイオードが、第１のカソード領域が反転
防止層としての役割を果たし、第１のアノード領域７か
ら外部へのリーク電流が少ないものであるから、同じ島
領域４内に配置したときの余計な寄生効果の発生を抑制
できるし、このＩＣをバッテリー駆動したときの無効電
流の増大を抑制できるものである。
側に位置するダイオードが、第１のカソード領域が反転
防止層としての役割を果たし、第１のアノード領域７か
ら外部へのリーク電流が少ないものであるから、同じ島
領域４内に配置したときの余計な寄生効果の発生を抑制
できるし、このＩＣをバッテリー駆動したときの無効電
流の増大を抑制できるものである。
【００２２】
【発明の効果】以上に説明したように、本発明に依れ
ば、出力トランジスタと保護ダイオードとを同じ島領域
４内に配置することにより、保護ダイオード自らの破壊
を防ぎ、且つ出力トランジスタの確実な保護動作が可能
な保護ダイオードを内蔵できる利点を有する。しかも直
列接続することにより出力トランジスタのＶＣＥＯに適
したブレークダウン電圧を有する保護ダイオードを内蔵
でき、且つ同じ島領域４内に収納するにあたり、アルミ
スパイクによる接合破壊を防止し、ダイオードから分離
領域へのリーク電流をも防止できる利点を有する。
ば、出力トランジスタと保護ダイオードとを同じ島領域
４内に配置することにより、保護ダイオード自らの破壊
を防ぎ、且つ出力トランジスタの確実な保護動作が可能
な保護ダイオードを内蔵できる利点を有する。しかも直
列接続することにより出力トランジスタのＶＣＥＯに適
したブレークダウン電圧を有する保護ダイオードを内蔵
でき、且つ同じ島領域４内に収納するにあたり、アルミ
スパイクによる接合破壊を防止し、ダイオードから分離
領域へのリーク電流をも防止できる利点を有する。
【図１】本発明を説明するための（Ａ）断面図、（Ｂ）
平面図である。
平面図である。
【図２】本発明を説明するための回路図である。
【図３】本発明を説明するための（Ａ）平面図、（Ｂ）
断面図である。
断面図である。
【図４】従来例を説明するための回路図である。
【手続補正書】
【提出日】平成７年５月２６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/60 23/62 21/761 21/331 29/73 Ｈ０１Ｌ 29/72
Claims (4)
- 【請求項１】 一導電型の半導体基板と、 前記基板の上に形成した逆導電型のエピタキシャル層
と、 前記エピタキシャル層を分離して形成した島領域と、 前記島領域の表面に形成した、誘導性負荷を駆動するた
めの出力トランジスタと、 前記出力トランジスタを形成した島領域の表面に形成し
た一導電型の複数個のアノード領域と、 前記アノード領域の各々に重畳する逆導電型のカソード
領域と、 前記アノード領域と前記カソード領域が形成するＰＮ接
合をダイオード接合とし、複数個のダイオードを直列接
続する電極と、 前記直列接続したダイオード群のカソード端を前記出力
トランジスタのコレクタに接続する電極と、 前記直列接続したダイオード群のアノード端を前記出力
トランジスタのベースに接続する電極とを具備すること
を特徴とする半導体集積回路。 - 【請求項２】 分離領域により電気的に分離した島領域
と、 前記島領域の表面に形成した一導電型の複数個のアノー
ド領域と、 前記アノード領域の各々に重畳する逆導電型のカソード
領域と、 前記アノード領域と前記カソード領域が形成するＰＮ接
合をダイオード接合とし、複数個のダイオードを直列接
続する電極とを具備し、 前記直列接続するダイオード群のうち、高電位側に接続
される少なくとも最初のダイオードが、 前記島領域と前記アノード領域とのＰＮ接合が前記島領
域の表面に露出する部分を被覆するように前記カソード
領域が重畳し、 前記分離領域と前記アノード領域との間に前記カソード
領域が位置することを特徴とする半導体集積回路。 - 【請求項３】 前記直列接続したダイオード群の、高電
位側から見て前段のダイオードのアノードと次段のダイ
オードのカソードとを接続する電極のカソードコンタク
ト部分において、前記カソード領域の下部から前記アノ
ード領域を除去し、且つ前記アノード領域より不純物濃
度が低いアノードコンタクト領域を形成して、前記アノ
ードコンタクト領域により前記島領域から前記カソード
領域を電気的に分離したことを特徴とする請求項２記載
の半導体集積回路。 - 【請求項４】 一導電型の半導体基板と、 前記基板の上に形成した逆導電型のエピタキシャル層
と、 前記エピタキシャル層を分離して形成した島領域と、 前記島領域の表面に形成した、誘導性負荷を駆動するた
めの出力トランジスタと、 前記出力トランジスタを形成した島領域の表面に形成し
た一導電型の複数個のアノード領域と、 前記アノード領域の各々に重畳する逆導電型のカソード
領域と、 前記アノード領域と前記カソード領域が形成するＰＮ接
合をダイオード接合とし、複数個のダイオードを直列接
続する電極と、 前記直列接続したダイオード群のカソード端を前記出力
トランジスタのコレクタに接続する電極と、 前記直列接続したダイオード群のアノード端を前記出力
トランジスタのベースに接続する電極とを具備し、 前記直列接続するダイオード群のうち、前記コレクタ側
に接続される少なくとも最初のダイオードが、 前記島領域と前記アノード領域とのＰＮ接合が前記島領
域の表面に露出する部分を被覆するように前記カソード
領域が重畳し、 前記分離領域と前記アノード領域との間に前記カソード
領域が位置することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01430295A JP3229762B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01430295A JP3229762B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213558A true JPH08213558A (ja) | 1996-08-20 |
| JP3229762B2 JP3229762B2 (ja) | 2001-11-19 |
Family
ID=11857312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01430295A Expired - Fee Related JP3229762B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3229762B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106711106A (zh) * | 2016-12-31 | 2017-05-24 | 江苏宏微科技股份有限公司 | 集成在晶体管上的温度传感二极管结构及其制备方法 |
-
1995
- 1995-01-31 JP JP01430295A patent/JP3229762B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106711106A (zh) * | 2016-12-31 | 2017-05-24 | 江苏宏微科技股份有限公司 | 集成在晶体管上的温度传感二极管结构及其制备方法 |
| CN106711106B (zh) * | 2016-12-31 | 2018-12-21 | 江苏宏微科技股份有限公司 | 集成在晶体管上的温度传感二极管结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3229762B2 (ja) | 2001-11-19 |
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