JPH08195661A - 負荷を制御すると共に監視するプリドライバ回路 - Google Patents
負荷を制御すると共に監視するプリドライバ回路Info
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- JPH08195661A JPH08195661A JP25779495A JP25779495A JPH08195661A JP H08195661 A JPH08195661 A JP H08195661A JP 25779495 A JP25779495 A JP 25779495A JP 25779495 A JP25779495 A JP 25779495A JP H08195661 A JPH08195661 A JP H08195661A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/18—Modifications for indicating state of switch
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/08—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current
- H02H3/087—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current for dc applications
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
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- Electronic Switches (AREA)
- Emergency Protection Circuit Devices (AREA)
- Circuit Arrangement For Electric Light Sources In General (AREA)
Abstract
(57)【要約】
【課題】 単一の入出力ピンを介してマイクロプロセッ
サから供給される制御信号によりドライバの駆動を制御
し、かつ該ドライバにより駆動される負荷の状態を監視
するプリドライバ回路を提供する。 【解決手段】 プリドライバ回路（１０）に、マイクロ
プロセッサ（１４）からの制御信号を入出力ピン（１
２）を介して入力し、これをドライバ（１６）の入力レ
ベルに適応させて前記ドライバ（１６）に送出するレベ
ル・シフタ（２０）と、該ドライバ（１６）により駆動
される負荷（１８）の状態を検出し、前記入出力ピン
（１２）を介して前記マイクロプロセッサ（１４）に送
出し、かつ前記レベル・シフタ（２０）にフィードバッ
クさせてそのロジック・レベルをラッチする回路を形成
させるモニタ段（２２）とを備える。
サから供給される制御信号によりドライバの駆動を制御
し、かつ該ドライバにより駆動される負荷の状態を監視
するプリドライバ回路を提供する。 【解決手段】 プリドライバ回路（１０）に、マイクロ
プロセッサ（１４）からの制御信号を入出力ピン（１
２）を介して入力し、これをドライバ（１６）の入力レ
ベルに適応させて前記ドライバ（１６）に送出するレベ
ル・シフタ（２０）と、該ドライバ（１６）により駆動
される負荷（１８）の状態を検出し、前記入出力ピン
（１２）を介して前記マイクロプロセッサ（１４）に送
出し、かつ前記レベル・シフタ（２０）にフィードバッ
クさせてそのロジック・レベルをラッチする回路を形成
させるモニタ段（２２）とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、負荷を制御すると
共にこの負荷の状態を監視するコントローラをドライバ
とインタフェース接続するプリドライバ回路に関する。
特に、本発明は、マイクロプロセッサ・チップ上にプロ
グラム制御により入力するか又は出力するように構築さ
れる単一の入出力（Ｉ／Ｏ）ピンと接続されたプリドラ
イバを介して負荷を制御し、かつ監視するプリドライバ
回路に関する。
共にこの負荷の状態を監視するコントローラをドライバ
とインタフェース接続するプリドライバ回路に関する。
特に、本発明は、マイクロプロセッサ・チップ上にプロ
グラム制御により入力するか又は出力するように構築さ
れる単一の入出力（Ｉ／Ｏ）ピンと接続されたプリドラ
イバを介して負荷を制御し、かつ監視するプリドライバ
回路に関する。
【０００２】
【発明が解決しようとする課題】マイクロプロセッサを
負荷にインタフェース接続させ、この負荷の付勢を制御
すると共にこの負荷の状態を監視する回路は、当該技術
分野において周知である。一般に、このような回路に
は、電源に負荷を接続し、かつ切り離すパワー・トラン
ジスタが含まれ、更に回路状態を検知する監視回路が含
まれている。従来技術における問題の一つは、マイクロ
プロセッサ・チップにおける複数の入出力ピン（一つは
負荷を制御するピンであり、他が負荷を監視するピンで
ある。）を分離することである。例えば米国特許第５，
１１９，３１２号を参照すべきである。この解決法は、
負荷が短絡の場合にはドライバを保護するソフトウェア
・ルーチンを必要とする。更に、負荷の数が増加するに
従って、付加的な入出力ピンを有する更に高価なマイク
ロプロセッサを必要とするか、又は高価な直列周辺イン
タフェース（ＳＰＩ）回路を用いるかという段階に到達
する。
負荷にインタフェース接続させ、この負荷の付勢を制御
すると共にこの負荷の状態を監視する回路は、当該技術
分野において周知である。一般に、このような回路に
は、電源に負荷を接続し、かつ切り離すパワー・トラン
ジスタが含まれ、更に回路状態を検知する監視回路が含
まれている。従来技術における問題の一つは、マイクロ
プロセッサ・チップにおける複数の入出力ピン（一つは
負荷を制御するピンであり、他が負荷を監視するピンで
ある。）を分離することである。例えば米国特許第５，
１１９，３１２号を参照すべきである。この解決法は、
負荷が短絡の場合にはドライバを保護するソフトウェア
・ルーチンを必要とする。更に、負荷の数が増加するに
従って、付加的な入出力ピンを有する更に高価なマイク
ロプロセッサを必要とするか、又は高価な直列周辺イン
タフェース（ＳＰＩ）回路を用いるかという段階に到達
する。
【０００３】
【課題を解決するための手段】本発明の目的は、以上の
ことを念頭に置き、単一のコントローラ入出力ピンを介
して負荷の状態を制御すると共に、監視するプリドライ
バ回路を提供することにある。
ことを念頭に置き、単一のコントローラ入出力ピンを介
して負荷の状態を制御すると共に、監視するプリドライ
バ回路を提供することにある。
【０００４】本発明によれば、マイクロプロセッサの単
一入出力ピンに接続され、かつマイクロプロセッサから
のドライバ制御信号に応答して負荷回路に接続されてい
るドライバを制御するプリドライバ回路が提供される。
更に、このプリドライバ回路は負荷回路の回路短絡及び
開放条件を監視して、入力信号を同一の入出力ピンを介
してマイクロプロセッサに供給する。この入出力ピンは
プログラム制御により入力ピンか又は出力ピンとして構
築される。マイクロプロセッサは、これが出力ピンとし
て構築されている間は、ハイ・ロジック・レベルの制御
信号を供給する。プリドライバは、マイクロプロセッサ
出力に対して、負荷に回路短絡が存在している限り、ド
ライバの「オン」をラッチすることにより応答する。そ
の後、入出力ピンは入力ピンとして構築される。ドライ
バが「オン」をラッチしている間に、負荷に回路短絡が
発生すると、プリドライバ回路がラッチを解除し、マイ
クロプロセッサに対して回路短絡条件を示すロー・ロジ
ック・レベルの入力信号を供給する。マイクロプロセッ
サは、負荷における回路開放についてチェックするため
に、入出力ピンを出力ピンとして構築し、かつロー・ロ
ジック・レベルの制御信号をプリドライバ回路に供給す
ることにより、ドライバを「オフ」にさせる。マイクロ
プロセッサは、ドライバが「オフ」である間は、入出力
ピンを入力ピンとして構築する。プリドライバ回路は、
負荷における回路開放条件に対し、マイクロプロセッサ
・ピンにおいて通常ロー・ロジック・レベルの入力から
ハイ・ロジック・レベルの入力信号へ切り換えることに
より応答する。
一入出力ピンに接続され、かつマイクロプロセッサから
のドライバ制御信号に応答して負荷回路に接続されてい
るドライバを制御するプリドライバ回路が提供される。
更に、このプリドライバ回路は負荷回路の回路短絡及び
開放条件を監視して、入力信号を同一の入出力ピンを介
してマイクロプロセッサに供給する。この入出力ピンは
プログラム制御により入力ピンか又は出力ピンとして構
築される。マイクロプロセッサは、これが出力ピンとし
て構築されている間は、ハイ・ロジック・レベルの制御
信号を供給する。プリドライバは、マイクロプロセッサ
出力に対して、負荷に回路短絡が存在している限り、ド
ライバの「オン」をラッチすることにより応答する。そ
の後、入出力ピンは入力ピンとして構築される。ドライ
バが「オン」をラッチしている間に、負荷に回路短絡が
発生すると、プリドライバ回路がラッチを解除し、マイ
クロプロセッサに対して回路短絡条件を示すロー・ロジ
ック・レベルの入力信号を供給する。マイクロプロセッ
サは、負荷における回路開放についてチェックするため
に、入出力ピンを出力ピンとして構築し、かつロー・ロ
ジック・レベルの制御信号をプリドライバ回路に供給す
ることにより、ドライバを「オフ」にさせる。マイクロ
プロセッサは、ドライバが「オフ」である間は、入出力
ピンを入力ピンとして構築する。プリドライバ回路は、
負荷における回路開放条件に対し、マイクロプロセッサ
・ピンにおいて通常ロー・ロジック・レベルの入力から
ハイ・ロジック・レベルの入力信号へ切り換えることに
より応答する。
【０００５】本発明の他の目的及び効果は、図面に関連
させて読むべき以下の詳細な説明から明らかとなる。
させて読むべき以下の詳細な説明から明らかとなる。
【０００６】
【発明の実施の形態】ここで図面として、まず図１を参
照すると、本発明のプリドライバ回路は、概要的に１０
により表されており、マイクロプロセッサ１４の入出力
ピン１２とドライバ１６との間に接続されている。ドラ
イバ１６はＶｃｃとして示す直流電源を負荷１８に接続
する。この直流電源は自動車のバッテリであってもよ
く、また負荷はドライバ１６と例えば接地のような基準
電位との間に接続された車両上のランプであってもよ
い。プリドライバ回路１０は、ドライバ１６を動作させ
るために、マイクロプロセッサ１４からの５ボルト・ロ
ジック・レベルの制御信号を適当な電圧レベルに変換す
るレベル・シフタ２０を備えている。プリドライバ回路
１０は、更に接続点２４において電圧を検知し、かつ導
体２６を介してレベル・シフタ２０にフィードバックを
行うモニタ段２２を備えている。更に、導体２６は入出
力ピン１２とも接続されて負荷１８の状態を表す入力を
マイクロプロセッサ１４に入力させる。プリドライバ回
路１０及びドライバ１６は一つのラッチを形成してい
る。マイクロプロセッサ１４から入出力ピン１２に印加
される制御信号に応答してレベル・シフタ２０によりド
ライバ１６がオンにされると、モニタ段２２の出力から
導体２６を介するフィードバックは、負荷に回路短絡の
障害が存在していない限り、ドライバ１６をオン状態に
保持し続ける。
照すると、本発明のプリドライバ回路は、概要的に１０
により表されており、マイクロプロセッサ１４の入出力
ピン１２とドライバ１６との間に接続されている。ドラ
イバ１６はＶｃｃとして示す直流電源を負荷１８に接続
する。この直流電源は自動車のバッテリであってもよ
く、また負荷はドライバ１６と例えば接地のような基準
電位との間に接続された車両上のランプであってもよ
い。プリドライバ回路１０は、ドライバ１６を動作させ
るために、マイクロプロセッサ１４からの５ボルト・ロ
ジック・レベルの制御信号を適当な電圧レベルに変換す
るレベル・シフタ２０を備えている。プリドライバ回路
１０は、更に接続点２４において電圧を検知し、かつ導
体２６を介してレベル・シフタ２０にフィードバックを
行うモニタ段２２を備えている。更に、導体２６は入出
力ピン１２とも接続されて負荷１８の状態を表す入力を
マイクロプロセッサ１４に入力させる。プリドライバ回
路１０及びドライバ１６は一つのラッチを形成してい
る。マイクロプロセッサ１４から入出力ピン１２に印加
される制御信号に応答してレベル・シフタ２０によりド
ライバ１６がオンにされると、モニタ段２２の出力から
導体２６を介するフィードバックは、負荷に回路短絡の
障害が存在していない限り、ドライバ１６をオン状態に
保持し続ける。
【０００７】このプリドライバ回路１０は、ハイ側のド
ライバ１６、即ち直流電源Ｖｃｃと負荷１８との間に接
続されたドライバ１６を示しているが、本発明は、ロー
側のドライバ、即ち負荷１８と接地との間に接続された
ドライバにも適用可能なことは、当該技術分野に習熟す
る者により理解されるものである。
ライバ１６、即ち直流電源Ｖｃｃと負荷１８との間に接
続されたドライバ１６を示しているが、本発明は、ロー
側のドライバ、即ち負荷１８と接地との間に接続された
ドライバにも適用可能なことは、当該技術分野に習熟す
る者により理解されるものである。
【０００８】ここで図２を参照すると、プリドライバ回
路１０の更に詳細な概要図が示されている。レベル・シ
フタ２０の出力は、ゲート・ドライバ抵抗３４と接地に
接続されたプル・ダウン抵抗３２との間の接続点３０に
接続されている。ゲート・ドライバ抵抗３４は、更に、
Ｎチャネル・エンハンスメント型パワーＭＯＳＦＥＴ３
６のゲートにも接続されている。ＭＯＳＦＥＴ３６のソ
ースは接続点２４に接続され、またそのドレインは直流
電源Ｖｃｃに接続されている。ＭＯＳＦＥＴ３６用の保
護回路は、ソース電極とゲート電極との間で直列に接続
されたツェナー・ダイオード３８及びダイオード４０を
備えている。コンデンサ４２は高周波雑音に対しては低
接地インピーダンスを示す。ＭＯＳＦＥＴデバイスを示
しているが、他のパワー・ドライバ、例えば適当なＮＰ
ＮトランジスタのようなＮＰＮトランジスタを用いるこ
ともできる。
路１０の更に詳細な概要図が示されている。レベル・シ
フタ２０の出力は、ゲート・ドライバ抵抗３４と接地に
接続されたプル・ダウン抵抗３２との間の接続点３０に
接続されている。ゲート・ドライバ抵抗３４は、更に、
Ｎチャネル・エンハンスメント型パワーＭＯＳＦＥＴ３
６のゲートにも接続されている。ＭＯＳＦＥＴ３６のソ
ースは接続点２４に接続され、またそのドレインは直流
電源Ｖｃｃに接続されている。ＭＯＳＦＥＴ３６用の保
護回路は、ソース電極とゲート電極との間で直列に接続
されたツェナー・ダイオード３８及びダイオード４０を
備えている。コンデンサ４２は高周波雑音に対しては低
接地インピーダンスを示す。ＭＯＳＦＥＴデバイスを示
しているが、他のパワー・ドライバ、例えば適当なＮＰ
ＮトランジスタのようなＮＰＮトランジスタを用いるこ
ともできる。
【０００９】レベル・シフタ２０には、ＮＰＮトランジ
スタ４４、ＰＮＰトランジスタ４６及びバイアス抵抗４
８〜５４が含まれている。ＮＰＮトランジスタ４４のベ
ースはバイアス抵抗４８及び導体２８に接続され、また
抵抗５０を介してエミッタに接続され、エミッタは接地
されている。ＮＰＮトランジスタ４４のコレクタは抵抗
５２及び５４を介してＶｃｃ＋＋により示すブースト電
源に接続されている。ＮＰＮトランジスタ４４がマイク
ロプロセッサ１４によりオンにされると、ＰＮＰトラン
ジスタ４６もオンになり、適当な電圧をＭＯＳＦＥＴ３
６のゲートに印加してＭＯＳＦＥＴ３６を「オン」にさ
せる。
スタ４４、ＰＮＰトランジスタ４６及びバイアス抵抗４
８〜５４が含まれている。ＮＰＮトランジスタ４４のベ
ースはバイアス抵抗４８及び導体２８に接続され、また
抵抗５０を介してエミッタに接続され、エミッタは接地
されている。ＮＰＮトランジスタ４４のコレクタは抵抗
５２及び５４を介してＶｃｃ＋＋により示すブースト電
源に接続されている。ＮＰＮトランジスタ４４がマイク
ロプロセッサ１４によりオンにされると、ＰＮＰトラン
ジスタ４６もオンになり、適当な電圧をＭＯＳＦＥＴ３
６のゲートに印加してＭＯＳＦＥＴ３６を「オン」にさ
せる。
【００１０】モニタ段２２は一対のＰＮＰトランジスタ
６０及び６２を有する。ＰＮＰトランジスタ６０及び６
２のエミッタ電極は、直流電圧源Ｖｃｃにより示す調節
される電源に接続されており、一方そのコレクタ電極は
抵抗６４及び６６を介して接地に接続されている。その
ベース電極は、抵抗６８と抵抗７０との間の接続点、及
び抵抗７２と抵抗７４との間の接続点にそれぞれ接続さ
れている。モニタ段２２と入出力ピン１２との間に電流
制限抵抗７６が直列に接続されている。モニタ段２２は
ベース・エミッタ接続点を利用してＭＯＳＦＥＴ３６の
ドレイン・ソース電圧を監視している。
６０及び６２を有する。ＰＮＰトランジスタ６０及び６
２のエミッタ電極は、直流電圧源Ｖｃｃにより示す調節
される電源に接続されており、一方そのコレクタ電極は
抵抗６４及び６６を介して接地に接続されている。その
ベース電極は、抵抗６８と抵抗７０との間の接続点、及
び抵抗７２と抵抗７４との間の接続点にそれぞれ接続さ
れている。モニタ段２２と入出力ピン１２との間に電流
制限抵抗７６が直列に接続されている。モニタ段２２は
ベース・エミッタ接続点を利用してＭＯＳＦＥＴ３６の
ドレイン・ソース電圧を監視している。
【００１１】ここで、マイクロプロセッサからのコマン
ドに応答し、かつ負荷回路の状態に応答するプリドライ
バ回路１０の総合的な動作を説明する。マイクロプロセ
ッサ１４は、回路開放の負荷状態を検出するために、入
出力ピン１２を入力ピンとして構築し、入出力ピン１２
における電圧をローにセットする。抵抗５０及び６６
は、電圧が負荷に回路開放を検出していない限り、入出
力ピン１２における電圧をローに保持するのを確実なも
のにしている。回路開放が発生すると、即ち負荷１８が
接地から切り離されると、ベース抵抗６８及び７０を流
れる電流が遮断され、トランジスタ６０がオフになる。
トランジスタ６０がオフになると、トランジスタ６２が
オンとなり、入出力ピン１２における電圧をロジック・
レベル・ハイに上昇させる。ＭＯＳＦＥＴ３６がオフ状
態になると、回路開放に対するチェックが、好ましく
は、周期的に実行される。回路開放のチェックは、ＭＯ
ＳＦＥＴ３６がオン状態からオフ状態に切り換えられた
ときにも、実行される。回路開放が検出されると、チェ
ック間で１００ｍｓ遅延をしてチェックを３回繰り返す
ことにより回路開放条件の確認をする。開放負荷が確認
されると、マイクロプロセッサ１４は入出力ピン１２を
出力ピンとして、印加されるロー・ロジック・レベルの
電圧を維持する必要がある。
ドに応答し、かつ負荷回路の状態に応答するプリドライ
バ回路１０の総合的な動作を説明する。マイクロプロセ
ッサ１４は、回路開放の負荷状態を検出するために、入
出力ピン１２を入力ピンとして構築し、入出力ピン１２
における電圧をローにセットする。抵抗５０及び６６
は、電圧が負荷に回路開放を検出していない限り、入出
力ピン１２における電圧をローに保持するのを確実なも
のにしている。回路開放が発生すると、即ち負荷１８が
接地から切り離されると、ベース抵抗６８及び７０を流
れる電流が遮断され、トランジスタ６０がオフになる。
トランジスタ６０がオフになると、トランジスタ６２が
オンとなり、入出力ピン１２における電圧をロジック・
レベル・ハイに上昇させる。ＭＯＳＦＥＴ３６がオフ状
態になると、回路開放に対するチェックが、好ましく
は、周期的に実行される。回路開放のチェックは、ＭＯ
ＳＦＥＴ３６がオン状態からオフ状態に切り換えられた
ときにも、実行される。回路開放が検出されると、チェ
ック間で１００ｍｓ遅延をしてチェックを３回繰り返す
ことにより回路開放条件の確認をする。開放負荷が確認
されると、マイクロプロセッサ１４は入出力ピン１２を
出力ピンとして、印加されるロー・ロジック・レベルの
電圧を維持する必要がある。
【００１２】ＭＯＳＦＥＴ３６を「オン」にするため
に、マイクロプロセッサ１４は、入出力ピン１２を出力
ピンとして構築し、かつ出力電圧をハイ・ロジック・レ
ベルにセットする必要がある。入出力ピン１２がハイの
ために、ＮＰＮトランジスタ４４及びＰＮＰトランジス
タ４６は導通にされ、ＭＯＳＦＥＴ３６のゲートにおけ
るオン電圧を確立し、ＭＯＳＦＥＴ３６は負荷１８を直
流電源Ｖｃｃに接続する。ＰＮＰトランジスタ６０はＭ
ＯＳＦＥＴ３６のドレイン・ソース電圧又は飽和電圧を
監視する。ＭＯＳＦＥＴ３６における電圧降下がトラン
ジスタ６２のＶbe即ち約０．７ボルト以下である限り、
ＰＮＰトランジスタ６０は非導電状態となり、トランジ
スタ６２が「オン」となる。トランジスタ６２が「オ
ン」となると、トランジスタ６２は抵抗７６を介する電
流供給源となってＮＰＮトランジスタ４４を「オン」状
態にラッチする。プリドライバ回路１０がラッチの状態
になると、マイクロプロセッサ１４は入出力ピン１２を
入力ピンとして再構築して、入出力ピン１２における電
圧を監視する。通常、入出力ピン１２における電圧は、
トランジスタ６２の導通のために、ハイに保持される。
負荷１８に短絡が発生すると、電流はＭＯＳＦＥＴ３６
における電圧降下を増加させる。その電圧が０．７ボル
トを超えると、ＰＮＰトランジスタ６０が「オン」とな
り、これがトランジスタ６２を非導電状態にして、入出
力ピン１２及びＮＰＮトランジスタ４４のベースにおけ
る電圧をローにさせる。従って、ＮＰＮトランジスタ４
４及びＰＮＰトランジスタ４６が「オフ」にされ、プリ
ドライバ回路１０のラッチを解除させ、ＭＯＳＦＥＴ３
６の電圧を取り除き、これによってＭＯＳＦＥＴ３６を
過電流から保護する。マイクロプロセッサ１４は、５０
０ｍｓ後にＭＯＳＦＥＴ３６を「オン」に戻すことによ
り、入出力ピン１２における電圧をハイからローへ変化
させることに対して応答するようにプログラムされてい
る。この遅延はＭＯＳＦＥＴ３６を冷却可能にさせる。
プリドライバ回路１０が連続して３回、ラッチを解除す
ると、マイクロプロセッサ１４は短絡が存在するものと
して、ＭＯＳＦＥＴ３６を「オフ」状態を維持する。こ
の障害状態は次の車両サービスにおけるアクセスのため
にマイクロプロセッサ１４により記憶される。プリドラ
イバ回路１０は、個別部品を用いるものとして示されて
いるが、当該技術分野に習熟する者として、個別回路に
より実行される機能に関して特定用途向け集積回路（Ａ
ＳＩＣ）を開発し得ることは、理解すべきことである。
に、マイクロプロセッサ１４は、入出力ピン１２を出力
ピンとして構築し、かつ出力電圧をハイ・ロジック・レ
ベルにセットする必要がある。入出力ピン１２がハイの
ために、ＮＰＮトランジスタ４４及びＰＮＰトランジス
タ４６は導通にされ、ＭＯＳＦＥＴ３６のゲートにおけ
るオン電圧を確立し、ＭＯＳＦＥＴ３６は負荷１８を直
流電源Ｖｃｃに接続する。ＰＮＰトランジスタ６０はＭ
ＯＳＦＥＴ３６のドレイン・ソース電圧又は飽和電圧を
監視する。ＭＯＳＦＥＴ３６における電圧降下がトラン
ジスタ６２のＶbe即ち約０．７ボルト以下である限り、
ＰＮＰトランジスタ６０は非導電状態となり、トランジ
スタ６２が「オン」となる。トランジスタ６２が「オ
ン」となると、トランジスタ６２は抵抗７６を介する電
流供給源となってＮＰＮトランジスタ４４を「オン」状
態にラッチする。プリドライバ回路１０がラッチの状態
になると、マイクロプロセッサ１４は入出力ピン１２を
入力ピンとして再構築して、入出力ピン１２における電
圧を監視する。通常、入出力ピン１２における電圧は、
トランジスタ６２の導通のために、ハイに保持される。
負荷１８に短絡が発生すると、電流はＭＯＳＦＥＴ３６
における電圧降下を増加させる。その電圧が０．７ボル
トを超えると、ＰＮＰトランジスタ６０が「オン」とな
り、これがトランジスタ６２を非導電状態にして、入出
力ピン１２及びＮＰＮトランジスタ４４のベースにおけ
る電圧をローにさせる。従って、ＮＰＮトランジスタ４
４及びＰＮＰトランジスタ４６が「オフ」にされ、プリ
ドライバ回路１０のラッチを解除させ、ＭＯＳＦＥＴ３
６の電圧を取り除き、これによってＭＯＳＦＥＴ３６を
過電流から保護する。マイクロプロセッサ１４は、５０
０ｍｓ後にＭＯＳＦＥＴ３６を「オン」に戻すことによ
り、入出力ピン１２における電圧をハイからローへ変化
させることに対して応答するようにプログラムされてい
る。この遅延はＭＯＳＦＥＴ３６を冷却可能にさせる。
プリドライバ回路１０が連続して３回、ラッチを解除す
ると、マイクロプロセッサ１４は短絡が存在するものと
して、ＭＯＳＦＥＴ３６を「オフ」状態を維持する。こ
の障害状態は次の車両サービスにおけるアクセスのため
にマイクロプロセッサ１４により記憶される。プリドラ
イバ回路１０は、個別部品を用いるものとして示されて
いるが、当該技術分野に習熟する者として、個別回路に
より実行される機能に関して特定用途向け集積回路（Ａ
ＳＩＣ）を開発し得ることは、理解すべきことである。
【００１３】図３ａ及び図３ｂのフローチャートを参照
すると、マイクロプロセッサ１４の単一の入出力ピンを
用いて負荷を制御すると共に監視する方法が示されてい
る。まず図３ａを参照して、回路開放となった負荷を検
出する方法を説明する。開放負荷に関するチェックは、
好ましくは、ＭＯＳＦＥＴ３６がオフ状態になれば、周
期的に実行される。更に、回路開放は、ＭＯＳＦＥＴ３
６がオン状態からオフ状態へ切り換えられたときに、チ
ェックされてもよい。ブロック７８に示すように、カウ
ンタをリセットし、ブロック８０において出力として入
出力ピンが構築される。入出力ピン１２が出力ピンとし
て構築された後、ブロック８２においてロー・ロジック
・レベルが入出力ピン１２に印加される。これは、ＭＯ
ＳＦＥＴ３６が「オン」であれば、ＭＯＳＦＥＴ３６を
オフにし、プリドライバ回路１０のラッチを解除する。
ＭＯＳＦＥＴデバイスが既に「オフ」であれば、ロー・
ロジック・レベルの印加は、このプリドライバ回路には
何の影響も与えない。ブロック８４に示すように、１０
μｓの遅延後に、ブロック８６において入出力ピンが入
力ピンとして構築され、ブロック８８において更に１０
μｓ遅延した後に、ブロック９０に示すように、入出力
ピンの状態を読み込んで、入出力ピンがロー・ロジック
・レベルであるか、又はハイ・ロジック・レベルである
を判断する。入出力ピンがローのままであれば、これ以
上の措置は必要でない。他方、入出力ピンがハイ状態へ
切り換わっていれば、これは、負荷１８が回路開放にな
っていることを表すものであり、ブロック９４に示すよ
うに、１００ｍｓの遅延後に、ブロック９２においてカ
ウンタを増加させる。判断ブロック９６により示すよう
に、負荷における回路開放についてチェックするシーケ
ンスを３回反復して、制御をブロック８０に戻す。回路
開放条件は、判断ブロック９０においてハイ・ロジック
・レベルを連続して３回検出することにより確認され、
その通りのときは、ブロック９８において回路開放フラ
グをセットする。
すると、マイクロプロセッサ１４の単一の入出力ピンを
用いて負荷を制御すると共に監視する方法が示されてい
る。まず図３ａを参照して、回路開放となった負荷を検
出する方法を説明する。開放負荷に関するチェックは、
好ましくは、ＭＯＳＦＥＴ３６がオフ状態になれば、周
期的に実行される。更に、回路開放は、ＭＯＳＦＥＴ３
６がオン状態からオフ状態へ切り換えられたときに、チ
ェックされてもよい。ブロック７８に示すように、カウ
ンタをリセットし、ブロック８０において出力として入
出力ピンが構築される。入出力ピン１２が出力ピンとし
て構築された後、ブロック８２においてロー・ロジック
・レベルが入出力ピン１２に印加される。これは、ＭＯ
ＳＦＥＴ３６が「オン」であれば、ＭＯＳＦＥＴ３６を
オフにし、プリドライバ回路１０のラッチを解除する。
ＭＯＳＦＥＴデバイスが既に「オフ」であれば、ロー・
ロジック・レベルの印加は、このプリドライバ回路には
何の影響も与えない。ブロック８４に示すように、１０
μｓの遅延後に、ブロック８６において入出力ピンが入
力ピンとして構築され、ブロック８８において更に１０
μｓ遅延した後に、ブロック９０に示すように、入出力
ピンの状態を読み込んで、入出力ピンがロー・ロジック
・レベルであるか、又はハイ・ロジック・レベルである
を判断する。入出力ピンがローのままであれば、これ以
上の措置は必要でない。他方、入出力ピンがハイ状態へ
切り換わっていれば、これは、負荷１８が回路開放にな
っていることを表すものであり、ブロック９４に示すよ
うに、１００ｍｓの遅延後に、ブロック９２においてカ
ウンタを増加させる。判断ブロック９６により示すよう
に、負荷における回路開放についてチェックするシーケ
ンスを３回反復して、制御をブロック８０に戻す。回路
開放条件は、判断ブロック９０においてハイ・ロジック
・レベルを連続して３回検出することにより確認され、
その通りのときは、ブロック９８において回路開放フラ
グをセットする。
【００１４】図３ｂのフローチャートには、パワー・ド
ライバを「オン」にし、かつ負荷における回路短絡を検
出するソフトウェアが示されている。ブロック１００に
おいてカウンタがリセットされ、ブロック１０２におい
て入出力ピン１２が出力ピンとして構築される。ブロッ
ク１０４において入出力ピン１２にハイ・ロジック・レ
ベルを印加し、負荷（ランプ）１８を加熱できるよう
に、ブロック１０６に示すように、１００ｍｓの遅延後
に、ブロック１０８において入出力ピン１２を入力ピン
として構築させる。ブロック１１０において、１０ｍｓ
の遅延後に、判断ブロック１１２により示すように、入
出力ピン１２におけるロジック・レベルを読み込み、入
出力ピン１２がロー・ロジック・レベルであるか、又は
ハイ・ロジック・レベルであるかを判断する。入出力ピ
ン１２がハイ・ロジック・レベルのままであるならば、
これ以上の措置は取らない。他方、入出力ピン１２にお
ける電圧がロー・ロジック・レベルに切り換わっている
ときは、ＭＯＳＦＥＴ３６が冷却できるように５０００
ｍｓの遅延後に、ブロック１１４においてカウンタを増
加させる。判断ブロック１１８により示すように、カウ
ンタが３以下のときは、制御をブロック１０２に戻すこ
とによりシーケンスを反復させる。回路短絡条件を３回
連続して検出した後は、回路短絡フラグをセットする。
ライバを「オン」にし、かつ負荷における回路短絡を検
出するソフトウェアが示されている。ブロック１００に
おいてカウンタがリセットされ、ブロック１０２におい
て入出力ピン１２が出力ピンとして構築される。ブロッ
ク１０４において入出力ピン１２にハイ・ロジック・レ
ベルを印加し、負荷（ランプ）１８を加熱できるよう
に、ブロック１０６に示すように、１００ｍｓの遅延後
に、ブロック１０８において入出力ピン１２を入力ピン
として構築させる。ブロック１１０において、１０ｍｓ
の遅延後に、判断ブロック１１２により示すように、入
出力ピン１２におけるロジック・レベルを読み込み、入
出力ピン１２がロー・ロジック・レベルであるか、又は
ハイ・ロジック・レベルであるかを判断する。入出力ピ
ン１２がハイ・ロジック・レベルのままであるならば、
これ以上の措置は取らない。他方、入出力ピン１２にお
ける電圧がロー・ロジック・レベルに切り換わっている
ときは、ＭＯＳＦＥＴ３６が冷却できるように５０００
ｍｓの遅延後に、ブロック１１４においてカウンタを増
加させる。判断ブロック１１８により示すように、カウ
ンタが３以下のときは、制御をブロック１０２に戻すこ
とによりシーケンスを反復させる。回路短絡条件を３回
連続して検出した後は、回路短絡フラグをセットする。
【００１５】本発明を実施する最良の実施の形態を詳細
に説明したが、本発明に関連する技術分野に習熟する者
は、特許請求の範囲により定義されているように本発明
を実施した他の設計及び形態を認識すべきである。
に説明したが、本発明に関連する技術分野に習熟する者
は、特許請求の範囲により定義されているように本発明
を実施した他の設計及び形態を認識すべきである。
【図１】本発明のプリドライバ回路のブロック図。
【図２】本発明のプリドライバ回路の詳細な概略図。
【図３】負荷を制御し、回路開放及び短絡状態を監視す
るために用いる方法のフローチャート。
るために用いる方法のフローチャート。
１０ プリドライバ回路 １２ 入出力ピン １４ マイクロプロセッサ １６ ドライバ １８ 負荷 ２０ レベル・シフタ ２２ モニタ段 ２４ 接続点 ３６ ＭＯＳＦＥＴ
Claims (4)
- 【請求項１】 負荷に電源の電圧印加を制御し、かつ前
記負荷の状態を監視するプリドライバ回路において、該
プリドライバ回路は前記電源を前記負荷に接続するドラ
イバを含み、該プリドライバ回路は制御デバイスの一つ
のピンと前記負荷との間に接続され、前記制御デバイス
は前記ピンを入力ピン又は出力ピンとして構築するよう
にされ、前記プリドライバ回路は、前記ピンが出力ピン
として構築されて前記負荷に電源を接続する間は、前記
制御デバイスにより前記ピンに印加されるドライバ制御
出力信号に応答し、前記プリドライバ回路は、前記ピン
が前記制御デバイスにより入力ピンとして構築されてい
る間は、前記負荷の状態を表示する入力信号を前記ピン
に供給することを特徴とするプリドライバ回路。 - 【請求項２】 負荷の障害が存在しない状態において前
記ピンが出力ピンとして構築されている間は、前記出力
信号の一状態に応答して前記ドライバをオン状態にラッ
チすることを特徴とする請求項１記載のプリドライバ回
路。 - 【請求項３】 前記ピンと前記ドライバとの間に接続さ
れたレベル・シフタと、 前記ピンと、前記ドライバと前記負荷との間の検知点と
の間に接続されて前記負荷の状態を検知し、かつ前記入
力信号を前記制御デバイスに供給する監視回路とを含
み、前記入力信号は、前記レベル・シフタにフィードバ
ックを行って負荷の障害が存在しない状態において前記
レベル・シフタを一状態にラッチさせ、かつ前記負荷に
おける回路短絡に応答して前記ラッチをディセーブルす
ると共に前記ドライバをオフにさせることを特徴とする
請求項１記載のプリドライバ回路。 - 【請求項４】 前記ドライバはＭＯＳＦＥＴデバイスを
備えると共に前記負荷が前記ＭＯＳＦＥＴのソース・ド
レイン・パスに接続され、前記レベル・シフタは、前記
制御デバイスから前記ピンに供給される第１の出力ロジ
ック・レベル信号に応答して、前記ＭＯＳＦＥＴにゲー
ト駆動信号を供給し、前記監視回路は、前記ソース・ド
レイン電圧が所定の電圧レベルより低い限り、前記ＭＯ
ＳＦＥＴのソース・ドレイン電圧に応答して、前記ピン
における前記第１のロジック・レベル信号を保持するこ
とを特徴とする請求項３記載のプリドライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US318399 | 1989-03-03 | ||
| US08/318,399 US5510950A (en) | 1994-10-05 | 1994-10-05 | Method and circuit for controlling and monitoring a load |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195661A true JPH08195661A (ja) | 1996-07-30 |
Family
ID=23238035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25779495A Pending JPH08195661A (ja) | 1994-10-05 | 1995-10-04 | 負荷を制御すると共に監視するプリドライバ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5510950A (ja) |
| EP (1) | EP0709961B1 (ja) |
| JP (1) | JPH08195661A (ja) |
| DE (1) | DE69520130T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003536159A (ja) * | 2000-06-02 | 2003-12-02 | トムソン ライセンシング ソシエテ アノニム | エレクトロマイグレーションを低減するための装置および方法 |
| JP2009212704A (ja) * | 2008-03-03 | 2009-09-17 | Nec Electronics Corp | 電源スイッチ回路 |
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| JPH0894695A (ja) * | 1994-09-27 | 1996-04-12 | Mitsubishi Electric Corp | 半導体パワースイッチシステム |
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| FR2796777B1 (fr) | 1999-07-20 | 2001-09-21 | St Microelectronics Sa | Commande d'un transistor mos de puissance |
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- 1994-10-05 US US08/318,399 patent/US5510950A/en not_active Expired - Fee Related
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1995
- 1995-10-04 EP EP19950307048 patent/EP0709961B1/en not_active Expired - Lifetime
- 1995-10-04 DE DE69520130T patent/DE69520130T2/de not_active Expired - Fee Related
- 1995-10-04 JP JP25779495A patent/JPH08195661A/ja active Pending
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| DE69520130D1 (de) | 2001-03-29 |
| US5510950A (en) | 1996-04-23 |
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