JPH08163194A - クロック再生回路及びそれを用いた通信装置 - Google Patents

Abstract

(57)【要約】 【目的】クロックを再生する機能を持つ回路において、
クロックの高速引込みとジッタの低減を実現し、安定し
た再生クロックを提供する。 【構成】入力された角度変調波を、位相量子化手段２で
量子化し、位相データ遅延手段３と演算手段４により１
シンボル時間における位相の変化量を示すアイパターン
を得る。このアイパターンの値から検出値を複数設定
し、その値となるタイミングを検出手段５により検出す
る。検出されたタイミングを補正の必要がある甲はタイ
ミング遅延手段６によって遅延させてタイミング補正
し、補正の必要無い乙との論理和をとり、このタイミン
グで位相同期ループ８によって高速化とジッタの低減を
実現したクロックを再生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号を角度
変調して伝送された角度変調波からディジタル信号を復
調するために必要なタイミングクロックを再生するクロ
ック再生回路に関する。

【０００２】

【従来の技術】従来、クロックの再生回路は特開平５−
２７６２０６号公報や特開平５−３１６１５６号公報に
開示してあるようなものが知られている。図９で説明す
ると、１から入力された角度変調信号は、位相量子化手
段２によって角度変調信号１から位相情報をサンプリン
グして量子化し、ディジタル化した位相データに変換す
る。位相データは図３に示すように変調波の位相がどの
位相に存在するかに対応している。

【０００３】ここで、π／４シフトＱＰＳＫ変調方式
は、図４及び表１に示すように２ビットのディジタルデ
ータにより１シンボル期間に遷移させる位相を対応させ
ている。

【０００４】

【表１】

【０００５】よって、復調する場合は変調波の１シンボ
ル期間における位相変化量を求める。

【０００６】位相データより復調する場合、１シンボル
期間前の時刻の位相との相対的な位相変化量を求める必
要があり、図９に示すように位相データ遅延手段３と演
算手段４によってこれを実現している。演算手段４にお
いて、位相データ遅延手段３によって保持された１シン
ボル期間前の位相データと現在の位相データとの減算
値、つまり位相変化量を得る。この演算出力をアイパタ
ーンデータと言い、模式的に表わすと図５のような時間
的な値の変化を示す。図５は復調アイパターンを２シン
ボル期間毎に重ねあわせたものであり、シンボルタイミ
ング●の点では、常に、図４及び表１に示す位相変化量
ΔΦ（３π／４，π／４，−π／４，−３π／４）の値
をとる。クロック再生はこの図５に示すアイパターンよ
り所定のシンボルタイミングを検出し、これに同期した
タイミングクロックを再生する。図５で説明すると、ア
イパターンの値が０となるタイミングはシンボルタイミ
ング間の中間点付近に集中している。このアイパターン
が０となるタイミングを検出（ゼロクロス検出）し、半
シンボル時間ずらしたタイミング（逆相）に図９に示す
位相同期ループ８を同期させクロックを再生する。この
ように再生されたクロックのタイミングによってアイパ
ターンの値を判定すれば表１に示す法則により復調が可
能となる。

【０００７】

【発明が解決しようとする課題】従来のクロック再生回
路は、アイパターンからタイミングを抽出する場合、信
号のパターンによってはタイミング検出が出来ないもの
がある。例えば、アイパターンがπ／４から３π／４に
変化する場合はアイパターンの値が０とならず、ゼロク
ロス検出が出来ない。よってアイパターンの値が０とな
る信号のパターンが出現するまで検出時間がかかりクロ
ックの引込み時間がかかるという問題がある。また、ク
ロックの引込みを高速化するためにアイパターンの値が
０以外でも検出するように検出値（しきい値）を複数設
け、その値でも検出するようにするとゼロクロス検出の
みのときよりも検出タイミングがばらつき、クロックの
ジッタが増大し、安定した再生クロックが得られないと
いう問題がある。

【０００８】

【課題を解決するための手段】図１は請求項１に記載の
クロック再生回路の動作原理を示すブロック図である。

【０００９】本発明は、受信された角度変調信号から、
位相情報をサンプリングして量子化した位相データに変
換し、出力する位相量子化手段２と、前記位相量子化手
段２からの位相データの出力を所定の時間遅延し出力す
る位相データ遅延手段３と、前記位相量子化手段２の位
相データ出力と、前記位相データ遅延手段３の位相デー
タ出力との減算を行ない演算結果であるアイパターンデ
ータを出力する演算手段４と、前記演算手段４の演算結
果出力であるアイパターンデータより、遅延させるべき
検出タイミング出力甲と遅延させないで良い検出タイミ
ング出力乙をそれぞれ抽出し出力する検出手段５と、前
記検出手段５からの遅延させるべき検出タイミング出力
甲を所定の時間遅延し出力するタイミング遅延手段６
と、前記検出手段５からの遅延させないで良い検出タイ
ミング出力乙と前記タイミング遅延手段６からの遅延さ
せた検出タイミング出力との論理和をとり、検出タイミ
ングを出力する論理ゲート手段７と、前記論理ゲート手
段７からの検出タイミングに同期して再生クロックを出
力するディジタル位相同期ループ８より構成される。

【００１０】

【作用】クロックを再生するする回路において、復調ア
イパターンより複数のしきい値を設定することにより検
出数を増やし引込み速度を高速化している。また、検出
したタイミングを検出時のデータによって所定の遅延時
間を加えるタイミングによって、ジッタの少ないクロッ
クタイミングの検出を行なっている。よって、高速引込
みで安定したクロックの再生をすることが出来る。

【００１１】

【実施例】以下、図面に基づいて本発明の第一の実施例
について説明する。

【００１２】図１において、２は受信された角度変調信
号１をサンプリングして量子化した位相データに変換
し、出力する位相量子化手段、３は位相量子化手段２か
らの位相データの出力を所定の時間遅延し出力する位相
データ遅延手段、４は位相量子化手段２の位相データ出
力と、位相データ遅延手段３の位相データ出力との減算
を行ない演算結果であるアイパターンデータを出力する
演算手段、５は演算手段４の演算結果出力であるアイパ
ターンデータより、遅延させるべき検出タイミング出力
甲と遅延させなくて良い検出タイミング出力乙をそれぞ
れ抽出し出力する検出手段、６は検出手段５からの遅延
させるべき検出タイミング出力甲を所定の時間遅延し出
力するタイミング遅延手段、７は検出手段５からの遅延
させないで良い検出タイミング出力乙とタイミング遅延
手段６からの遅延させた検出タイミング出力との論理和
をとり、検出タイミングを出力する論理ゲート手段、８
は論理ゲート手段７からの検出タイミングに同期して再
生クロックを出力するディジタル位相同期ループであ
る。これより、位相同期ループ８より再生クロック９が
出力される。以上によって第一の実施例は構成される。

【００１３】次に第一の実施例の動作について図１から
図８を用いて説明する。

【００１４】図１において、角度変調波１は位相量子化
手段２に入力される。図２において位相量子化手段２の
リミッタ２１に入力された角度変調信号は、図２に示す
ような方形波のリミッタ出力となり、位相比較回路２２
に入力される。位相比較回路２２は、発振器２３からの
角度変調波の搬送波周波数と同じ周波数である発振器出
力と、リミッタ出力を比較し、位相差γ_n（ｎ＝１，
２，…）に比例した電圧を出力する。この電圧信号をＡ
／Ｄ変換器２４で量子化し、量子化したデータに対応す
る位相データに変換する。このときの位相データの割当
ての模式的な説明図を図４に示す。位相比較回路２２か
ら得られる位相情報γ_nをこの場合は４ビットにディジ
タル変換し位相量子化データとする。図２で示すγ₁の
位相差は、図３のデータ割当てで、０００１のデータと
なる。この位相データをもとにアイパターンを得る方法
を以下に示す。

【００１５】図１において、位相量子化データをもとに
位相データ遅延手段３と演算手段４によりアイパターン
を得るため、遅延検波を行なう。ここでπ／４シフトＱ
ＰＳＫ信号よりアイパターンを得る方法は次の通りであ
る。図４はπ／４シフトＱＰＳＫ信号の信号空間ダイヤ
グラムで、二値ディジタルデータ２ビットの情報（それ
ぞれ記号Ｘ_k，Ｙ_kで示す。）を表１に示す差動符号化規
則に則り１シンボル期間の相対的な位相遷移（遷移パタ
ーンを記号ΔΦで示す。）に対応させたものである。

【００１６】例えば、図４に示すように時刻ｔ_k-1にΦ
_k-1の位相にあった場合、１シンボル期間経過後は２ビ
ットのディジタルデータに対応して、○で示したいずれ
かの点に遷移する。このπ／４シフトＱＰＳＫ信号の検
波はシンボルタイミング時刻毎の受信位相を検波して、
連続するシンボル時刻の相対的な位相遷移量を計算し、
求めた遷移に最も近い遷移パターンを判定することで行
なう。図５のアイパターンは、この位相遷移量の計算値
の時間的変化を表したものである。

【００１７】π／４シフトＱＰＳＫ信号のアナログ遅延
検波方式のアイパターンの説明図を図５に示す。本発明
ではディジタルデータである演算手段出力がアイパター
ンデータであるので図５の右に示す演算出力の値となり
階段状のアイパターンとなる。本説明では４ビットのデ
ータでアイパターンを表しているが、ビット数を多くす
ると図５に示すようななめらかなアナログ方式のアイパ
ターンに近づく。

【００１８】さて、この得られたアイパターンデータよ
り検出タイミングを抽出する。

【００１９】従来のゼロクロス検出では、図５のアイパ
ターンが０の値となったタイミングをタイミング抽出点
とし、検出する。つまり、アイパターンデータの演算出
力の最上位ビット（ＭＳＢ）の変化点を、例えば図６の
ゼロクロス検出回路１０等によって検出する。このタイ
ミングより半シンボル時間ずれた位相（逆相）に同期す
るようにクロックを再生すればシンボルタイミングに同
期した再生クロックを得られる。

【００２０】本発明のクロックタイミング抽出では、ク
ロックの引込み時間を高速化するため、図５に示すアイ
パターンが０の値となったタイミングを検出するだけで
なく、それ以外でも、例えば、π／２，−π／２の値で
も検出するようにする。このとき引込み時間は高速化す
るがジッタが増加するという問題が生じる。そこで、図
１に示すようにπ／２，−π／２の値で検出するものに
ついてはタイミング遅延手段６で検出タイミングを遅延
させることによりタイミング調整を行ないジッタを低減
する。では、タイミングの検出をアイパターンが０，π
／２，−π／２の３つの値で検出する場合について以下
説明する。

【００２１】図６において、ゼロクロス検出の場合は前
述したようにアイパターンである演算出力の最上位ビッ
トの変化点を検出用のクロックでラッチし、変化点の前
後の最上位ビットのＥＯＲ（排他的論理和）をとること
で実現できる。検出用のクロックは演算出力の変化（つ
まり位相データのサンプリングの速度）よりも同じか、
あるいは速いクロックとする。また、π／２，−π／２
の検出の場合は図５の演算出力より、上位２ビットが同
じか違うかで検出する。つまり、上位２ビットのＥＯＲ
をクロックでラッチし、変化点前後のＥＯＲを再びとる
ことで実現できる。さらに、π／２，−π／２の検出の
場合はタイミングがばらつき、ジッタが大きいので調整
を行う。

【００２２】π／２，−π／２で検出されるものは、図
７で説明すると３π／４，−３π／４から変化する（外
側から内側に変化する）６通り（Ａ）と、３π／４，−
３π／４へと変化する（内側から外側に変化する）６通
り（Ｂ）とがある。図を見てもわかるように本来のタイ
ミングよりも（Ａ）は平均的にτだけタイミングが速く
（Ｂ）は平均的にτだけタイミングが遅い。よって
（Ａ）はτだけタイミングを遅延させ、（Ｂ）は２π−
τだけタイミングを遅延させればよい。

【００２３】図６において、前述した（Ａ），（Ｂ）の
場合の検出はπ／２，−π／２の検出に上位２ビットの
ＥＯＲとのＡＮＤをとることで実現できる。つまり、検
出した時点のＥＯＲの値で判定する。ＥＯＲの値が０
（上位２ビットが同じ）ならば外側から内側（Ａ），１
（上位２ビットが異なる）ならば内側から外側（Ｂ）で
ある。これより、＋τ遅延用検出、−τ遅延用検出を出
力する。これらをタイミング遅延手段６に入力してそれ
ぞれタイミング遅延させる。次にタイミング遅延手段の
構成と動作について説明する。

【００２４】図８はタイミング遅延手段の実施例を示す
ブロック図である。６１は検出手段からの検出タイミン
グによって”Ｈ”を出力し立ち下がりエッジ検出６５か
らの出力で”Ｌ”０を出力するＳＲラッチ、６２はＳＲ
ラッチの出力によりカウンタのクロックを動作させるＡ
ＮＤ回路、６３はカウンタ、６４は設定したカウント値
にパルスを発生するデコーダ、６５はデコーダのパルス
の立ち下がりを検出して、カウンタをリセットし、ＳＲ
ラッチをリセットしてカウンタのクロックを停止する立
ち下がりエッジ検出器である。以上によってタイミング
遅延手段は構成される。

【００２５】図８において、検出手段より入力した＋τ
遅延用検出信号（Ａ）は、検出パルスと同時に、ＳＲラ
ッチ６１、ＡＮＤ回路６２によってカウンタ６３のクロ
ックを動作させ、カウンタ６３を動作する。カウンタ６
３は設定された時間＋τまでカウントするとデコーダ６
４によりパルスを発生される。これにより検出パルスの
遅延が行われ、タイミング調整された検出タイミングを
出力される。一方、検出パルスを発生し終わった立ち下
がり信号を立ち下がりエッジ検出器６５によって検出さ
れ、カウンタとＳＲラッチのリセットを行い次の検出信
号に備える。また、−τ遅延用検出信号（Ｂ）の場合も
同様に入力された時刻から時間２π−τまでカウントさ
れた後、デコーダによりパルスを発生する。タイミング
を補正する遅延時間はデコーダの設定値によって調整で
きる。以上により、タイミングの補正をされた検出タイ
ミングが出力される。

【００２６】アイパターンより検出手段５で検出された
信号は、遅延させるべき信号（本説明の場合はπ／２，
−π／２の検出信号）甲はタイミング遅延手段６によっ
てタイミング補正され、遅延させないゼロクロス検出信
号乙との論理和をとる論理ゲート手段であるＯＲ回路７
を経て位相同期ループ８に入力される。位相同期ループ
８はこのタイミングをもとに再生クロック９を発生させ
る。

【００２７】以上により、引込み時間の高速化とジッタ
の低減を実現したクロック再生回路となる。

【００２８】図１０は本発明のクロック再生回路をディ
ジタルセルラ電話器に適用した場合の第三の実施例を示
したものである。図１０はディジタルセルラ電話器の構
成を示すブロック図である。図１０において、１０１は
音声を入力するマイク、１０２は音声をディジタル信号
に符号化する音声符号器、１０３は符号化された信号を
フレーム構成してビット列に変換する送信信号処理回
路、１０４は各部の動作を制御する制御回路、１０５は
送信信号処理回路からのビット列にしたがい変調信号を
発生する変調器、１０６は変調された信号を送信できる
周波数に変換する送信ミキサ、１０７は送信する周波数
を割り当てる周波数シンセサイザ、１０８は送信の出力
を増幅する送信電力増幅器、１０９は分波器、１１０は
アンテナ、１１１は受信信号を復調できる周波数に変換
する受信ミキサ、１１２は復調できる周波数に変換され
た信号を増幅するＩＦ増幅器、１１３は本発明であるＩ
Ｆ増幅器１１２からの信号から検出タイミングを抽出
し、このタイミングから復調に必要なクロックを出力す
るクロック再生回路、１１４は変調信号をディジタル信
号に復調する復調器、１１５は復調されたディジタル信
号のなかからフレーム構成を解いて音声のディジタル信
号をとりだす受信信号処理回路、１１６はディジタル信
号を音声信号に変換する音声復号器、１１７はスピーカ
である。以上によって第二の実施例は構成される。

【００２９】次に第二の実施例の動作について説明す
る。図１０においてマイク１０１に入力された音声は音
声符号器１０２によってディジタル信号に符号化され、
送信信号処理回路１０３でディジタル信号のビット列に
フレーム構成され変調器１０５に出力される。変調器１
０５は入力されたディジタル信号に従い変調信号を発生
し、送信ミキサ１０６で送信できる周波数に変換して送
信電力増幅器１０８で増幅した後、分波器１０９、アン
テナ１１０を通って電波として出力される。一方、アン
テナ１１０で受信された受信波は分波器１０９を通り受
信ミキサ１１１で復調できる周波数に変換されＩＦ増幅
器１１２で増幅される。ＩＦ増幅器１１２は、増幅した
変調信号をクロック再生回路１１３と復調器１１４にそ
れぞれ出力する。

【００３０】ＩＦ増幅器１１２からの変調信号である角
度変調波からクロック再生回路１１３では検出タイミン
グを抽出し、このタイミングに同期させシンボルクロッ
クを出力する。シンボルクロックを復調器１１４に入力
し、これらのクロックタイミングで復調動作を行なう
が、このクロックの引込みが遅かったり安定しないとデ
ィジタルセルラが移動した際の基地局の切り替え（ハン
ドオーバ）などに回線が切れる可能性がある。そのため
クロックの高速引込みと安定化を図る必要がある。そこ
で本発明のクロック再生回路１１３で高速引込み可能で
安定したクロックを出力する。ここで、クロック再生回
路は第一の実施例の構成とする。

【００３１】復調器１１４はこれらのクロックでＩＦ増
幅器１１２からの変調信号を復調しディジタル信号とす
る。受信信号処理回路１１５で復調器からのディジタル
信号のなかから音声のディジタル信号をとりだし、音声
復号器で音声信号に変換してスピーカ１１７より音声が
出力される。

【００３２】

【発明の効果】本発明によれば、再生クロックの引込み
の高速化を図り、ジッタを低減し、安定した再生クロッ
クを提供することができる。

【図面の簡単な説明】

【図１】クロック再生回路の第一の実施例の構成を示す
ブロック図。

【図２】第一の実施例の位相量子化手段の構成と動作を
示す説明図。

【図３】第一の実施例の位相量子化回路の位相データ割
当てを模式的に示す説明図。

【図４】π／４シフトＱＰＳＫ変調方式の説明図。

【図５】π／４シフトＱＰＳＫ変調方式の復調アイパタ
ーンの説明図。

【図６】第一の実施例の検出手段の説明図。

【図７】第一の実施例の検出手段の動作の説明図。

【図８】第一の実施例のタイミング遅延手段の構成を示
すブロック図。

【図９】従来のクロック再生回路の回路構成を示すブロ
ック図。

【図１０】本発明のクロック再生回路を用いたディジタ
ルセルラの実施例の構成を示すブロック図。

【符号の説明】

１…角度変調波、 ２…位相量子化手段、 ３…位相データ遅延手段、 ４…演算手段、 ５…検出手段、 ６…タイミング遅延手段、 ７…論理ゲート手段、 ８…位相同期ループ、 ９…再生クロック。

Claims (3)

【特許請求の範囲】
1. 【請求項１】受信された角度変調信号より位相情報をサ
   ンプリングして量子化した位相データに変換し、出力す
   る位相量子化手段と、前記位相量子化手段からの位相デ
   ータの出力を所定の時間遅延し出力する位相データ遅延
   手段と、前記位相量子化手段の位相データ出力と、前記
   位相データ遅延手段からの位相データ出力との減算を行
   ない演算結果であるアイパターンデータを出力する演算
   手段と、前記演算手段の演算結果出力であるアイパター
   ンデータより、遅延させるべき検出タイミング出力甲と
   させないで良い検出タイミング出力乙をそれぞれ抽出し
   て出力する検出手段と、 前記演算手段からの遅延させるべき前記検出タイミング
   出力甲を所定の時間遅延し出力するタイミング遅延手段
   と、前記演算手段からの遅延させないで良い前記検出タ
   イミング出力乙と前記タイミング遅延手段を経由して出
   力される遅延タイミング出力との論理和をとり、検出タ
   イミングを出力する論理ゲート手段と、前記論理ゲート
   手段からの検出タイミングに同期して再生クロックを出
   力するディジタル位相同期ループとを備えたことを特徴
   とするクロック再生回路。
2. 【請求項２】アイパターンデータの値より抽出した検出
   値の異なる複数の検出タイミングを、各検出値毎にいく
   つかの異なる時間遅延させるタイミング遅延手段を備
   え、再生クロックの高速引込みとジッタの低減を実現し
   たことを特徴とするクロック再生回路。
3. 【請求項３】請求項１または２において、前記のクロッ
   ク再生回路を備えた通信装置。