JPH08148983A - 電流型インバータ回路、電流型論理回路、電流型ラッチ回路、半導体集積回路、電流型リング発振器、電圧制御発振器及びｐｌｌ回路 - Google Patents

電流型インバータ回路、電流型論理回路、電流型ラッチ回路、半導体集積回路、電流型リング発振器、電圧制御発振器及びｐｌｌ回路

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JPH08148983A
JPH08148983A JP6283841A JP28384194A JPH08148983A JP H08148983 A JPH08148983 A JP H08148983A JP 6283841 A JP6283841 A JP 6283841A JP 28384194 A JP28384194 A JP 28384194A JP H08148983 A JPH08148983 A JP H08148983A
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Abstract

(57)【要約】 【目的】 高速かつ低消費電力動作が可能な電流型イン
バータ等を得る。 【構成】 基準電流源１は一端が電源ＶDDに接続され、
他端より基準電流Ｉrefを供給する。カレントミラー回
路ＣＭ１のＮＭＯＳトランジスタＱ１のドレイン・ゲー
トは入力部として入力電流Ｉinを受け、ＮＭＯＳトラン
ジスタＱ２のドレインは出力部として基準電流源１の他
端側のノードＮ１に接続される。カレントミラー回路Ｃ
Ｍ２のＮＭＯＳトランジスタＱ３のドレイン・ゲートは
入力部としてノードＮ１に接続され、ＮＭＯＳトランジ
スタＱ４のドレインは出力電流Ｉoutを流す出力部とし
て機能する。そして、トランジスタＱ２のトランジスタ
Ｑ１に対するトランジスタサイズ比をＴＳ１とし、トラ
ンジスタＱ４のトランジスタＱ３に対するトランジスタ
サイズ比をＴＳ２とした場合、条件式：ＴＳ１≧１，Ｔ
２≧１及びＴＳ１・ＴＳ２＞１をすべて満足するように
設定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電流型インバータ回路
及びそれを用いた電流型論理回路、電流型ラッチ回路、
半導体集積回路、電流型リング発振器、電圧制御発振器
及びＰＬＬ回路に関する。
【０００２】
【従来の技術】図４７は従来のバイアス付ＣＭＯＳイン
バータ回路の構成を示す回路図である。同図に示すよう
に、ＣＭＯＳインバータ回路はインバータ部１００とバ
イアス回路部１０１とから構成される。
【０００３】インバータ部１００において、電源ＶDD，
接地レベル間に、ＰＭＯＳトランジスタＱ２０１，Ｑ２
０２，ＮＭＯＳトランジスタＱ２０３，Ｑ２０４が直列
に接続され、ＰＭＯＳトランジスタＱ２０１のゲートに
バイアス電圧ＰＢＩＡＳが印加され、ＮＭＯＳトランジ
スタＱ２０４のゲートにバイアス電圧ＮＢＩＡＳが印加
される。ＰＭＯＳトランジスタＱ２０２及びＮＭＯＳト
ランジスタＱ２０３のゲートは共通に接続される。
【０００４】バイアス回路部１０１において、ゲートを
共有するＰＭＯＳトランジスタＱ２０５，Ｑ２０６より
カレントミラー回路を構成する。ＰＭＯＳトランジスタ
Ｑ２０５のソースは電源ＶDDに接続され、ゲート・ドレ
インは基準電流源１０２を介して接地される。ＰＭＯＳ
トランジスタＱ２０６のドレインはＮＭＯＳトランジス
タＱ２０７のゲート・ドレインに接続され、ＮＭＯＳト
ランジスタＱ２０７のソースは接地される。
【０００５】そして、トランジスタＱ２０５，１０６の
ゲート電圧がバイアス電圧ＰＢＩＡＳとしてインバータ
部１００に与えられ、トランジスタＱ２０７のゲート電
圧がバイアス電圧ＮＢＩＡＳとしてインバータ部１００
に与えられる。
【０００６】このような構成において、ＣＭＯＳインバ
ータ回路のインバータ部１００は、バイアス回路部１０
１で設定されるバイアス電圧ＰＢＩＡＳ，バイアス電圧
ＮＢＩＡＳによりバイアス設定がなされ、ＰＭＯＳトラ
ンジスタＱ２０２及びＮＭＯＳトランジスタＱ２０３の
ゲートに入力信号ＩＮを受け、入力信号ＩＮを論理的に
反転した信号を出力信号ＯＵＴとしてＰＭＯＳトランジ
スタＱ２０２及びＮＭＯＳトランジスタＱ２０３のドレ
インから出力する。
【０００７】
【発明が解決しようとする課題】図４７で示したＣＭＯ
Ｓインバータ等の電圧信号で動作する従来の論理回路
は、入力信号ＩＮ及び出力信号ＯＵＴは接地レベル（０
Ｖ）から電源電圧レベルまでフルスイングすることによ
り、“１”，“０”の情報を伝達するため、高速な動作
を行うことが期待できないという問題点があった。ま
た、入力信号ＩＮが中間電圧を採る場合に、貫通電流が
流れて不用な消費電力が使用されるという問題点があっ
た。
【０００８】この発明は上記問題点を解決するためにな
されたもので、高速かつ低消費電力動作が可能な電流型
インバータ及びそれを用いた電流型論理回路、電流型ラ
ッチ回路、半導体集積回路、電流型リング発振器、電圧
制御発振器及びＰＬＬ回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る請求項１
記載の電流型インバータ回路は、第１及び第２の電源
と、一端が前記第１の電源に接続され、他端より基準電
流を供給する基準電流供給手段と、入力電流を受ける第
１の入力部と前記基準電流供給手段の他端に接続される
第１の出力部とを有し、前記入力電流に比例した電流量
の中間出力電流を、前記第１の出力部，前記第２の電源
間に供給する第１のカレントミラー回路と、前記基準電
流供給手段の他端に接続される第２の入力部と出力電流
が流れる第２の出力部とを有し、前記第２の入力部，前
記第２の電源間を流れる中間入力電流の電流量に比例し
た電流量の前記出力電流を、前記第２の出力部，前記第
２の電源間に供給する第２のカレントミラー回路とを備
え、ＩＩ：前記入力電流の電流量，ＩＲ：前記基準電流
の電流量，Ｎ１：前記入力電流の電流量ＩＩに対する前
記中間出力電流の電流量の比，Ｎ２：前記中間入力電流
の電流量に対する前記出力電流の電流量の比としたと
き、条件式：Ｎ１・ＩＩ≧ＩＲ，条件式：Ｎ２≧１，条
件式：Ｎ１・Ｎ２＞１をすべて満足するように構成され
る。
【００１０】また、請求項２記載の電流型インバータ回
路のように、前記第１のカレントミラー回路の前記第１
の入力部にカレントミラー接続され、前記入力電流に比
例した電流量のオプション出力電流を供給するオプショ
ン電流供給手段をさらに備えてもよい。
【００１１】また、請求項３記載の電流型インバータ回
路のように、前記基準電流供給手段を、外部より制御信
号を受け、該制御信号に基づき前記基準電流の電流量が
設定可能に構成してもよい。
【００１２】さらに、請求項４記載の電流型インバータ
回路のように、前記第２のカレントミラー回路は、第２
の出力電流が流れる第３の出力部をさらに備え、前記中
間入力電流の電流量に比例した電流量の前記第２の出力
電流を、前記第３の出力部，前記第２の電源間に供給
し、Ｎ３：前記中間入力電流の電流量に対する前記第２
の出力電流の電流量の比としたとき、条件式：Ｎ３≧
１，条件式：Ｎ１・Ｎ３＞１をさらに満足するように構
成してもよい。
【００１３】この発明に係る請求項５記載の電流型論理
回路は、第１及び第２の電源と、一端が前記第１の電源
に接続され、他端より基準電流を供給する基準電流供給
手段と、第１の入力電流を受ける第１の入力部と前記基
準電流供給手段の他端に接続される第１の出力部とを有
し、前記第１の入力電流に比例した電流量の第１の中間
出力電流を、前記第１の出力部，前記第２の電源間に供
給する第１のカレントミラー回路と、第２の入力電流を
受ける第２の入力部と前記基準電流供給手段の他端に接
続される第２の出力部とを有し、前記第２の入力電流に
比例した電流量の第２の中間出力電流を、前記第２の出
力部，前記第２の電源間に供給する第２のカレントミラ
ー回路とを備え、前記基準電流供給手段の他端に接続さ
れる第３の入力部と出力電流が流れる第３の出力部とを
有し、前記第３の入力部，前記第２の電源間を流れる中
間入力電流の電流量に比例した電流量の前記出力電流
を、前記第３の出力部，前記第２の電源間に供給する第
３のカレントミラー回路とを備え、ＩＩ１：前記第１の
入力電流の電流量，ＩＩ２：前記第２の入力電流の電流
量，ＩＲ：前記基準電流の電流量，Ｎ１：前記第１の入
力電流の電流量に対する前記第１の中間出力電流の電流
量の比，Ｎ２：前記第２の入力電流の電流量に対する前
記第２の中間出力電流の電流量の比，Ｎ３：前記中間入
力電流の電流量に対する前記出力電流の電流量の比とし
たとき、条件式：Ｎ１・ＩＩ１≧ＩＲ，条件式：Ｎ２・
ＩＩ２≧ＩＲ，条件式：Ｎ３≧１，条件式：Ｎ１・Ｎ３
＞１，条件式：Ｎ２・Ｎ３＞１をすべて満足するように
構成される。
【００１４】この発明に係る請求項６記載の電流型論理
回路は、第１及び第２の電源と、一端が前記第１の電源
に接続され、他端より基準電流を供給する基準電流供給
手段と、第１の入力電流を受ける第１の入力部と前記基
準電流供給手段の他端に接続される第１の出力部とを有
する第１のカレントミラー回路と、第２の入力電流を受
ける第２の入力部と前記第１のカレントミラー回路を介
して前記基準電流供給手段の他端に接続される第２の出
力部とを有する第２のカレントミラー回路とを備え、前
記第１のカレントミラー回路は前記第１の入力電流に比
例した電流量の第１の中間出力電流を、前記第１の出力
部，前記第２の出力部間に供給し、前記第２のカレント
ミラー回路は、前記第２の入力電流に比例した電流量の
第２の中間出力電流を、前記第２の出力部，前記第２の
電源間に供給し、前記基準電流供給手段の他端に接続さ
れる第３の入力部と出力電流が流れる第３の出力部とを
有し、前記第３の入力部，前記第２の電源間を流れる中
間入力電流の電流量に比例した電流量の前記出力電流
を、前記第３の出力部，前記第２の電源間に供給する第
３のカレントミラー回路とを備え、ＩＩ１：前記第１の
入力電流の電流量，ＩＩ２：前記第２の入力電流の電流
量，ＩＲ：前記基準電流の電流量，Ｎ１：前記第１の入
力電流の電流量に対する前記第１の中間出力電流の電流
量の比，Ｎ２：前記第２の入力電流の電流量に対する前
記第２の中間出力電流の電流量の比，Ｎ３：前記中間入
力電流の電流量に対する前記出力電流の電流量の比とし
たとき、条件式：Ｎ１・ＩＩ１≧ＩＲ，条件式：Ｎ２・
ＩＩ２≧ＩＲ，条件式：Ｎ３≧１，条件式：Ｎ１・Ｎ３
＞１，条件式：Ｎ２・Ｎ３＞１をすべて満足するように
構成される。
【００１５】また、請求項７記載の電流型論理回路のよ
うに、前記第１及び第２のカレントミラー回路の前記第
１及び第２の入力部のうち一方の入力部にカレントミラ
ー接続され、前記第１及び第２の入力電流のうち前記カ
レントミラー接続された入力部が受ける入力電流に比例
した電流量のオプション出力電流を供給するオプション
電流供給手段をさらに備えて構成してもよい。
【００１６】この発明に係る請求項８記載の電流型論理
回路は、第１及び第２の電源と、第１及び第２の電流型
インバータ回路とを備え、前記第１及び第２の電流型イ
ンバータ回路はそれぞれ、一端が前記第１の電源に接続
され、他端より基準電流を供給する基準電流供給手段
と、入力電流を受ける第１の入力部と前記基準電流供給
手段の他端に接続される第１の出力部とを有し、前記入
力電流に比例した電流量の中間出力電流を、前記第１の
出力部，前記第２の電源間に供給する第１のカレントミ
ラー回路と、前記基準電流供給手段の他端に接続される
第２の入力部と出力電流が流れる第２の出力部とを有
し、前記第２の入力部，前記第２の電源間を流れる中間
入力電流の電流量に比例した電流量の前記出力電流を、
前記第２の出力部，前記第２の電源間に供給する第２の
カレントミラー回路とを有し、第１及び第２の接続部を
有し、前記第１の接続部は前記第１の電流型インバータ
回路の第２の出力部に接続され、前記第２の接続部は前
記第２の電流型インバータ回路の第１の入力部に接続さ
れる接続回路をさらに備え、前記接続回路は、前記第１
の電流型インバータ回路の出力電流に比例した電流量の
電流を前記第２の電流型インバータ回路の入力電流とし
て、前記第１の電源，前記第２の電流型インバータ回路
の第１の入力部間に供給する。
【００１７】また、請求項９記載の電流型論理回路のよ
うに、第３及び第４の電流型インバータ回路とをさらに
備え、前記第３の電流型インバータ回路は、一端が前記
第１の電源に接続され、他端より第２の基準電流を供給
する第２の基準電流供給手段と、第２の入力電流を受け
る第３の入力部と前記第２の基準電流供給手段の他端に
接続される第３の出力部とを有し、前記第２の入力電流
に比例した電流量の第２の中間出力電流を、前記第３の
出力部，前記第２の電源間に供給する第３のカレントミ
ラー回路と、前記第２の基準電流供給手段の他端に接続
される第４の入力部と第２の出力電流が流れる第４の出
力部とを有し、前記第４の入力部，前記第２の電源間を
流れる第２の中間入力電流の電流量に比例した電流量の
前記第２の出力電流を、前記第４の出力部，前記第２の
電源間に供給する第２のカレントミラー回路とを有し、
前記第４の電流型インバータ回路は、一端が前記第２の
電源に接続され、他端より第３の基準電流を供給する第
３の基準電流供給手段と、第３の入力電流を受ける第５
の入力部と前記第３の基準電流供給手段の他端に接続さ
れる第５の出力部とを有し、前記第３の入力電流に比例
した電流量の第３の中間出力電流を、前記第５の出力
部，前記第１の電源間に供給する第５のカレントミラー
回路と、前記第３の基準電流供給手段の他端に接続され
る第６の入力部と第３の出力電流が流れる第６の出力部
とを有し、前記第６の入力部，前記第１の電源間を流れ
る第３の中間入力電流の電流量に比例した電流量の前記
第３の出力電流を、前記第６の出力部，前記第１の電源
間に供給する第６のカレントミラー回路とを有し、前記
第３の電流型インバータ回路の前記第４の出力部と前記
第４の電流型インバータ回路の前記第５の入力部とを接
続して、前記第２の出力電流を前記第３の入力電流とし
て用いている。
【００１８】この発明に係る請求項１０記載の電流型論
理回路は、第１及び第２の電源と、第１及び第２の電流
型インバータ回路とを備え、前記第１の電流型インバー
タ回路は、一端が前記第１の電源に接続され、他端より
第１の基準電流を供給する第１の基準電流供給手段と、
第１の入力電流を受ける第１の入力部と前記第１の基準
電流供給手段の他端に接続される第１の出力部とを有
し、前記第１の入力電流に比例した電流量の第１の中間
出力電流を、前記第１の出力部，前記第２の電源間に供
給する第１のカレントミラー回路と、前記第１の基準電
流供給手段の他端に接続される第２の入力部と第１の出
力電流が流れる第２の出力部とを有し、前記第２の入力
部，前記第２の電源間を流れる第１の中間入力電流の電
流量に比例した電流量の前記第１の出力電流を、前記第
２の出力部，前記第２の電源間に供給する第２のカレン
トミラー回路とを有し、前記第２の電流型インバータ回
路は、一端が前記第２の電源に接続され、他端より第２
の基準電流を供給する第２の基準電流供給手段と、第２
の入力電流を受ける第３の入力部と前記第２の基準電流
供給手段の他端に接続される第３の出力部とを有し、前
記第２の入力電流に比例した電流量の第２の中間出力電
流を、前記第３の出力部，前記第１の電源間に供給する
第３のカレントミラー回路と、前記第２の基準電流供給
手段の他端に接続される第４の入力部と第２の出力電流
が流れる第４の出力部とを有し、前記第４の入力部，前
記第１の電源間を流れる第２の中間入力電流の電流量に
比例した電流量の前記第２の出力電流を、前記第４の出
力部，前記第１の電源間に供給する第４のカレントミラ
ー回路とを有し、前記第１の電流型インバータ回路の前
記第２の出力部と前記第２の電流型インバータ回路の前
記第３の入力部を接続して、前記第１の出力電流を前記
第２の入力電流として用いる。
【００１９】この発明に係る請求項１１記載の電流型ラ
ッチ回路は、第１及び第２の電源と、第１及び第２の電
流型インバータ回路とを備え、前記第１の電流型インバ
ータ回路は、一端が前記第１の電源に接続され、他端よ
り第１の基準電流を供給する第１の基準電流供給手段
と、第１の入力電流を受ける第１の入力部と前記第１の
基準電流供給手段の他端に接続される第１の出力部とを
有し、前記第１の入力電流に比例した電流量の第１の中
間出力電流を、前記第１の出力部，前記第２の電源間に
供給する第１のカレントミラー回路と、前記第１の基準
電流供給手段の他端に接続される第２の入力部と第１の
出力電流が流れる第２の出力部とを有し、前記第２の入
力部，前記第２の電源間を流れる第１の中間入力電流の
電流量に比例した電流量の前記第１の出力電流を、前記
第２の出力部，前記第２の電源間に供給する第２のカレ
ントミラー回路とを有し、前記第２の電流型インバータ
回路は、一端が前記第２の電源に接続され、他端より第
２の基準電流を供給する第２の基準電流供給手段と、第
２の入力電流を受ける第３の入力部と前記第２の基準電
流供給手段の他端に接続される第３の出力部とを有し、
前記第２の入力電流に比例した電流量の第２の中間出力
電流を、前記第３の出力部，前記第１の電源間に供給す
る第３のカレントミラー回路と、前記第２の基準電流供
給手段の他端に接続される第４の入力部と第２の出力電
流が流れる第４の出力部とを有し、前記第４の入力部，
前記第１の電源間を流れる第２の中間入力電流の電流量
に比例した電流量の前記第２の出力電流を、前記第４の
出力部，前記第１の電源間に供給する第４のカレントミ
ラー回路とを有し、前記第１及び第２の電流型インバー
タ回路は、前記第１の電流型インバータ回路の前記第２
の出力部と前記第２の電流型インバータ回路の前記第３
の入力部を接続して、前記第１の出力電流を前記第２の
入力電流として用い、外部入力電流を受ける第５の入力
部と第５の出力部とを有し、前記外部入力電流に比例し
た電流量の外部中間出力電流を、前記第５の出力部，前
記第２の電源間に供給する外部入力用カレントミラー回
路と、クロック信号を受け、該クロック信号に基づき、
前記外部入力用カレントミラー回路の前記第５の出力部
と前記第１のカレントミラー回路の第１の入力部あるい
は第２の入力部との電気的接続／遮断を行う第１のスイ
ッチング動作及び前記第４のカレントミラー回路の前記
第４の出力部と前記第１のカレントミラー回路の前記第
１の入力部との電気的遮断／接続を行う第２のスイッチ
ング動作を行うスイッチング手段と、前記第４のカレン
トミラー回路の前記第４の入力部に対してカレントミラ
ー接続され、前記第２の中間入力電流の電流量に比例し
た電流量の外部出力電流を出力する電流出力手段とをさ
らに備える。
【００２０】また、請求項１２記載の電流型ラッチ回路
のように、前記クロック信号は電流信号であり、前記ス
イッチング手段は、前記クロック信号の電流量に基づ
き、前記第１及び第２のスイッチング動作を行うように
構成してもよい。
【００２１】また、請求項１３記載の電流型ラッチ回路
のように、前記クロック信号は電圧信号であり、前記ス
イッチング手段は、前記クロック信号の電圧レベルに基
づき、前記第１及び第２のスイッチング動作を行うよう
に構成してもよい。
【００２２】この発明に係る請求項１４記載の電流型ラ
ッチ回路は、第１及び第２の電源と、前記第１の電源に
接続され、第１の入力部と第１の出力部とを有し、前記
第１の入力部を流れる第１の入力電流に比例した電流量
の第１の中間出力電流を、前記第１の出力部より供給す
る第１のカレントミラー回路と、前記第２の電源に接続
され、第２の入力部と第２の出力部とを有し、前記第２
の入力部を流れる第２の入力電流に比例した電流量の第
２の中間出力電流を、前記第２の出力部より供給する第
２のカレントミラー回路とを有し、外部入力電流を受け
る第３の入力部と第３の出力部とを有し、前記外部入力
電流に比例した電流量の外部中間出力電流を、前記第３
の出力部より供給する外部入力用カレントミラー回路
と、クロック信号を受け、該クロック信号に基づき、前
記第１及び第２のカレントミラー回路の第１及び第２の
入力部のいずれか一方と前記外部入力用カレントミラー
回路の前記第３の出力部との電気的接続／遮断を行う第
１のスイッチング動作、前記第１のカレントミラー回路
の前記第１の入力部と前記第２のカレントミラー回路の
前記第２の出力部との電気的遮断／接続を行う第２のス
イッチング動作及び前記第１のカレントミラー回路の前
記第１の出力部と前記第２のカレントミラー回路の前記
第２の入力部との電気的遮断／接続を行う第３のスイッ
チング動作を行うスイッチング手段と、前記第１及び第
２のカレントミラー回路の前記第１及び第２の入力部の
いずれか一方に対してカレントミラー接続され、前記第
１あるいは第２の中間入力電流の電流量に比例した電流
量の外部出力電流を出力する電流出力手段とをさらに備
えて構成してもよい。
【００２３】この発明に係る請求項１５記載の半導体集
積回路は、請求項３記載の電流型インバータ回路を含
み、所定の論理機能を有する複数の論理ブロックからな
り、前記複数のマクロブロックはそれぞれ少なくとも１
つの前記電流型インバータ回路を有し、各々がマクロブ
ロック単位に独立して前記制御信号を受けるように構成
している。
【００２４】また、請求項１６記載の半導体集積回路よ
うに、前記複数のマクロブロックはそれぞれ前記制御信
号の発生回路を内蔵してもよい。
【００２５】この発明に係る請求項１７記載の電流型リ
ング発振器は、第１及び第２の電源と、第１〜第Ｎ（Ｎ
≧３，Ｎは奇数）の電流型インバータ回路とを備え、前
記第１，第３，…第Ｎの電流型インバータ回路はそれぞ
れ、一端が前記第１の電源に接続され、他端より第１の
基準電流を供給する第１の基準電流供給手段を備え、前
記第１の基準電流供給手段は、外部より第１の制御信号
を受け、該第１の制御信号に基づき前記第１の基準電流
の電流量が設定可能であり、入力電流を受ける第１の入
力部と前記第１の基準電流供給手段の他端に接続される
第１の出力部とを有し、入力電流に比例した電流量の第
１の中間出力電流を、第１の出力部，前記第２の電源間
に供給する第１のカレントミラー回路と、前記第１の基
準電流供給手段の他端に接続される第２の入力部と出力
電流が流れる第２の出力部とを有し、第２の入力部，前
記第２の電源間を流れる第１の中間入力電流の電流量に
比例した電流量の出力電流を、第２の出力部，前記第２
の電源間に供給する第２のカレントミラー回路とをさら
に有し、前記第２，…第（Ｎ−１）の電流型インバータ
回路はそれぞれ、一端が前記第２の電源に接続され、他
端より第２の基準電流を供給する第２の基準電流供給手
段を備え、前記第２の基準電流供給手段は、外部より第
２の制御信号を受け、該第２の制御信号に基づき前記第
２の基準電流の電流量が設定可能であり、入力電流を受
ける第１の入力部と前記第２の基準電流供給手段の他端
に接続される第１の出力部とを有し、入力電流に比例し
た電流量の第２の中間出力電流を、第１の出力部，前記
第１の電源間に供給する第３のカレントミラー回路と、
前記第２の基準電流供給手段の他端に接続される第２の
入力部と出力電流が流れる第２の出力部とを有し、第２
の入力部，前記第１の電源間を流れる第２の中間入力電
流の電流量に比例した電流量の出力電流を、第２の出力
部，前記第１の電源間に供給する第４のカレントミラー
回路とを有し、前記第１〜第Ｎの電流型インバータ回路
において、前記第ｉ（１≦ｉ≦（Ｎ−１））の電流型イ
ンバータ回路の第２の出力部と前記第（ｉ＋１）の電流
型インバータ回路の第１の入力部とが接続され、第１及
び第２の接続部を有し、前記第１の接続部は前記第Ｎの
電流型インバータ回路の第２の出力部に接続され、前記
第２の接続部は前記第１の電流型インバータ回路の第１
の入力部に接続される接続回路をさらに備え、前記接続
回路は、前記第Ｎの電流型インバータ回路の出力電流に
比例した電流量の電流を前記第１の電流型インバータ回
路の入力電流として、前記第１の電源，前記第１の電流
型インバータ回路の第１の入力部間に供給し、前記第１
〜第Ｎの電流型インバータ回路の第２の出力部にうち、
一の出力部から得られる出力電流を受け、該出力電流を
電流・電圧変換して電圧出力信号を出力する電圧出力手
段をさらに備えて構成される。
【００２６】この発明に係る請求項１８記載の電圧制御
発振器は、請求項１７記載の電流型リング発振器と、電
圧入力信号を受け、該電圧入力信号に基づき、前記第１
及び第２の基準電流が同一電流量になるように、前記第
１及び第２の制御信号を発生する制御信号発生回路とを
備えて構成される。
【００２７】この発明に係る請求項１９記載のＰＬＬ回
路は、基準信号と発振信号とを受け、前記基準信号及び
前記発振信号の位相差に基づき、電圧レベルの位相比較
信号を出力する位相比較手段と、請求項１８記載の電圧
制御発振器とを備え、前記電圧制御発振器は前記位相比
較信号を前記電圧入力信号として受け、前記電圧出力信
号を前記発振信号として出力する。
【００２８】また、請求項２０記載のＰＬＬ回路のよう
に、前記基準信号及び前記発振信号はそれぞれ第１ある
いは第２の論理レベルを示す信号であり、前記位相比較
手段は、前記基準信号の前記第２の論理レベルから前記
第１の論理レベルへの変化時を起点として、以降、前記
基準信号の論理レベルに関係なく、前記基準信号に対す
る前記発振信号の位相差の検出を行い、前記位相比較信
号に関連する位相比較関連信号を出力する位相比較部を
備えてもよい。
【００２９】
【作用】この発明における請求項１記載の電流型インバ
ータ回路のおいて、入力電流及び出力電流それぞれが流
れるときを情報“１”とし、流れないときを情報“０”
とすると、入力電流が“１”を指示する場合、基準電流
がすべて第１のカレントミラー回路の中間出力電流とし
て流れる。したがって、第２のカレントミラー回路の中
間入力電流が流れなくなるため、出力電流は“０”とな
る。一方、入力電流が“０”を指示する場合、第１のカ
レントミラー回路の中間出力電流は流れない。したがっ
て、基準電流はすべて第２のカレントミラー回路の中間
入力電流として流れるため、出力電流は“１”となる。
【００３０】このように、請求項１記載の電流型インバ
ータ回路は、入力電流と出力電流との関係において、論
理的反転動作を行うことができる。
【００３１】また、請求項２記載の電流型インバータ回
路は、第１のカレントミラー回路の第１の入力部にカレ
ントミラー接続され、入力電流に比例した電流量のオプ
ション出力電流を供給するオプション電流供給手段をさ
らに備えることにより、オプション出力電流を他の電流
型論理回路の入力電流として用いることができる。
【００３２】また、請求項３記載の電流型インバータ回
路の基準電流供給手段は、外部より制御信号を受け、該
制御信号に基づき基準電流の電流量が設定可能であるた
め、制御信号により基準電流の電流量を変更して、高速
動作あるいは低消費電力動作を行うことができる。
【００３３】また、請求項４記載の電流型インバータ回
路の第２のカレントミラー回路は、第２及び第３の出力
部を備えることにより、２つの出力電流を独立して得る
ことができる。
【００３４】この発明における請求項５記載の電流型論
理回路において、第１及び第２の入力電流並びに出力電
流それぞれが流れるときを情報“１”とし、流れないと
きを情報“０”とすると、第１の入力電流あるいは第２
の入力電流が“１”を指示する場合、基準電流がすべて
第１あるいは第２の中間出力電流として流れる。したが
って、第３のカレントミラー回路の中間入力電流が流れ
なくなるため、出力電流は“０”となる。
【００３５】一方、第１の入力電流及び第２の入力電流
が共に“０”を指示する場合、第１及び第２の中間出力
電流は流れない。したがって、基準電流はすべて第３の
カレントミラー回路の中間入力電流として流れるため、
出力電流は“１”となる。
【００３６】このように、請求項５記載の電流型論理回
路は、第１及び第２の入力電流と出力電流との関係にお
いて、反転論理和動作を行うことができる。
【００３７】この発明における請求項６記載の電流型論
理回路において、第１及び第２の入力電流並びに出力電
流それぞれが流れるときを情報“１”とし、流れないと
きを情報“０”とすると、第１入力電流及び第２の入力
電流が“１”を指示する場合、基準電流がすべて第１及
び第２の中間出力電流として流れる。したがって、第３
のカレントミラー回路の中間入力電流が流れなくなるた
め、出力電流は“０”となる。
【００３８】一方、第１入力電流あるいは第２の入力電
流が“０”を指示する場合、第１の出力部，第２の電源
間を第１及び第２の中間出力電流は流ることはない。し
たがって、基準電流はすべて第３のカレントミラー回路
の中間入力電流として流れるため、出力電流は“１”と
なる。
【００３９】このように、請求項６記載の電流型論理回
路は、第１及び第２の入力電流と出力電流との関係にお
いて、反転論理積動作を行うことができる。
【００４０】また、請求項７記載の電流型論理回路は、
第１及び第２の入力電流のうちカレントミラー接続され
た入力部が受ける入力電流に比例した電流量のオプショ
ン出力電流を供給するオプション電流供給手段をさらに
備えることにより、オプション出力電流を他の電流型論
理回路の入力電流として用いることができる。
【００４１】この発明における請求項８記載の電流型論
理回路の接続回路は、第１の電流型インバータ回路の出
力電流に比例した電流量の電流を第２の電流型インバー
タ回路の入力電流として、第１の電源，第２の電流型イ
ンバータ回路の第１の入力部間に供給するため、共に第
１の電源に接続される基準電流供給手段を有する同タイ
プの第１及び第２の電流型インバータ回路を直列に接続
するとができる。
【００４２】さらに、請求項９記載の論理回路は、第１
の電源に接続される第２の基準電流供給手段を有する第
３の電流型インバータ回路の第４の出力部と第２の電源
に接続される第３の基準電流供給手段を有する第４の電
流型インバータ回路の第５の入力部とを接続して、第２
の出力電流を第３の入力電流として用いていることによ
り、異なるタイプの電流型インバータ回路を直列に接続
するとができる。
【００４３】この発明における請求項１０記載の論理回
路は、第１の電源に接続される第１の基準電流供給手段
を有する第１の電流型インバータ回路の第２の出力部と
第２の電源に接続される第２の基準電流供給手段を有す
る第２の電流型インバータ回路の第３の入力部とを接続
して、第１の出力電流を第２の入力電流として用いてい
ることにより、異なるタイプの電流型インバータ回路を
直列に接続するとができる。
【００４４】この発明における請求項１１記載の電流型
ラッチ回路のスイッチング手段は、クロック信号を受
け、該クロック信号に基づき、第１の基準電流供給手段
の他端と外部入力用カレントミラー回路の第５の出力部
との電気的接続／遮断を行う第１のスイッチング動作及
び第４のカレントミラー回路の第４の出力部と第１のカ
レントミラー回路の第１の入力部との電気的遮断／接続
を行う第２のスイッチング動作を行う。
【００４５】スイッチング手段が第１のスイッチング動
作により、外部入力用カレントミラー回路の第５の出力
部と第１のカレントミラー回路の第１の入力部あるいは
第２の入力部を接続すると、外部中間出力電流が第１の
入力電流あるいは第１の中間入力電流として第１の電流
型インバータ回路に与えられることにより、外部入力電
流の情報の書込が行われる。
【００４６】一方、スイッチング手段が第２のスイッチ
ング動作により、第４のカレントミラー回路の第４の出
力部と第１のカレントミラー回路の第１の入力部との電
気的接続を行うと、第１及び第２の電流型インバータ回
路がループ接続されて、書き込まれた情報がラッチされ
る。
【００４７】このように、請求項１１記載の電流型ラッ
チ回路は、クロック信号に基づき、外部入力電流に基づ
く情報の書込及びラッチ動作を行うことができる。
【００４８】また、請求項１２記載の電流型ラッチ回路
のスイッチング手段は、電流信号であるクロック信号の
電流量に基づき、第１及び第２のスイッチング動作を行
うことにより、クロック信号をも電流信号を用いること
ができる。
【００４９】また、請求項１３記載の電流型ラッチ回路
のスイッチング手段は、クロック信号の電圧レベルに基
づき、第１及び第２のスイッチング動作を行うことによ
り、クロック信号として電流信号を生成させる手間を省
略できる。
【００５０】この発明における請求項１４記載の電流型
ラッチ回路のスイッチング手段は、クロック信号を受
け、該クロック信号に基づき、第１及び第２のカレント
ミラー回路の第１及び第２の入力部のいずれか一方と外
部入力用カレントミラー回路の第３の出力部との電気的
接続／遮断を行う第１のスイッチング動作、第１のカレ
ントミラー回路の第１の入力部と第２のカレントミラー
回路の第２の出力部との電気的遮断／接続を行う第２の
スイッチング動作及び第１のカレントミラー回路の第１
の出力部と第２のカレントミラー回路の第２の入力部と
の電気的遮断／接続を行う第３のスイッチング動作を行
う。
【００５１】スイッチング手段が第１のスイッチング動
作により、第１及び第２のカレントミラー回路の第１及
び第２の入力部のいずれか一方と外部入力用カレントミ
ラー回路の第３の出力部との電気的接続を行うと、外部
中間出力電流が第１の入力電流あるいは第２の入力電流
として第１あるいは第２のカレントミラー回路に与えら
れることにより、外部入力電流に基づくの情報の書込が
行われる。
【００５２】一方、スイッチング手段が第２及び第３の
スイッチング動作により、第１のカレントミラー回路の
第１の入力部と第２のカレントミラー回路の第２の出力
部との電気的接続と第１のカレントミラー回路の第１の
出力部と第２のカレントミラー回路の第２の入力部との
電気的接続を行うと、第１及び第２のカレントミラー回
路がループ接続されて、書き込まれた情報がラッチされ
る。
【００５３】このように、請求項１４記載の電流型ラッ
チ回路は、クロック信号に基づき、外部入力電流に基づ
く情報の書込及びラッチ動作を行うことができる。
【００５４】この発明における請求項１５記載の半導体
集積回路は、複数のマクロブロックはそれぞれ少なくと
も１つの請求項３記載の電流型インバータ回路を有し、
各々がマクロブロック単位に独立して制御信号を受ける
ように構成したため、マクロブロック単位に異なる電流
量の基準電流で動作する電流型インバータ回路を得るこ
とができる。
【００５５】また、請求項１６記載の半導体集積回路の
複数のマクロブロックはそれぞれ制御信号の発生回路を
内蔵して、マクロブロック単位に独立して制御信号を受
けやすく構成している。
【００５６】この発明における請求項１７記載の電流型
リング発振器は、第１〜第Ｎの電流型インバータ回路に
おいて、第ｉ（１≦ｉ≦（Ｎ−１））の電流型インバー
タ回路の第２の出力部と第（ｉ＋１）の電流型インバー
タ回路の第１の入力部とが接続され、接続回路により、
第Ｎの電流型インバータ回路の出力電流に比例した電流
量の電流を第１の電流型インバータ回路の入力電流とし
て、第１の電源，第１の電流型インバータ回路の第１の
入力部間に供給されることにより、Ｎ個の電流型インバ
ータ回路をループ接続することができる。
【００５７】そして、第１及び第２の制御信号に基づ
き、第１及び第２の基準電流の電流量を変更することに
より、発振周波数を変化させて電圧出力信号を出力させ
ることができる。
【００５８】また、請求項１８記載の電圧制御発振器の
ように、電圧入力信号を受け、該電圧入力信号に基づ
き、第１及び第２の基準電流が同一電流量になるよう
に、第１及び第２の制御信号を発生する制御信号発生回
路を備えることにより、電圧入力信号に基づき発振周波
数が変化する電圧出力信号を得ることができる。
【００５９】また、請求項１９記載のＰＬＬ回路は、請
求項１８記載の電圧制御発振器を用い、この電圧制御発
振器は位相比較信号を電圧入力信号として受け、電圧出
力信号を発振信号として位相比較手段に出力する。
【００６０】また、請求項２０記載のＰＬＬ回路の位相
比較手段は、基準信号の第２の論理レベルから第１の論
理レベルへの変化時を起点として、以降、基準信号の論
理レベルに関係なく、基準信号に対する発振信号の位相
差の検出を行い、位相比較信号に関連する位相比較関連
信号を出力する位相比較部を備えることにより、基準信
号のクロック・デューティーに関係なく位相比較関連信
号を出力することができる。
【００６１】
【実施例】
＜＜第１の実施例＞＞ ＜第１の態様＞図１はこの発明の第１の実施例である電
流型インバータ回路の第１の態様の構成を示す回路図で
ある。同図に示すように、第１の実施例の第１の態様の
電流型インバータ回路は基準電流源１，カレントミラー
回路ＣＭ１及びＣＭ２から構成される。
【００６２】基準電流源１は一端が電源ＶDDに接続さ
れ、他端より基準電流Ｉrefを供給する。カレントミラ
ー回路ＣＭ１はゲートを共有するＮＭＯＳトランジスタ
Ｑ１及びＱ２より構成され、ＮＭＯＳトランジスタＱ１
のドレイン・ゲートは入力部として入力電流Ｉinを受
け、ソースは接地される。一方、ＮＭＯＳトランジスタ
Ｑ２のドレインは出力部として、基準電流源１の他端側
のノードＮ１に接続され、ソースは接地される。
【００６３】カレントミラー回路ＣＭ２はゲートを共有
するＮＭＯＳトランジスタＱ３及びＱ４より構成され、
ＮＭＯＳトランジスタＱ３のドレイン・ゲートは入力部
としてノードＮ１に接続され、ソースは接地される。Ｎ
ＭＯＳトランジスタＱ４のドレインは出力電流Ｉoutを
流す出力部として機能し、ソースは接地される。
【００６４】そして、カレントミラー回路ＣＭ１及びＣ
Ｍ２において、ＮＭＯＳトランジスタＱ２のＮＭＯＳト
ランジスタＱ１に対するトランジスタサイズ比をＴＳ１
とし、ＮＭＯＳトランジスタＱ４のＮＭＯＳトランジス
タＱ３に対するトランジスタサイズ比をＴＳ２とした場
合、 条件式：ＴＳ１≧１ 条件式：ＴＳ２≧１ 条件式：ＴＳ１・ＴＳ２＞１ を満足するように設定する。
【００６５】このような構成において、入力電流Ｉin≧
基準電流Ｉrefに設定し、入力電流Ｉin（及び出力電流
Ｉout）が流れている状態＝“１”、入力電流Ｉinが流
れていない状態＝“０”と決めて動作を説明する。
【００６６】Ｉin＝“１”の場合、基準電流Ｉrefはす
べてカレントミラーＣＭ１に吸い込まれる。すなわち、
基準電流Ｉrefがすべて中間出力電流としてカレントミ
ラー回路ＣＭ１のＮＭＯＳトランジスタＱ２のドレイン
・ソース間を流れる。このため、カレントミラー回路Ｃ
Ｍ２の入力部には中間入力電流が流れなくなる。すなわ
ち、カレントミラー回路ＣＭ２のＮＭＯＳトランジスタ
Ｑ３のドレインはフローティング状態となる。したがっ
て、ＮＭＯＳトランジスタＱ４のドレイン，ソース間に
出力電流Ｉoutは流れず、出力電流Ｉout＝“０”とな
る。
【００６７】一方、Ｉin＝“０”の場合、カレントミラ
ー回路ＣＭ１に中間出力電流は流れない。よって、基準
電流Ｉrefはすべてカレントミラー回路ＣＭ２の中間入
力電流として、ＮＭＯＳトランジスタＱ３のドレイン，
ソース間を流れる。その結果、基準電流Ｉrefの電流量
に比例した電流量の出力電流ＩoutがＮＭＯＳトランジ
スタＱ４のドレイン、ソース間を流れるため、出力電流
Ｉout＝“１”となる。
【００６８】このように、第１の実施例の電流型インバ
ータ回路は、入力電流Ｉinと出力電流Ｉoutとの関係に
おいて、論理的反転動作を行うことができる。
【００６９】カレントミラー回路ＣＭ１を構成するトラ
ンジスタのゲート電圧ＶGSは、入力電流Ｉinによって変
化するが、ＮＭＯＳトランジスタＱ１のトランジスタサ
イズで決定されるドレイン電流特性に基づき、十分小さ
い入力電流Ｉinを供給することにより、ゲート電圧ＶGS
を閾値電圧＋数百ｍＶ程度に設定することができる。
【００７０】その結果、入力電流Ｉinの“１”／“０”
に基づくゲート電圧ＶGSの振幅は、０Ｖ（接地レベル）
から電源電圧ＶDDまでフルスイングする従来のＣＭＯＳ
インバータのゲート電圧ＶGSの振幅に対し、十分に小さ
く設定することができるため、高速動作を実行すること
ができる（第１の効果）。
【００７１】加えて、電流型インバータ回路の動作に要
する電流は、基準電流Ｉrefで規定されるため、基準電
流Ｉrefを十分小さくすることにより、貫通電流を必要
最小限に設定することができる（第２の効果）。この効
果は高速にスイッチング動作を行う場合に特に顕著に現
れる。また、動作電流を設計段階で的確に把握できると
いう設計上の効果（第３の効果）も有する。
【００７２】さらに、電流型インバータ回路は、基本的
に電流値で動作する回路であるため、電源電圧には動作
速度が依存せず、電源電圧を低電圧化しても動作速度が
劣化しないという効果（第４の効果）がある。
【００７３】また、カレントミラー回路ＣＭ１及びＣＭ
２それぞれのトランジスタサイズ比ＴＳ１，ＴＳ２はＴ
Ｓ１≧１，ＴＳ２≧１，ＴＳ１・ＴＳ２＞１に設定され
るため、カレントミラー回路ＣＭ１のミラー比ＲＭ１及
びＣＭ２のミラー比ＲＭ２は、ＲＭ１≧１，ＲＭ２≧
１，ＲＭ１・ＲＭ２＞１を満足する。
【００７４】したがって、電流型インバータ回路の入力
電流Ｉinに対する出力電流Ｉoutのゲインを１より大き
く設定することにより、実動作時において電流型インバ
ータ回路の入出力間の電流量に減衰が生じないようにす
ることができる（第５の効果）。
【００７５】なお、カレントミラー回路ＣＭ１のミラー
比ＲＭ１については、入力電流Ｉinの電流量ＩＩ，基準
電流Ｉrefの電流量をＩＲとすると、Ｉ１・ＲＭ１≧１
を満足すれば、上記第５の効果を得ることができる。
【００７６】＜第２の態様＞図２は第１の実施例の第２
の態様の電流型インバータ回路の構成を示す回路図であ
る。同図に示すように、第２の態様の電流型インバータ
回路は、基準電流源３、カレントミラー回路ＣＭ１１及
びＣＭ１２から構成される。
【００７７】基準電流源３は一端が接地され、他端より
基準電流Ｉrefを吸い込む。カレントミラー回路ＣＭ１
１はゲートを共有するＰＭＯＳトランジスタＱ１１及び
Ｑ１２より構成され、ＰＭＯＳトランジスタＱ１１のド
レイン・ゲートは入力部として入力電流Ｉinを受け、ソ
ースは電源ＶDDに接続される。一方、ＰＭＯＳトランジ
スタＱ１２のドレインは出力部として、基準電流源３の
他端側のノードＮ２に接続され、ソースは電源ＶDDに接
続される。
【００７８】カレントミラー回路ＣＭ１２はゲートを共
有するＰＭＯＳトランジスタＱ１３及びＱ１４より構成
され、ＰＭＯＳトランジスタＱ１３のドレイン・ゲート
は入力部としてノードＮ２に接続され、ソースは電源Ｖ
DDに接続される。ＰＭＯＳトランジスタＱ１４のドレイ
ンは出力電流Ｉoutを流す出力部として機能し、ソース
は電源ＶDDに接続される。
【００７９】そして、カレントミラー回路ＣＭ１１及び
ＣＭ１２において、ＰＭＯＳトランジスタＱ１２のＰＭ
ＯＳトランジスタＱ１１に対するトランジスタサイズ比
をＴＳ１とし、ＰＭＯＳトランジスタＱ１４のＰＭＯＳ
トランジスタＱ１３に対するトランジスタサイズ比をＴ
Ｓ２とした場合に、 条件式：ＴＳ１≧１ 条件式：ＴＳ２≧１ 条件式：ＴＳ１・ＴＳ２＞１ をすべて満足するように設定する。
【００８０】このような構成において、Ｉin＝“１”の
場合、基準電流Ｉrefはすべてカレントミラー回路ＣＭ
１１に吸い込まれる。すなわち、基準電流Ｉrefがすべ
て中間出力電流としてカレントミラー回路ＣＭ１１のＰ
ＭＯＳトランジスタＱ１２のドレイン・ソース間を流れ
る。このため、カレントミラー回路ＣＭ１２の入力部に
は中間入力電流が流れなくなる。すなわち、カレントミ
ラー回路ＣＭ１２のＰＭＯＳトランジスタＱ１３のドレ
インはフローティング状態となる。したがって、ＰＭＯ
ＳトランジスタＱ１４のドレイン，ソース間に出力電流
Ｉoutは流れず、出力電流Ｉout＝“０”となる。
【００８１】一方、Ｉin＝“０”の場合、カレントミラ
ー回路ＣＭ１１に中間出力電流は流れない。よって、基
準電流Ｉrefはすべてカレントミラー回路ＣＭ１２の中
間入力電流として、ＰＭＯＳトランジスタＱ１３のドレ
イン，ソース間を流れる。その結果、基準電流Ｉrefの
電流量に比例した電流量の出力電流ＩoutがＰＭＯＳト
ランジスタＱ１４のドレイン、ソース間を流れるため、
出力電流Ｉout＝“１”となる。
【００８２】このように、ＰＭＯＳトランジスタで構成
される第２の態様の電流型インバータ回路は、ＮＭＯＳ
トランジスタで構成される第１の態様の電流型インバー
タ回路と同様に、入力電流Ｉinと出力電流Ｉoutとの関
係において、論理的反転動作を行うことができ、第１の
態様で述べた第１〜第５の効果を得ることができる。
【００８３】なお、カレントミラー回路ＣＭ１１のミラ
ー比ＲＭ１１については、入力電流Ｉinの電流量ＩＩ，
基準電流Ｉrefの電流量をＩＲとすると、Ｉ１・ＲＭ１
１≧１を満足すれば、上記第５の効果を得ることができ
る。
【００８４】＜第３の態様＞図３は第１の実施例の第３
の態様を示す回路図である。同図に示すように、電流型
インバータ回路は基準電流源１，カレントミラー回路Ｃ
Ｍ１及びＣＭ２から構成される。
【００８５】基準電流源１は一端が電源ＶDDに接続さ
れ、他端より基準電流Ｉrefを供給する。カレントミラ
ー回路ＣＭ１はゲートを共有するＮＭＯＳトランジスタ
Ｑ１及びＱ２より構成され、ＮＭＯＳトランジスタＱ１
のドレイン・ゲートは入力部として入力電流Ｉinを受
け、ソースは接地される。一方、ＮＭＯＳトランジスタ
Ｑ２のドレインは出力部として、基準電流源１の他端側
のノードＮ１に接続され、ソースは接地される。
【００８６】カレントミラー回路ＣＭ２はゲートを共有
するＮＭＯＳトランジスタＱ３〜Ｑ５より構成され、Ｎ
ＭＯＳトランジスタＱ３のドレイン・ゲートは入力部と
してノードＮ１に接続され、ソースは接地される。ＮＭ
ＯＳトランジスタＱ４及びＱ５のドレインは共通に接続
され、出力電流Ｉoutを流す出力部として機能し、ソー
スは共に接地される。
【００８７】そして、カレントミラー回路ＣＭ１及びＣ
Ｍ２において、ＮＭＯＳトランジスタＱ１〜Ｑ５のトラ
ンジスタサイズを同一に設定している。
【００８８】このような構成の電流型インバータ回路
も、図１で示した電流型インバータ回路同様、入力電流
Ｉinと出力電流Ｉoutとの関係において、論理的反転動
作を行うことができ、第１の態様で述べた第１〜第４の
効果を得ることができる。
【００８９】さらに、カレントミラー回路ＣＭ１のミラ
ー比は１であるが、カレントミラー回路ＣＭ２の出力電
流Ｉoutの出力用トランジスタを２個設けることによ
り、カレントミラー回路ＣＭ２のミラー比を２にするこ
とができる。
【００９０】したがって、電流型インバータ回路の入力
電流Ｉinに対する出力電流Ｉoutのゲインを１より大き
く設定することにより、実動作時において電流型インバ
ータ回路の入出力間に減衰が生じないようにすることが
できる第５の効果も得ることができる。
【００９１】なお、カレントミラー回路ＣＭ１のミラー
比ＲＭ１については、入力電流Ｉinの電流量ＩＩ，基準
電流Ｉrefの電流量をＩＲとすると、Ｉ１・ＲＭ１≧１
を満足すれば、上記第５の効果を得ることができる。
【００９２】＜第４の態様＞図４は第１の実施例の第４
の態様を示す回路図である。同図に示すように、カレン
トミラー回路ＣＭ１は、ゲートを共有するＮＭＯＳトラ
ンジスタＱ１，Ｑ２及びＱ９から構成され、ＮＭＯＳト
ランジスタＱ１のドレイン・ゲートは入力部として入力
電流Ｉinを受け、ソースは接地される。一方、ＮＭＯＳ
トランジスタＱ２のドレインは出力部として、基準電流
源１の他端側のノードＮ１に接続され、ソースは接地さ
れる。そして、ＮＭＯＳトランジスタＱ９のドレインは
ノードＮ１１に接続され、ソースは接地される。
【００９３】そして、カレントミラー回路ＣＭ１におい
て、ＮＭＯＳトランジスタＱ９のＮＭＯＳトランジスタ
Ｑ１に対するトランジスタサイズ比をＴＳ３（≧１）と
する。
【００９４】このように構成することにより、第１の態
様同様のインバータ動作に加え、入力電流Ｉinに比例し
た電流量の出力電流Ｉ１をノードＮ１１に接続される回
路から吸い込むことができる。すなわち、電流型インバ
ータ回路のオプション出力として、入力電流Ｉinに対し
て非反転出力動作を行う出力電流Ｉ１を得ることができ
る。
【００９５】＜＜第２の実施例＞＞ ＜第１の態様＞図５はこの発明の第２の実施例である第
１の態様の電流型インバータ回路の構成を示す回路図で
ある。同図に示すように、第２の実施例の電流型インバ
ータ回路は、基準電流設定用のＰＭＯＳトランジスタＴ
１、カレントミラー回路ＣＭ１及びＣＭ２から構成され
る。
【００９６】ＰＭＯＳトランジスタＴ１はソースは電源
ＶDDに接続され、ゲートにバイアス電圧ＰＢＩＡＳを受
け、ドレインがノードＮ１に接続される。したがって、
バイアス電圧ＰＢＩＡＳにより、ＰＭＯＳトランジスタ
Ｔ１のドレインより供給される基準電流Ｉrefの電流量
を可変制御できる。なお、他の構成は図１で示した第１
の実施例の第１の態様の電流型インバータ回路と同様で
あるため、説明は省略する。
【００９７】このような構成において、第２の実施例の
第１の態様の電流型インバータ回路は、第１の実施例同
様、入力電流Ｉinと出力電流Ｉoutとの関係において、
論理的反転動作を行うことができ、第１の実施例で述べ
た第１〜第５の効果を得ることができる。
【００９８】加えて、バイアス電圧ＰＢＩＡＳにより基
準電流Ｉrefの電流量を可変制御できるため、駆動力可
変の電流型インバータ回路を実現することができる（第
６の効果）。
【００９９】＜第２の態様＞図６は第２の実施例の第２
の態様の電流型インバータ回路を示す回路図である。同
図に示すように、第２の態様の電流型インバータ回路
は、基準電流設定用のＮＭＯＳトランジスタＴ２、カレ
ントミラー回路ＣＭ１１及びＣＭ１２から構成される。
【０１００】ＮＭＯＳトランジスタＴ２はソースは接地
され、ゲートにバイアス電圧ＮＢＩＡＳを受け、ドレイ
ンがノードＮ２に接続される。したがって、バイアス電
圧ＮＢＩＡＳにより、ＮＭＯＳトランジスタＴ２のドレ
インより吸い込まれる基準電流Ｉrefの電流量を可変制
御できる。なお、他の構成は図２で示した第１の実施例
の第２の態様の電流型インバータ回路と同様であるた
め、説明は省略する。
【０１０１】このような構成において、第２の実施例の
第２の態様の電流型インバータ回路は、第１の態様と同
様、入力電流Ｉinと出力電流Ｉoutとの関係において、
論理的反転動作を行うことができ、第１〜第５の効果を
得ることができる。
【０１０２】加えて、バイアス電圧ＮＢＩＡＳにより基
準電流Ｉrefの電流量を可変制御できるため、駆動力可
変の電流型インバータ回路を実現することができる（第
６の効果）。
【０１０３】＜第３の態様＞図５で示した第２の実施例
の電流型インバータ回路を改良して、第１の実施例の第
３の態様のようにカレントミラー回路の出力段側のトラ
ンジスタ数を増やしてミラー比を１以上に設定してもよ
い。
【０１０４】＜第４の態様＞図７は第２の実施例の第４
の態様を示す回路図である。同図に示すように、カレン
トミラー回路ＣＭ１１は、ゲートを共有するＰＭＯＳト
ランジスタＱ１１，Ｑ１２及びＱ１０から構成され、Ｐ
ＭＯＳトランジスタＱ１１のドレイン・ゲートは入力部
として入力電流Ｉinを受け、ソースは電源ＶDDに接続さ
れる。一方、ＰＭＯＳトランジスタＱ１２のドレインは
出力部として、基準電流源３の他端側のノードＮ２に接
続され、ソースは電源ＶDDに接続される。そして、ＰＭ
ＯＳトランジスタＱ１０のドレインはノードＮ２１に接
続され、ソースは電源ＶDDに接続される。
【０１０５】そして、カレントミラー回路ＣＭ１１にお
いて、ＰＭＯＳトランジスタＱ１２のＰＭＯＳトランジ
スタＱ１１に対するトランジスタサイズ比をＴＳ３（≧
１）とする。
【０１０６】このように構成することにより、第１の態
様同様のインバータ動作に加え、入力電流Ｉinに比例し
た電流量の出力電流Ｉ２をノードＮ２１に接続される回
路に供給することができる。すなわち、電流型インバー
タ回路のオプション出力として、入力電流Ｉinに対して
非反転出力動作を行う出力電流Ｉ２を得ることができ
る。
【０１０７】＜＜第３の実施例＞＞図８はこの発明の第
３の実施例である電流型インバータ回路の構成を示す回
路図である。同図に示すように、第３の実施例の電流型
インバータ回路は、ＰＭＯＳトランジスタＴ１、カレン
トミラー回路ＣＭ１及びＣＭ２から構成される。
【０１０８】カレントミラー回路ＣＭ２は、ゲートを共
有するＮＭＯＳトランジスタＱ３，Ｑ４及びＱ６から構
成され、ＮＭＯＳトランジスタＱ３のドレイン・ゲート
は入力部としてノードＮ１に接続され、ソースは接地さ
れる。ＮＭＯＳトランジスタＱ４のドレインは第１の出
力電流Ｉout１を流す第１の出力部として機能しソース
は接地され、ＮＭＯＳトランジスタＱ５のドレインは第
２の出力電流Ｉout２を流す第２の出力部として機能し
ソースは接地される。
【０１０９】そして、カレントミラー回路ＣＭ１及びＣ
Ｍ２において、ＮＭＯＳトランジスタＱ２のＮＭＯＳト
ランジスタＱ１に対するトランジスタサイズ比をＴＳ１
とし、ＮＭＯＳトランジスタＱ４のＮＭＯＳトランジス
タＱ３に対するトランジスタサイズ比をＴＳ２とし、Ｎ
ＭＯＳトランジスタＱ６のＮＭＯＳトランジスタＱ３に
対するトランジスタサイズ比をＴＳ３とした場合、 条件式：ＴＳ１≧１ 条件式：ＴＳ２≧１ 条件式：ＴＳ３≧１ 条件式：ＴＳ１・ＴＳ２＞１ 条件式：ＴＳ１・ＴＳ３＞１ をすべて満足するように設定する。なお、他の構成は図
５で示した第２の実施例の第１の態様と同様であるた
め、説明は省略する。
【０１１０】このような構成の第３の実施例の電流型イ
ンバータ回路は、入力電流Ｉinと出力電流Ｉout１及び
入力電流Ｉinと出力電流Ｉout２との関係において、そ
れぞれ論理的反転動作を行うことができ、第１〜第４の
効果及び第６の効果を得ることができる。すなわち、１
つの入力に対し、２つの出力を有するマルチ出力構成の
電流型インバータ回路が実現できる。
【０１１１】したがって、第３の実施例の電流型インバ
ータ回路は、バイポーラのＥＣＬロジックにおけるマル
チエミッタ出力のように異なる出力方路を扱うことがで
きる。しかも、ミラー比設定のため、トランジスタ数、
あるいは、トランジスタサイズを出力方路毎に切り替え
ることで、その出力の負担に見合った駆動力を得ること
ができる。
【０１１２】また、上記した条件式を満足して入力電流
Ｉinに対する出力電流Ｉout１及び出力電流Ｉout２それ
ぞれのゲインを１より大きく設定することにより、実動
作時において電流型インバータ回路の２つの入出力間そ
れぞれに減衰が生じないようにすることができる（第５
の効果）。
【０１１３】なお、カレントミラー回路ＣＭ１のミラー
比ＲＭ１については、入力電流Ｉinの電流量ＩＩ，基準
電流Ｉrefの電流量をＩＲとすると、Ｉ１・ＲＭ１≧１
を満足すれば、上記第５の効果を得ることができる。
【０１１４】なお、図８では１入力２出力の例を示した
が、図９に示すように、ＮＭＯＳトランジスタＱ４とゲ
ートを共有して並列に（Ｎ−１）個のＮＭＯＳトランジ
スタＱ４２〜４Ｎを設けることにより、１入力Ｎ出力の
構成にすることは勿論可能である。ただし、各入出力に
おいてゲインを１以上に設定する必要がある。
【０１１５】＜他の態様＞図８で示した第３の実施例の
電流型インバータ回路を改良して、第１及び第２の実施
例の第２の態様のようにＰＭＯＳトランジスタで構成し
てもよく、第１の実施例の第３の態様のようにカレント
ミラー回路の出力段側のトランジスタ数を増やしてミラ
ー比を１より大きく設定してもよく、第１及び第２の実
施例の第４の態様のように非反転オプション出力を設け
るように構成してもよい。
【０１１６】＜＜第４の実施例＞＞図１０はこの発明の
第４の実施例である電流型ＮＯＲゲート回路の構成を示
す回路図である。同図に示すように、第４の実施例の電
流型ＮＯＲゲート回路は、ＰＭＯＳトランジスタＴ１、
カレントミラー回路ＣＭ１〜ＣＭ３から構成される。
【０１１７】ＰＭＯＳトランジスタＴ１はソースは電源
ＶDDに接続され、ゲートにバイアス電圧ＰＢＩＡＳを受
け、ドレインがノードＮ１に接続される。したがって、
バイアス電圧ＰＢＩＡＳにより、ＰＭＯＳトランジスタ
Ｔ１のドレインより供給される基準電流Ｉrefの電流量
を可変制御できる。
【０１１８】カレントミラー回路ＣＭ１はゲートを共有
するＮＭＯＳトランジスタＱ１及びＱ２より構成され、
ＮＭＯＳトランジスタＱ１のドレイン・ゲートは入力部
として入力電流Ｉin１を受け、ソースは接地される。一
方、ＮＭＯＳトランジスタＱ２のドレインは出力部とし
て、ノードＮ１に接続され、ソースは接地される。
【０１１９】カレントミラー回路ＣＭ３はゲートを共有
するＮＭＯＳトランジスタＱ７及びＱ８より構成され、
ＮＭＯＳトランジスタＱ７のドレイン・ゲートは入力部
として入力電流Ｉin２を受け、ソースは接地される。一
方、ＮＭＯＳトランジスタＱ８のドレインは出力部とし
て、ノードＮ１に接続されソースは接地される。
【０１２０】カレントミラー回路ＣＭ２は、ゲートを共
有するＮＭＯＳトランジスタＱ３，Ｑ４及びＱ６から構
成され、ＮＭＯＳトランジスタＱ３のドレイン・ゲート
は入力部としてノードＮ１に接続され、ソースは接地さ
れる。ＮＭＯＳトランジスタＱ４のドレインは第１の出
力電流Ｉout１を流す第１の出力部として機能しソース
は接地され、ＮＭＯＳトランジスタＱ５のドレインは第
２の出力電流Ｉout２を流す第２の出力部として機能し
ソースは接地される。
【０１２１】そして、カレントミラー回路ＣＭ１〜ＣＭ
３において、ＮＭＯＳトランジスタＱ２のＮＭＯＳトラ
ンジスタＱ１に対するトランジスタサイズ比をＴＳ１と
し、ＮＭＯＳトランジスタＱ４のＮＭＯＳトランジスタ
Ｑ３に対するトランジスタサイズ比をＴＳ２とし、ＮＭ
ＯＳトランジスタＱ６のＮＭＯＳトランジスタＱ３に対
するトランジスタサイズ比をＴＳ３とし、ＮＭＯＳトラ
ンジスタＱ８のＮＭＯＳトランジスタＱ７に対するトラ
ンジスタサイズ比をＴＳ１′とした場合、 条件式：ＴＳ１≧１ 条件式：ＴＳ２≧１ 条件式：ＴＳ３≧１ 条件式：ＴＳ１′≧１ 条件式：ＴＳ１・ＴＳ２＞１ 条件式：ＴＳ１・ＴＳ３＞１ 条件式：ＴＳ１′・ＴＳ２＞１ 条件式：ＴＳ１′・ＴＳ３＞１ をすべて満足するように設定する。
【０１２２】このような構成において、入力電流Ｉin１
≧基準電流Ｉref、入力電流Ｉin２≧基準電流Ｉrefに設
定し、入力電流Ｉin１（Ｉin２）が流れている状態＝
“１”、入力電流Ｉin１（Ｉin２）が流れていない状態
＝“０”と決めて動作を説明する。
【０１２３】Ｉin１＝“１”あるいはＩin２＝“１”の
場合、基準電流ＩrefはすべてカレントミラーＣＭ１に
吸い込まれる。すなわち、基準電流Ｉrefがすべて中間
出力電流としてカレントミラー回路ＣＭ１のＮＭＯＳト
ランジスタＱ２のドレイン・ソース間あるいはカレント
ミラー回路ＣＭ３のＮＭＯＳトランジスタＱ８のドレイ
ン・ソース間を流れる。このため、カレントミラー回路
ＣＭ２の入力部には中間入力電流が流れなくなる。すな
わち、カレントミラー回路ＣＭ２のＮＭＯＳトランジス
タＱ３のドレインはフローティング状態となる。したが
って、ＮＭＯＳトランジスタＱ４及びＱ６のドレイン，
ソース間に出力電流Ｉout１及び出力電流Ｉout２は共に
流れず、出力電流Ｉout１＝“０”及び出力電流Ｉout１
＝“０”となる。
【０１２４】一方、Ｉin１＝“０”でかつＩin２＝
“０”の場合、カレントミラー回路ＣＭ１及びＣＭ２に
中間出力電流は流れない。よって、基準電流Ｉrefはす
べてカレントミラー回路ＣＭ２の中間入力電流として、
ＮＭＯＳトランジスタＱ３のドレイン，ソース間を流れ
る。その結果、基準電流Ｉrefの電流量に比例した電流
量の出力電流Ｉout１及びＩout２がＮＭＯＳトランジス
タＱ４及びＱ６のドレイン、ソース間をそれぞれ流れる
ため、出力電流Ｉout１＝“１”、出力電流Ｉout２＝
“１”となる。
【０１２５】このように、第４の実施例の電流型ＮＯＲ
ゲート回路は、入力電流Ｉin１及びＩin２と出力電流Ｉ
out１並びに入力電流Ｉin１及びＩin２と出力電流Ｉout
２との関係それぞれにおいて、反転論理和（ＮＯＲ）動
作を行うことができる。
【０１２６】そして、第４の実施異例の電流型ＮＯＲゲ
ート回路は、第３の実施例の電流型インバータ回路同
様、第１〜第４及び第６の効果を得ることができる。
【０１２７】また、上記したように、カレントミラー回
路ＣＭ１〜ＣＭ３それぞれのトランジスタサイズ比を設
定して、第４の実施例の電流型ＮＯＲゲート回路の入力
電流Ｉin１及びＩin２に対する出力電流Ｉout１及びＩo
ut２のゲインをそれぞれ１より大きく設定することによ
り、実動作時において電流型ＮＯＲゲート回路の２つの
入出力間に減衰が生じないようにすることができる（第
５の効果）。
【０１２８】なお、カレントミラー回路ＣＭ１及びＣＭ
３のミラー比ＲＭ１及びＲＭ３については、入力電流Ｉ
in１及び入力電流Ｉin２の電流量ＩＩ１及びＩＩ２，基
準電流Ｉrefの電流量をＩＲとすると、ＩＩ１・ＲＭ１
≧１及びＩＩ２・ＲＭ２≧１を満足すれば、上記第５の
効果を得ることができる。
【０１２９】なお、図１０では２入力２出力の例を示し
たが、第３の実施例同様、図１１に示すように、ＮＭＯ
ＳトランジスタＱ４とゲートを共有して並列に（Ｎ−
１）個のＮＭＯＳトランジスタＱ４２〜４Ｎを設けるこ
とにより、２入力Ｎ出力の構成にすることは勿論可能で
ある。ただし、各入出力においてゲインを１以上に設定
する必要がある。
【０１３０】＜他の態様＞図１０で示した第４の実施例
の電流型ＮＯＲゲート回路を改良して、第１及び第２の
実施例の第２の態様のようにＰＭＯＳトランジスタで構
成してもよく、第１の実施例の第３の態様のようにカレ
ントミラー回路の出力段側のトランジスタ数を増やして
ミラー比を１より大きく設定してもよく、第１及び第２
の実施例の第４の態様のように非反転オプション出力を
設けるように構成してもよい。
【０１３１】＜＜第５の実施例＞＞ ＜第１の態様＞図１２はこの発明の第５の実施例である
電流型ＮＡＮＤゲート回路の第１の態様の構成を示す回
路図である。同図に示すように、第５の実施例の電流型
ＮＡＮＤゲート回路は、基準電流源１、カレントミラー
回路ＣＭ４，ＣＭ５及びＣＭ６から構成される。
【０１３２】基準電流源１の一端は電源ＶDDに接続さ
れ、他端のノードＮ１に基準電流Ｉrefを供給する。
【０１３３】カレントミラー回路ＣＭ４はゲートを共有
するＮＭＯＳトランジスタＱ２１及びＱ２２より構成さ
れ、ＮＭＯＳトランジスタＱ２１のドレイン・ゲートは
第１入力部として入力電流Ｉin１を受け、ソースは接地
される。一方、ＮＭＯＳトランジスタＱ２２のドレイン
は出力部として基準電流源１の他端側のノードＮ１に接
続される。
【０１３４】カレントミラー回路ＣＭ５は、ゲートを共
有するＮＭＯＳトランジスタＱ２３及びＱ２４から構成
され、ＮＭＯＳトランジスタＱ２３のドレイン・ゲート
は入力部としてノードＮ１に接続され、ソースは接地さ
れる。ＮＭＯＳトランジスタＱ２４のドレインは出力電
流Ｉoutを流す出力部として機能しソースは接地され
る。
【０１３５】カレントミラー回路ＣＭ６はゲートを共有
するＮＭＯＳトランジスタＱ２５及びＱ２６より構成さ
れ、ＮＭＯＳトランジスタＱ２５のドレイン・ゲートは
第２入力部として入力電流Ｉin２を受け、ソースは接地
される。一方、ＮＭＯＳトランジスタＱ２６のドレイン
は出力部として、カレントミラー回路ＣＭ４のＮＭＯＳ
トランジスタＱ２２のソースに接続され、ソースは接地
される。
【０１３６】そして、カレントミラー回路ＣＭ４〜ＣＭ
６において、ＮＭＯＳトランジスタＱ２２のＮＭＯＳト
ランジスタＱ２１に対するトランジスタサイズ比をＴＳ
４とし、ＮＭＯＳトランジスタＱ２４のＮＭＯＳトラン
ジスタＱ２３に対するトランジスタサイズ比をＴＳ５と
し、ＮＭＯＳトランジスタＱ２６のＮＭＯＳトランジス
タＱ２５に対するトランジスタサイズ比をＴＳ６とした
場合、 条件式：ＴＳ４≧１ 条件式：ＴＳ５≧１ 条件式：ＴＳ６≧１ 条件式：ＴＳ４・ＴＳ５＞１ 条件式：ＴＳ６・ＴＳ５＞１ をすべて満足するように設定する。
【０１３７】このような構成において、入力電流Ｉin１
≧基準電流Ｉref、入力電流Ｉin２≧基準電流Ｉrefに設
定し、入力電流Ｉin１（Ｉin２）が流れている状態＝
“１”、入力電流Ｉin１（Ｉin２）が流れていない状態
＝“０”と決めて動作を説明する。
【０１３８】Ｉin１＝“１”でかつＩin２＝“１”の場
合、基準電流ＩrefはすべてカレントミラーＣＭ４及び
ＣＭ５に吸い込まれる。すなわち、基準電流Ｉrefがす
べて中間出力電流としてカレントミラー回路ＣＭ４のＮ
ＭＯＳトランジスタＱ２２のドレイン・ソース間、カレ
ントミラー回路ＣＭ５のＮＭＯＳトランジスタＱ２６の
ドレイン・ソース間を流れる。このため、カレントミラ
ー回路ＣＭ５の入力部には中間入力電流が流れなくな
る。すなわち、カレントミラー回路ＣＭ５のＮＭＯＳト
ランジスタＱ２３のドレインはフローティング状態とな
る。したがって、ＮＭＯＳトランジスタＱ２４のドレイ
ン，ソース間に出力電流Ｉoutは流れず、出力電流Ｉout
＝“０”となる。
【０１３９】一方、Ｉin１＝“０”あるいはＩin２＝
“０”の場合、カレントミラー回路ＣＭ４及びＣＭ５の
ＮＭＯＳトランジスタＱ２２及びＱ２６のうち、一方が
オフ状態となって中間出力電流は流れない。よって、基
準電流Ｉrefはすべてカレントミラー回路ＣＭ５の中間
入力電流として、ＮＭＯＳトランジスタＱ２３のドレイ
ン，ソース間を流れる。その結果、基準電流Ｉrefの電
流量に比例した電流量の出力電流ＩoutがＮＭＯＳトラ
ンジスタＱ２４のドレイン、ソース間をそれぞれ流れる
ため、出力電流Ｉout＝“１”となる。
【０１４０】このように、第５の実施例の電流型ＮＡＮ
Ｄゲート回路は、入力電流Ｉin１及びＩin２と出力電流
Ｉoutとの関係において、反転論理積（ＮＡＮＤ）動作
を行うことができる。
【０１４１】そして、第５の実施例の電流型ＮＡＮＤゲ
ート回路は、第１〜第３の実施例の電流型インバータ回
路同様、第１〜第４の効果を得ることができる。
【０１４２】また、上記したように、カレントミラー回
路ＣＭ４〜ＣＭ６それぞれのトランジスタサイズ比を設
定して、第５の実施例の電流型ＮＡＮＤゲート回路の入
力電流Ｉin１及びＩin２に対する出力電流Ｉoutのゲイ
ンを１より大きく設定することにより、実動作時におい
て電流型ＮＡＮＤゲート回路の入出力間に減衰が生じな
いようにすることができる（第５の効果）。
【０１４３】なお、カレントミラー回路ＣＭ４及びＣＭ
６のミラー比ＲＭ４及びＲＭ６については、入力電流Ｉ
in１及び入力電流Ｉin２の電流量ＩＩ１及びＩＩ２，基
準電流Ｉrefの電流量をＩＲとすると、ＩＩ１・ＲＭ４
≧１及びＩＩ２・ＲＭ６≧１を満足すれば、上記第５の
効果を得ることができる。
【０１４４】＜第２の態様＞図１３はこの発明の第５の
実施例である電流型ＮＡＮＤゲート回路の第２の態様の
構成を示す回路図である。同図に示すように、第２の態
様の電流型ＮＡＮＤゲート回路は、基準電流源３、カレ
ントミラー回路ＣＭ１４，ＣＭ１５及びＣＭ１６から構
成される。
【０１４５】基準電流源３の一端は接地され、他端のノ
ードＮ２から基準電流Ｉrefを吸い込む。
【０１４６】カレントミラー回路ＣＭ１４はゲートを共
有するＰＭＯＳトランジスタＱ３１及びＱ３２より構成
され、ＰＭＯＳトランジスタＱ３１のドレイン・ゲート
は第１入力部として入力電流Ｉin１を受け、ソースは電
源ＶDDに接続される。一方、ＰＭＯＳトランジスタＱ３
２のドレインは出力部として基準電流源３の他端側のノ
ードＮ２に接続される。
【０１４７】カレントミラー回路ＣＭ１５は、ゲートを
共有するＰＭＯＳトランジスタＱ３３及びＱ３４から構
成され、ＰＭＯＳトランジスタＱ３３のドレイン・ゲー
トは入力部としてノードＮ２に接続され、ソースは電源
ＶDDに接続される。ＰＭＯＳトランジスタＱ３４のドレ
インは出力電流Ｉoutを流す出力部として機能しソース
は電源ＶDDに接続される。
【０１４８】カレントミラー回路ＣＭ１６はゲートを共
有するＰＭＯＳトランジスタＱ３５及びＱ３６より構成
され、ＰＭＯＳトランジスタＱ３５のドレイン・ゲート
は第２入力部として入力電流Ｉin２を受け、ソースは電
源ＶDDに接続される。一方、ＰＭＯＳトランジスタＱ３
６のドレインは出力部として、カレントミラー回路ＣＭ
１４のＰＭＯＳトランジスタＱ３２のソースに接続さ
れ、ソースは電源ＶDDに接続される。
【０１４９】そして、カレントミラー回路ＣＭ１４〜Ｃ
Ｍ１６において、ＰＭＯＳトランジスタＱ３２のＰＭＯ
ＳトランジスタＱ３１に対するトランジスタサイズ比を
ＴＳ４とし、ＰＭＯＳトランジスタＱ３４のＰＭＯＳト
ランジスタＱ３３に対するトランジスタサイズ比をＴＳ
５とし、ＰＭＯＳトランジスタＱ３５のＰＭＯＳトラン
ジスタＱ３５に対するトランジスタサイズ比をＴＳ６と
した場合、 条件式：ＴＳ４≧１ 条件式：ＴＳ５≧１ 条件式：ＴＳ６≧１ 条件式：ＴＳ４・ＴＳ５＞１ 条件式：ＴＳ６・ＴＳ５＞１ をすべて満足するように設定する。
【０１５０】このようにＰＭＯＳトランジスタにより構
成される第２の態様よっても、入力電流Ｉin１及びＩin
２と出力電流Ｉoutとの関係において、反転論理積（Ｎ
ＡＮＤ）動作を行うことができ、上述した第１〜第５の
効果を得ることができる。
【０１５１】＜他の態様＞図１２で示した第５の実施例
の電流型ＮＡＮＤゲート回路を改良して、第１の実施例
の第３の態様のようにカレントミラー回路の出力段側の
トランジスタ数を増やしてミラー比を１より大きく設定
してもよく、第１及び第２の実施例の第４の態様のよう
に非反転オプション出力を設けるように構成してもよ
い。
【０１５２】また、図１２の構成の電流型ＮＡＮＤゲー
ト回路では、ＮＭＯＳトランジスタＱ２６のオン抵抗に
より、トランジスタＱ２２のソース電位が接地レベルか
ら上昇して、ＮＭＯＳトランジスタＱ２２のゲート、ソ
ース間電圧Ｖgsが低下する。したがって、図１４に示す
ように、ＮＭＯＳトランジスタＱ２１のソースと接地レ
ベルの間にダミー用のＮＭＯＳトランジスタＱ２７を介
挿して、ＮＭＯＳトランジスタＱ２７のゲートをＮＭＯ
ＳトランジスタＱ２５及びＱ２６のゲートに接続するこ
とにより、ＮＭＯＳトランジスタＱ２６と同レベルの負
荷をＮＭＯＳトランジスタＱ２１のソースにも与えてＮ
ＭＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２
２とのソース電位が同一になるようにする方が望まし
い。
【０１５３】＜＜第６の実施例＞＞図１５はこの発明の
第６の実施例である組合せ回路の構成を示す回路図であ
る。同図に示すように、この組合せ回路はＮＭＯＳトラ
ンジスタからなる電流型インバータ回路１１、１２とＰ
ＭＯＳトランジスタからなるバッファ回路２とから構成
される。
【０１５４】電流型インバータ回路１１及び１２は図５
で示した第２の実施例の第１の態様の電流型インバータ
回路と同様であるため内部構成の説明は省略する。ただ
し、電流型インバータ回路１１と電流型インバータ回路
１２との入出力電流を識別するため、電流型インバータ
回路１１の入出力電流をＩin１，Ｉout１とし、電流型
インバータ回路１２の入出力電流をＩin２，Ｉout２と
記している。
【０１５５】バッファ回路２はゲートを共有するカレン
トミラー構成のＰＭＯＳトランジスタＱ１５及びＱ１６
から構成され、ＰＭＯＳトランジスタＱ１５のドレイン
・ゲートが電流型インバータ回路１１の出力部であるＮ
ＭＯＳトランジスタＱ４のドレインに接続され、ソース
が電源に接続される。ＰＭＯＳトランジスタＱ１６のド
レインが電流型インバータ回路１２の入力部であるＮＭ
ＯＳトランジスタＱ１のドレインに接続される。なお、
ＰＭＯＳトランジスタＱ１６のＰＭＯＳトランジスタＱ
１５に対するトランジスタサイズの比を１以上に設定し
て、バッファ回路２のミラー比を１以上に設定する。
【０１５６】このような構成において、電流型インバー
タ回路１１により、入力電流Ｉin１に対し論理的に反転
した出力電流Ｉout１が電流型インバータ回路１１のＮ
ＭＯＳトランジスタＱ４のドレインに流れる。そして、
バッファ回路２により、出力電流Ｉout１に対し論理的
に同一の電流量の入力電流Ｉin２が電流型インバータ回
路１２のＮＭＯＳトランジスタＱ１のドレインに流れ
る。さらに、電流型インバータ回路１２により、入力電
流Ｉin２に対し論理的に反転した出力電流Ｉout２が電
流型インバータ回路１２のＮＭＯＳトランジスタＱ４の
ドレインに流れる。
【０１５７】すなわち、第６の実施例の組合せ回路は、
入力電流Ｉin１と論理的に同一の出力電流Ｉout２を出
力する。このように、同一導電型式の電流型インバータ
回路の入出力間は逆極性のバッファ回路を介挿すること
により接続することができる。したがって、同タイプの
電流型インバータ回路を直列に接続した論理回路を用い
ることにより、より複雑な組合せ論理回路を構成するこ
とができる。
【０１５８】なお、第６の実施例では、２つの電流型イ
ンバータ回路の入出力間の接続例を示したが、電流型Ｎ
ＯＲゲート回路、電流型ＮＡＮＤゲート回路等、他の論
理回路を含めて、同一導電型式の電流型論理回路の入出
力間は逆極性のバッファ回路を介挿することにより接続
することができる。
【０１５９】また、第６の実施例の組合せ回路が実動作
時に入出力間の電流量が減衰しないため、組合せ回路を
構成する個々のカレントミラー回路のミラー比は１以上
で、かつカレントミラー回路の直列接続によるトータル
ゲインは１より大きくする必要がある。
【０１６０】＜＜第７の実施例＞＞図１６はこの発明の
第７の実施例である組合せ回路の構成を示す説明図であ
る。同図に示すように、ＮＭＯＳトランジスタで構成さ
れる電流型論理回路であるＮｂｌｏｃｋ２１〜２４とＰ
ＭＯＳトランジスタで構成される電流型論理回路である
Ｐｂｌｏｃｋ２５，２６とから構成され、Ｎｂｌｏｃｋ
２１〜２４には基準電流設定用ＰＭＯＳトランジスタへ
のバイアス電圧ＰＢＩＡＳが印加され、Ｐｂｌｏｃｋ２
５，２６に基準電流設定用ＮＭＯＳトランジスタへのバ
イアス電圧ＮＢＩＡＳが印加される。なお、図中の矢印
は電流の流れを示す。
【０１６１】Ｎｂｌｏｃｋ２１の入力部Ｉ１及びＩ２は
外部より入力電流を受け、出力部ＯはＰｂｌｏｃｋ２５
の入力部Ｉに接続される。Ｐｂｌｏｃｋ２５の出力部Ｏ
はＮｂｌｏｃｋ２２の入力部Ｉに接続される。Ｎｂｌｏ
ｃｋ２２の出力部はＰｂｌｏｃｋ２６の入力部Ｉ１に接
続される。
【０１６２】Ｎｂｌｏｃｋ２４の入力部Ｉは外部より入
力電流を受け、出力部ＯはＰｂｌｏｃｋ２６の入力部Ｉ
２に接続される。Ｐｂｌｏｃｋ２６の出力部はＮｂｌｏ
ｃｋ２３の入力部Ｉに接続され、Ｎｂｌｏｃｋ２３の出
力部Ｏより出力電流が流れる。
【０１６３】図１７はＰｂｌｏｃｋ２５とＮｂｌｏｃｋ
２２との接続例を示す回路図である。同図に示すよう
に、Ｐｂｌｏｃｋ２５に相当する論理回路としてＰＭＯ
Ｓトランジスタ構成の電流型インバータ回路（第２の実
施例の第２の態様，図６参照）、Ｎｂｌｏｃｋ２２に相
当する論理回路としてＮＭＯＳトランジスタ構成の電流
型インバータ回路（第２の実施例の第１の態様，図５参
照）を用いている。
【０１６４】図１７に示すように、Ｐｂｌｏｃｋ２５の
出力部であるＰＭＯＳトランジスタＱ１４のドレイン
と、Ｎｂｌｏｃｋ２２の入力部であるＮＭＯＳトランジ
スタＱ１のドレインとを直接接続することにより、Ｐｂ
ｌｏｃｋ２５の出力部ＯとＮｂｌｏｃｋ２２の入力部Ｉ
との接続が実現する。
【０１６５】このように、Ｎｂｌｏｃｋの出力部ＯにＰ
ｂｌｏｃｋの入力部Ｉを接続し、Ｐｂｌｏｃｋの出力部
ＯにＮｂｌｏｃｋの入力部Ｉを接続することにより、異
なる導電型式の電流型論理回路の入出力の接続を簡単に
行うことができ、第６の実施例のようにバッファ回路を
必要としない分、回路構成が簡単化する。
【０１６６】なお、第７の実施例では、異なる導電型式
の電流型論理回路の入出力を接続して組合せ回路を構成
したが、第６の実施例のように、同一導電型式の電流型
論理回路の入出力間を逆極性のバッファ回路を介挿して
接続する方法を併用して組合せ回路を構成してもよい。
例えば、最終出力を所望の導電型式の電流型論理回路に
固定したい場合や、２本のパスがあり、一方は奇数段数
の論理回路を通り、もう一方は偶数段数の論理回路を通
るときに両者の整合をとる等の場合に有効である。
【０１６７】また、第７の実施例の組合せ回路が実動作
時に入出力間の電流量が減衰しないため、組合せ回路を
構成する個々のカレントミラー回路のミラー比は１以上
で、かつカレントミラー回路の直列接続によるトータル
ゲインは１より大きくする必要がある。
【０１６８】＜＜第８の実施例＞＞ ＜第１の態様＞図１８はこの発明の第８の実施例の第１
の態様の電流型Ｄラッチ回路の構成を示す回路図であ
る。同図に示すように、第８の実施例の電流型Ｄラッチ
回路はＮｂｌｏｃｋ３１、Ｐｂｌｏｃｋ３２、カレント
ミラー回路ＣＭ２１〜ＣＭ２３及びＰＭＯＳトランジス
タＱ４７から構成される。
【０１６９】Ｎｂｌｏｃｋ３１は、ＮＭＯＳトランジス
タにより電流型インバータ回路（第１の実施例の第１の
態様，図１参照）を構成し、Ｐｂｌｏｃｋ３２はＰＭＯ
Ｓトランジスタにより電流型インバータ回路（第１の実
施例の第２の態様，図２参照）を構成している。そし
て、Ｎｂｌｏｃｋ３１の出力部とＰｂｌｏｃｋ３２の入
力部とが接続される。
【０１７０】カレントミラー回路ＣＭ２１は、ゲートを
共有するＮＭＯＳトランジスタＱ４１及びＱ４２より構
成され、ＮＭＯＳトランジスタＱ４１のドレインにクロ
ック電流ＩCKを受け、ソースは接地される。ＮＭＯＳト
ランジスタＱ４２のドレインはＮｂｌｏｃｋ３１の電流
型インバータ回路のノードＮ１に接続される。
【０１７１】カレントミラー回路ＣＭ２２は、ゲートを
共有するＮＭＯＳトランジスタＱ４３及びＱ４４より構
成され、ＮＭＯＳトランジスタＱ４３のドレインに入力
電流Ｉinを受け、ソースは接地される。ＮＭＯＳトラン
ジスタＱ４４のドレインはＮＭＯＳトランジスタＱ４２
のソースに接続され、ソースは接地される。
【０１７２】したがって、カレントミラー回路ＣＭ２１
及びＣＭ２２は、クロック電流ＩCK及び入力電流Ｉinに
対し論理積動作を行って、ノードＮ１から接地レベルに
かけて流れる基準電流Ｉrefの“１”／“０”を決定す
る。
【０１７３】カレントミラー回路ＣＭ２３は、ゲートを
共有するＰＭＯＳトランジスタＱ４５及びＱ４６から構
成され、ＰＭＯＳトランジスタＱ４５のソースはＰｂｌ
ｏｃｋ３２の出力部であるＰＭＯＳトランジスタＱ１４
のドレインに接続され、ドレインはＮｂｌｏｃｋ３１の
入力部であるＮＭＯＳトランジスタＱ１のドレインに接
続される。ＰＭＯＳトランジスタＱ４６のソースは電源
ＶDDに接続され、ドレインにクロック電流ＩCKと論理的
に反転関係にある反転クロック電流ＲＩCKが流れる。
【０１７４】したがって、反転クロック電流ＲＩCKが
“１”の時、Ｐｂｌｏｃｋ３２の出力部より得られる電
流がＮｂｌｏｃｋ３１の入力部に伝達され、２つの電流
型インバータ回路のループ接続が実現する。
【０１７５】また、ＰＭＯＳトランジスタＱ４７はＰＭ
ＯＳトランジスタＱ１３に対しカレントミラー接続され
る。すなわち、ＰＭＯＳトランジスタＱ４７のゲート
は、Ｐｂｌｏｃｋ３２のＰＭＯＳトランジスタＱ１３及
びＱ１４のゲートに接続され、ソースは電源ＶDDに接続
され、ドレインより出力電流Ｉoutが得られる。
【０１７６】したがって、Ｐｂｌｏｃｋ３２の出力部よ
り得られる電流が、ＰＭＯＳトランジスタＱ４７のドレ
インより、出力電流Ｉoutとして出力される。
【０１７７】このような構成において、クロック電流Ｉ
CKが“１”（反転クロック電流ＲＩCKが“０”）のと
き、入力電流Ｉinの情報（“１”／“０”）をＮｂｌｏ
ｃｋ３１のノードＮ１に取り込み、クロック電流ＩCKが
“０”（反転クロック電流ＲＩCKが“１”）のとき、ノ
ードＮ１に取り込んだ情報をＮｂｌｏｃｋ３１とＰｂｌ
ｏｃｋ３２とのループ接続により保持し、保持した情報
を出力電流Ｉoutとして出力する。
【０１７８】このように、第８の実施例の第１の態様
は、クロック電流ＩCK及び反転クロック電流ＲＩCKをク
ロック用電流として、入力電流Ｉinの情報をラッチする
Ｄラッチ動作を行う。なお、カレントミラー回路ＣＭ２
１の出力部であるＮＭＯＳトランジスタＱ４２のドレイ
ンをＮｂｌｏｃｋ３１の入力部であるＮＭＯＳトランジ
スタＱ１のドレインに接続してもよい。
【０１７９】＜第２の態様＞図１９はこの発明の第８の
実施例である電流型Ｄラッチ回路の第２の態様の構成を
示す回路図である。同図に示すように、第２の態様の電
流型Ｄラッチ回路はＰｂｌｏｃｋ３３、Ｎｂｌｏｃｋ３
４、カレントミラー回路ＣＭ２４〜ＣＭ２６及びＮＭＯ
ＳトランジスタＱ５７から構成される。
【０１８０】Ｐｂｌｏｃｋ３３は、ＰＭＯＳトランジス
タにより電流型インバータ回路（第１の実施例の第２の
態様，図２参照）を構成し、Ｎｂｌｏｃｋ３４はＮＭＯ
Ｓトランジスタにより電流型インバータ回路（第１の実
施例の第１の態様，図１参照）を構成している。そし
て、Ｐｂｌｏｃｋ３３の出力部とＮｂｌｏｃｋ３４の入
力部とが接続される。
【０１８１】カレントミラー回路ＣＭ２４は、ゲートを
共有するＰＭＯＳトランジスタＱ５１及びＱ５２より構
成され、ＰＭＯＳトランジスタＱ５１のドレインにクロ
ック電流ＩCKを受け、ソースは電源ＶDDに接続される。
ＰＭＯＳトランジスタＱ５２のドレインはＰｂｌｏｃｋ
３３の電流型インバータ回路のノードＮ２に接続され
る。
【０１８２】カレントミラー回路ＣＭ２５は、ゲートを
共有するＰＭＯＳトランジスタＱ５３及びＱ５４より構
成され、ＰＭＯＳトランジスタＱ５３のドレインに入力
電流Ｉinを受け、ソースは電源ＶDDに接続される。ＰＭ
ＯＳトランジスタＱ５４のドレインはＰＭＯＳトランジ
スタＱ５２のソースに接続され、ソースは電源ＶDDに接
続される。
【０１８３】したがって、カレントミラー回路ＣＭ２４
及びＣＭ２５は、クロック電流ＩCK及び入力電流Ｉinに
対し論理積動作を行って、電源ＶDDからノードＮ２にか
けて流れる基準電流Ｉrefの“１”／“０”を決定す
る。
【０１８４】カレントミラー回路ＣＭ２６は、ゲートを
共有するＮＭＯＳトランジスタＱ５５及びＱ５６から構
成され、ＮＭＯＳトランジスタＱ５５のソースはＮｂｌ
ｏｃｋ３４の出力部であるＮＭＯＳトランジスタＱ４の
ドレインに接続され、ドレインはＰｂｌｏｃｋ３３の入
力部であるＰＭＯＳトランジスタＱ１１のドレインに接
続される。ＮＭＯＳトランジスタＱ５６のソースは電源
ＶDDに接続され、ドレインに反転クロック電流ＲＩCKが
流れる。
【０１８５】したがって、反転クロック電流ＲＩCKが
“１”の時、Ｎｂｌｏｃｋ３４の出力部より得られる電
流がＰｂｌｏｃｋ３３の入力部に伝達され、２つの電流
型インバータ回路のループ接続が実現する。
【０１８６】また、ＮＭＯＳトランジスタＱ５７はＮＭ
ＯＳトランジスタＱ３に対しカレントミラー接続され
る。すなわち、ＮＭＯＳトランジスタＱ５７のゲート
は、Ｎｂｌｏｃｋ３４のＮＭＯＳトランジスタＱ３及び
Ｑ４のゲートに接続され、ソースは接地され、ドレイン
より出力電流Ｉoutが得られる。
【０１８７】したがって、Ｎｂｌｏｃｋ３４の出力部よ
り得られる電流が、ＮＭＯＳトランジスタＱ５７のドレ
インより、出力電流Ｉoutとして出力される。
【０１８８】このような構成において、クロック電流Ｉ
CKが“１”（反転クロック電流ＲＩCKが“０”）のと
き、入力電流Ｉinの“１”／“０”をＰｂｌｏｃｋ３３
のノードＮ２に取り込み、クロック電流ＩCKが“０”
（反転クロック電流ＲＩCKが“１”）のとき、ノードＮ
２に取り込んだ情報をＰｂｌｏｃｋ３３とＮｂｌｏｃｋ
３４とのループ接続により保持し、保持した情報を出力
電流Ｉoutとして出力する。
【０１８９】このように、第８の実施例の第２の態様の
電流型Ｄラッチ回路は、クロック電流ＩCK及び反転クロ
ック電流ＲＩCKをクロック用電流として、入力電流Ｉin
の情報をラッチするＤラッチ動作を行う。
【０１９０】なお、第８の実施例では、Ｐ型の電流型イ
ンバータ回路とＮ型の電流型インバータ回路とのループ
接続により情報を保持させたが、図１５で示した第６の
実施例のように、同一導電型の電流型インバータ回路を
異なる導電型のバッファ回路を介してループ接続して情
報を保持させてもよい。
【０１９１】また、この実施例を構成する個々のカレン
トミラー回路のミラー比は１以上で、かつカレントミラ
ー回路の直列接続によるトータルゲインは１より大きい
のが望ましいのは勿論である。
【０１９２】＜＜第９の実施例＞＞図２０は第９の実施
例の電流型Ｄラッチ回路を示す回路図である。同図に示
すように、第９の実施例は、図１８で示した第８の実施
例の第１の態様のカレントミラー回路ＣＭ２１及びＣＭ
２３をそれぞれＮＭＯＳトランジスタＱ４８及び４９に
置き換えて構成される。以下、第８の実施例の第１の態
様と異なる点を述べる。
【０１９３】ＮＭＯＳトランジスタＱ４８は、ゲートに
電圧信号であるクロック信号ＣＫを受け、ドレインはＮ
ｂｌｏｃｋ３１のノードＮ１に接続され、ソースはカレ
ントミラー回路ＣＭ２２のＮＭＯＳトランジスタＱ４４
のドレインに接続される。ここで、クロック信号ＣＫが
電源ＶDDレベルのとき情報“１”であり、接地レベルの
とき情報“０”であると規定する。
【０１９４】したがって、ＮＭＯＳトランジスタＱ４８
はクロック信号ＣＫが“１”のとき、入力電流Ｉinの
“１”／“０”に基づき、ノードＮ１から接地レベルに
かけて流れる基準電流Ｉrefの“１”／“０”を決定す
る。
【０１９５】ＰＭＯＳトランジスタＱ４９は、ゲートに
クロック信号ＣＫを受け、ドレインはＰｂｌｏｃｋ３２
の出力部であるＰＭＯＳトランジスタＱ１４のドレイン
に接続され、ソースはＮｂｌｏｃｋ３１の入力部である
ＮＭＯＳトランジスタＱ１のドレインに接続される。
【０１９６】したがって、ＰＭＯＳトランジスタＱ４９
はクロック信号ＣＫが“０”のとき、Ｐｂｌｏｃｋ３２
の出力部より得られる電流をＮｂｌｏｃｋ３１の入力部
に伝達し、２つの電流型インバータ回路のループ接続を
実現する。
【０１９７】このような構成において、クロック信号Ｃ
Ｋ“１”のとき、入力電流Ｉinの“１”／“０”をＮｂ
ｌｏｃｋ３１のノードＮ１に取り込み、クロック信号Ｃ
Ｋが“０”のとき、ノードＮ１に取り込んだ情報をＮｂ
ｌｏｃｋ３１とＰｂｌｏｃｋ３２とのループ接続により
保持し、保持した情報を出力電流Ｉoutとして出力す
る。
【０１９８】このように、第９の実施例の第１の態様
は、クロック信号ＣＫをクロック用電圧信号として、入
力電流Ｉinの情報をラッチするＤラッチ動作を行う。
【０１９９】したがって、第９の実施例の電流型Ｄラッ
チ回路は、第８の実施例に比べ、クロック電流ＩCKを生
成させる手間を省略できる利点がある。なお、クロック
信号ＣＫの変わりに、他の電圧制御信号を用いることも
可能である。また、ＮＭＯＳトランジスタＱ４８のドレ
インをＮｂｌｏｃｋ３１の入力部であるＮＭＯＳトラン
ジスタＱ１のドレインに接続してもよい。
【０２００】また、第８の実施例の第２の態様のよう
に、各トランジスタの導電型式を反転させて構成できる
ことは勿論である。なお、第９の実施例では、Ｐ型の電
流型インバータ回路とＮ型の電流型インバータ回路との
ループ接続により情報を保持させたが、図１５で示した
第６の実施例のように、同一導電型の電流型インバータ
回路を異なる導電型のバッファ回路を介してループ接続
して情報を保持させてもよい。
【０２０１】また、この実施例を構成する個々のカレン
トミラー回路のミラー比は１以上で、かつカレントミラ
ー回路の直列接続によるトータルゲインは１より大きい
のが望ましいのは勿論である。
【０２０２】＜＜第１０の実施例＞＞ ＜第１の態様＞図２１はこの発明の第１０の実施例の第
１の態様の電流型Ｄラッチ回路の構成を示す回路図であ
る。同図に示すように、第１０の実施例の電流型Ｄラッ
チ回路はＮＭＯＳトランジスタＱ８１〜Ｑ８４，Ｑ８７
（閾値電圧ＮＶＴＨ）とＰＭＯＳトランジスタＱ８５，
Ｑ８６，Ｑ８８〜Ｑ９０（閾値電圧ＰＶＴＨ）から構成
され、トランジスタＱ８３〜Ｑ８９よりラッチ部４を構
成する。なお、閾値電圧ＮＶＴＨ及び閾値電圧ＰＶＴＨ
はＮＶＴＨ＋ＰＶＴＨ＜ＶDDの条件を満足する。
【０２０３】ゲートを共有するＮＭＯＳトランジスタＱ
８１及びＱ８２はカレントミラー回路ＣＭ３１を構成
し、ＮＭＯＳトランジスタＱ８１のドレインが入力部と
なり、ＮＭＯＳトランジスタＱ８２のドレインが出力部
となる。ＮＭＯＳトランジスタＱ８１のドレイン・ゲー
トに入力電流Ｉinを受け、ソースは接地される。ＮＭＯ
ＳトランジスタＱ８２のドレインはＮＭＯＳトランジス
タＱ８７のソースに接続され、ソースは接地される。
【０２０４】ＮＭＯＳトランジスタＱ８７はゲートに電
圧信号であるクロック信号ＣＫを受け、ドレインはラッ
チ部４のＰＭＯＳトランジスタＱ８５のドレインとＰＭ
ＯＳトランジスタＱ８８のソースとの間のノードＮ４に
接続される。
【０２０５】ラッチ部４のカレントミラー回路ＣＭ３２
は、ゲートを共有するＮＭＯＳトランジスタＱ８３及び
Ｑ８４より構成され、ＮＭＯＳトランジスタＱ８３のド
レインが入力部となり、ＮＭＯＳトランジスタＱ８４の
ドレインが出力部となる。ＮＭＯＳトランジスタＱ８３
のドレイン・ゲートはＰＭＯＳトランジスタＱ８９のド
レインに接続され、ソースは接地される。ＮＭＯＳトラ
ンジスタＱ８４のドレインはＰＭＯＳトランジスタＱ８
８のドレインに接続され、ソースは接地される。
【０２０６】また、ラッチ部４のカレントミラー回路Ｃ
Ｍ３３は、ゲートを共有するＰＭＯＳトランジスタＱ８
５及びＱ８６より構成され、ＰＭＯＳトランジスタＱ８
５のドレインが入力部となり、ＰＭＯＳトランジスタＱ
８６のドレインが出力部となる。ＰＭＯＳトランジスタ
Ｑ８５のドレインはノードＮ４を介してＰＭＯＳトラン
ジスタＱ８８のソースに接続され、ソースは電源ＶDDに
接続される。ＰＭＯＳトランジスタＱ８６のドレインは
ＰＭＯＳトランジスタＱ８９のソースに接続され、ドレ
インは電源ＶDDに接続される。ＰＭＯＳトランジスタＱ
８８及びＱ８９のゲートにクロック信号ＣＫが印加され
る。
【０２０７】ＰＭＯＳトランジスタＱ９０はＰＭＯＳト
ランジスタＱ８５に対しカレントミラー接続される。す
なわち、ＰＭＯＳトランジスタＱ９０のゲートはＰＭＯ
ＳトランジスタＱ８５及びＱ８６のゲートに接続され、
ソースは電源ＶDDに接続され、ドレインより出力電流Ｉ
outが得られる。
【０２０８】このような構成において、図２２に示すよ
うに電圧レベルが変化するクロック信号ＣＫを受ける
と、サンプリング期間ＴＰ１の時刻ｔ０のとき、ＮＭＯ
ＳトランジスタＱ８７はオン状態、ＰＭＯＳトランジス
タＱ８８及びＱ８９はオフ状態である。
【０２０９】そして、期間ＴＰ１の時刻ｔ１〜ｔ２にお
いて、クロック信号ＣＫの電圧レベルがＶ２（＝ＶDD−
ＰＶＴＨ）を下回ると、ＮＭＯＳトランジスタＱ８７は
オン状態を維持し、ＰＭＯＳトランジスタＱ８８及びＱ
８９がオンするため、入力電流Ｉinの情報がノードＮ４
に取り込まれる。
【０２１０】そして、期間ＴＰ１の時刻ｔ２以降におい
て、クロック信号ＣＫの電圧レベルがＶ１（＝ＮＶＴ
Ｈ）を下回ると、ＮＭＯＳトランジスタＱ８７はオフ
し、ＰＭＯＳトランジスタＱ８８及びＱ８９がオン状態
を維持するため、ノードＮ４に取り込まれた情報が、互
いの入出力間が電気的に接続され、ループを構成するカ
レントミラー回路ＣＭ３２及びＣＭ３３により、ラッチ
される。
【０２１１】このように、第１０の実施例の第１の態様
は、クロック信号ＣＫをクロック用電圧信号として、入
力電流Ｉinの情報をラッチするＤラッチ動作を行う。
【０２１２】したがって、第１０の実施例の電流型Ｄラ
ッチ回路は、第８の実施例に比べ、クロック電流ＩCKを
生成させる手間を省略できる利点がある。さらに、第９
の実施例に比べ、トランジスタ数を少なく構成すること
により回路構成を簡単化することができる利点がある。
なお、クロック信号ＣＫの変わりに、電圧信号の制御信
号を用いることも可能である。
【０２１３】＜第２の態様＞図２３はこの発明の第１０
の実施例の第２の態様の電流型Ｄラッチ回路の構成を示
す回路図である。同図に示すように、第２の態様の電流
型Ｄラッチ回路はＰＭＯＳトランジスタＱ９１〜Ｑ９
４，Ｑ９７（閾値電圧ＰＶＴＨ）とＮＭＯＳトランジス
タＱ９５，Ｑ９６，Ｑ９８〜Ｑ１００（閾値電圧ＮＶＴ
Ｈ）から構成され、トランジスタＱ９３〜Ｑ９９よりラ
ッチ部５を構成する。なお、閾値電圧ＰＶＴＨ及び閾値
電圧ＮＶＴＨはＰＶＴＨ＋ＮＶＴＨ＜ＶDDの条件を満足
する。
【０２１４】ゲートを共有するＰＭＯＳトランジスタＱ
９１及びＱ９２はカレントミラー回路ＣＭ３４を構成
し、ＰＭＯＳトランジスタＱ９１のドレインが入力部と
なり、ＰＭＯＳトランジスタＱ９２のドレインが出力部
となる。ＰＭＯＳトランジスタＱ９１のドレイン・ゲー
トに入力電流Ｉinを受け、ソースは電源ＶDDに接続され
る。ＰＭＯＳトランジスタＱ９２のドレインはＭＯＳト
ランジスタＱ９７のソースに接続され、ソースは電源Ｖ
DDに接続される。
【０２１５】ＮＭＯＳトランジスタＱ９７はゲートに電
圧信号であるクロック信号ＣＫを受け、ドレインはラッ
チ部５のＮＭＯＳトランジスタＱ９５のドレインとＮＭ
ＯＳトランジスタＱ９８のソースとの間のノードＮ５に
接続される。
【０２１６】ラッチ部５のカレントミラー回路ＣＭ３５
は、ゲートを共有するＰＭＯＳトランジスタＱ９３及び
Ｑ９４より構成され、ＰＭＯＳトランジスタＱ９３のド
レインが入力部となり、ＰＭＯＳトランジスタＱ９４の
ドレインが出力部となる。ＰＭＯＳトランジスタＱ９３
のドレイン・ゲートはＮＭＯＳトランジスタＱ９９のド
レインに接続され、ソースは電源ＶDDに接続される。Ｐ
ＭＯＳトランジスタＱ９４のドレインはＮＭＯＳトラン
ジスタＱ９８のドレインに接続され、ソースは電源ＶDD
に接続される。
【０２１７】また、ラッチ部５のカレントミラー回路Ｃ
Ｍ３６は、ゲートを共有するＮＭＯＳトランジスタＱ９
５及びＱ９６より構成され、ＮＭＯＳトランジスタＱ９
５のドレインが入力部となり、ＮＭＯＳトランジスタＱ
９６のドレインが出力部となる。ＮＭＯＳトランジスタ
Ｑ９５のドレインはノードＮ５を介してＮＭＯＳトラン
ジスタＱ９８のソースに接続され、ソースは接地され
る。ＮＭＯＳトランジスタＱ９６のドレインはＮＭＯＳ
トランジスタＱ９９のソースに接続され、ドレインは接
地される。ＮＭＯＳトランジスタＱ９８及びＱ９９のゲ
ートにクロック信号ＣＫが印加される。
【０２１８】ＮＭＯＳトランジスタＱ１００はＮＭＯＳ
トランジスタＱ９５に対しカレントミラー接続され、Ｎ
ＭＯＳトランジスタＱ１００のゲートはＮＭＯＳトラン
ジスタＱ９５及びＱ９６のゲートに接続され、ソースは
接地され、ドレインより出力電流Ｉoutが得られる。
【０２１９】このような構成において、図２４に示すよ
うに電圧レベルが変化するクロック信号ＣＫを受ける
と、サンプリング期間ＴＰ２の時刻ｔ０のとき、ＰＭＯ
ＳトランジスタＱ９７はオン状態、ＮＭＯＳトランジス
タＱ９８及びＱ９９はオフ状態である。
【０２２０】そして、期間ＴＰ２の時刻ｔ１〜ｔ２にお
いて、クロック信号ＣＫの電圧レベルがＶ１（＝ＰＶＴ
Ｈ）を上回ると、ＰＭＯＳトランジスタＱ９７はオン状
態を維持し、ＮＭＯＳトランジスタＱ９８及びＱ９９が
オンするため、入力電流Ｉinの情報がノードＮ５に取り
込まれる。
【０２２１】そして、期間ＴＰ２の時刻ｔ２以降におい
て、クロック信号ＣＫの電圧レベルがＶ２（＝ＶDD−Ｐ
ＶＴＨ）を上回ると、ＰＭＯＳトランジスタＱ９７はオ
フし、ＮＭＯＳトランジスタＱ９８及びＱ９９がオン状
態を維持するため、ノードＮ５に取り込まれた情報が、
互いの入出力間が電気的に接続され、ループを構成する
カレントミラー回路ＣＭ３５及びＣＭ３６により、ラッ
チされる。
【０２２２】このように、第１０の実施例の第２の態様
は、第１の態様と同様に、クロック信号ＣＫとクロック
用電圧信号として、入力電流Ｉinの情報をラッチするＤ
ラッチ動作を行う。
【０２２３】また、この実施例を構成する個々のカレン
トミラー回路のミラー比は１以上で、かつカレントミラ
ー回路の直列接続によるトータルゲインは１より大きい
のが望ましいのは勿論である。
【０２２４】＜＜第１１の実施例＞＞図２５はこの発明
の第１１の実施例であるセレクタ回路を示す回路図であ
る。第１１の実施例のセレクタ回路は、Ｎ型のＮＡＮＤ
ゲートブロック４１、Ｐ型のインバータブロック４２、
Ｎ型のＮＡＮＤゲートブロック４３及びＰ型のＮＡＮＤ
ゲートブロック４４から構成される。
【０２２５】ＮＡＮＤゲートブロック４１は第５の実施
例の第１の態様の電流型ＮＡＮＤゲート回路を基本構成
（図１２参照）とし、第１入力部に入力電流Ｉin２を受
け、第２入力部にセレクト電流ＩSELを受ける。
【０２２６】そして、ＮＭＯＳトランジスタＱ２５及び
Ｑ２６のゲートに接続されるＮＭＯＳトランジスタＱ６
１を追加している。トランジスタＱ６１はソースは接地
され、信号が第２入力部であるトランジスタＱ２５のド
レインより得られる電流と論理的に同一の電流がドレイ
ンに流れる。すなわち、第１の実施例の電流型インバー
タ回路の第４の態様等と同様、ＮＡＮＤゲートブロック
４１は第２入力部より得られるセレクト電流ＩSELの非
反転出力オプション機能を有している。
【０２２７】インバータブロック４２は第１の実施例の
第２の態様の電流型インバータ回路（図２参照）と同一
構成であり、入力部がＮＭＯＳトランジスタＱ６１のド
レインに接続される。すなわち、インバータブロック４
２は入力部にセレクト電流ＩSELを受けるのと等価にな
る。
【０２２８】ＮＡＮＤゲートブロック４３は、第５の実
施例の第１の態様の電流型ＮＡＮＤゲート回路（図１２
参照）と同一構成であり、第１入力部に入力電流Ｉin１
を受け、第２入力部はインバータブロック４２の出力部
に接続される。すなわち、ＮＡＮＤゲートブロック４３
は第２入力部にセレクト電流ＩSELが論理的に反転した
電流を受ける。
【０２２９】ＮＡＮＤゲートブロック４４は、第５の実
施例の第２の態様の電流型ＮＡＮＤゲート回路（図１３
参照）と同一構成であり、第１入力部はＮＡＮＤゲート
ブロック４３の出力部に接続され、第２入力部はＮＡＮ
Ｄゲートブロック４１の出力部に接続される。
【０２３０】このような構成のセレクタ回路を、論理ゲ
ートで表現すると図２６に示すようになる。なお、Ｇ
１，Ｇ３及びＧ４はＮＡＮＤゲート、Ｇ２はインバータ
であり、図２６で示したセレクタ回路は、選択信号ＳＥ
Ｌが“１”（“Ｈ”）のとき、出力信号ＯＵＴとして入
力信号ＩＮ２を選択し、選択信号ＳＥＬが“０”
（“Ｌ”）のとき、出力信号ＯＵＴとして入力信号ＩＮ
１を選択する。
【０２３１】第１１の実施例のセレクタ回路は、図２６
のセレクタ回路と等価な動作を行う。すなわち、セレク
ト電流ＩSELが“１”のとき、出力電流Ｉoutとして入力
電流Ｉin２の情報を選択し、セレクト電流ＩSELが
“０”のとき、出力電流Ｉoutとして入力電流Ｉin１の
情報を選択する。
【０２３２】このような構成の第１１の実施例のセレク
タ回路は、ＮＡＮＤゲートブロック４１に第２入力部に
非反転オプション出力機能を持たせることにより、回路
構成の簡略化を図っている。以下、その点を詳述する。
【０２３３】図２７はＮＡＮＤゲートブロック４１の代
わりに非反転オプション出力機能を持たない電流型ＮＡ
ＮＤゲート回路を用いた場合のセレクタ回路を示す回路
図である。このセレクタ回路は、Ｎ型のＮＡＮＤゲート
ブロック４３、Ｐ型のＮＡＮＤゲートブロック４４、Ｎ
型のＮＡＮＤゲートブロック４５、Ｎ型のインバータブ
ロック４６、Ｐ型のバッファブロック４７及び４８から
構成される。
【０２３４】バッファブロック４８はゲートを共有する
ＰＭＯＳトランジスタＱ７１〜Ｑ７３から構成され、Ｐ
ＭＯＳトランジスタＱ７１のソースは電源ＶDDに接続さ
れ、ゲート及びドレインにセレクト電流ＩSELを受け
る。トランジスタＱ７２及びＱ７３のソースは共に電源
ＶDDに接続される。
【０２３５】したがって、バッファブロック４８は、ト
ランジスタＱ７２のドレインを第１出力部とし、トラン
ジスタＱ７３のドレインを第２出力部として、セレクト
電流ＩSELに対する１入力２出力のバッファ回路として
働く。
【０２３６】ＮＡＮＤゲートブロック４５は第５の実施
例の第１の態様の電流型ＮＡＮＤゲート回路と同一構成
であり、第１入力部に入力電流Ｉin２を受け、第２入力
部がバッファブロック４８の第１出力部に接続されるこ
とにより、セレクト電流ＩSELを受ける。
【０２３７】インバータブロック４６は第１の実施例の
第１の態様の電流型インバータ回路と同一構成であり、
入力部ががバッファブロック４８の第２出力部に接続さ
れることにより、セレクト電流ＩSELを受ける。
【０２３８】バッファブロック４７はゲートを共有する
ＰＭＯＳトランジスタＱ７５及びＱ７６から構成され、
ＰＭＯＳトランジスタＱ７５のソースは電源ＶDDに接続
され、ゲート及びドレインはインバータブロック４６の
出力部に接続される。トランジスタＱ７６のソースは共
に電源ＶDDに接続される。
【０２３９】したがって、バッファブロック４７は、ト
ランジスタＱ７５のドレインを入力部とし、トランジス
タＱ７６のドレインを出力部としたバッファ回路として
働く。
【０２４０】ＮＡＮＤゲートブロック４３は、第５の実
施例の第１の態様の電流型ＮＡＮＤゲート回路（図１２
参照）と同一構成であり、第１入力部に入力電流Ｉin１
を受け、第２入力部はバッファブロック４７の出力部に
接続される。すなわち、ＮＡＮＤゲートブロック４３は
第２入力部にセレクト電流ＩSELが論理的に反転した電
流を受ける。
【０２４１】ＮＡＮＤゲートブロック４４は、第５の実
施例の第２の態様の電流型ＮＡＮＤゲート回路（図１３
参照）と同一構成であり、第１入力部はＮＡＮＤゲート
ブロック４３の出力部に接続され、第２入力部はＮＡＮ
Ｄゲートブロック４１の出力部に接続される。
【０２４２】このように構成しても、図２５で示したセ
レクタ回路と全く等価な動作を行うことができる。しか
しながら、図２５の構成と図２７の構成とを比較した場
合、図２５の構成の方がトランジスタ数を４個省略でき
る分、回路構成を簡単に済ますことができる。これは図
２５の構成はＮＡＮＤゲートブロック４１にオプション
出力を持たせたことに起因する。
【０２４３】＜＜第１２の実施例＞＞ ＜第１の態様＞図２８はこの発明の第１２の実施例の第
１の態様である電流・電圧変換回路の構成を示す回路図
である。同図に示すように、第１の態様の電流・電圧変
換回路はＮ型のインバータブロック５１及びＰ型のバッ
ファブロック５２から構成される。
【０２４４】インバータブロック５１は第１の実施例の
第４の態様の電流型インバータ回路と同一構成であり、
入力部に入力電流Ｉinを受ける。そして、その非反転オ
プション出力部となるトランジスタＱ９のドレインがノ
ードＮ３に接続される。
【０２４５】バッファブロック５２はゲートを共有する
ＰＭＯＳトランジスタＱ７５及びＱ７６から構成され、
ＰＭＯＳトランジスタＱ７５のソースは電源ＶDDに接続
され、ゲート及びドレインはインバータブロック５１の
出力部に接続される。トランジスタＱ７６のソースは電
源ＶDDに接続され、ドレインはノードＮ３に接続され
る。したがって、バッファブロック５２は、トランジス
タＱ７５のドレインを入力部とし、トランジスタＱ７６
のドレインを出力部としたバッファ回路として働く。
【０２４６】このように構成することにより、入力電流
Ｉinと論理的に反転関係にある電圧信号の出力信号ＯＵ
ＴをノードＮ３より得ることができる。この電流・電圧
変換回路は、入力電流を電圧レベルに変換して出力電圧
を得ることができるため、電流型の論理回路の出力結果
を電圧信号で動作する通常のＣＭＯＳ回路等に接続可能
にする。特に、スタンダードセル、ゲートアレイにイン
プリメントする際に有効となる。
【０２４７】＜第２の態様＞図２９はこの発明の第１２
の実施例の第２の態様である電流・電圧変換回路の構成
を示す回路図である。同図に示すように、第２の態様の
電流・電圧変換回路はＰ型のバッファブロック５３及び
Ｎ型のインバータブロック５４から構成される。
【０２４８】バッファブロック５３はゲートを共有する
ＰＭＯＳトランジスタＱ７１〜Ｑ７３から構成され、Ｐ
ＭＯＳトランジスタＱ７１のソースは電源ＶDDに接続さ
れ、ゲート及びドレインに入力電流Ｉinを受ける。トラ
ンジスタＱ７２及びＱ７３のソースは共に電源ＶDDに接
続され、トランジスタＱ７３のドレインはノードＮ４に
接続される。したがって、バッファブロック５３は、ト
ランジスタＱ７２のドレインを第１出力部とし、トラン
ジスタＱ７３のドレインを第２出力部として、入力電流
Ｉinに対するバッファ回路として働く。
【０２４９】インバータブロック５４は第１の実施例の
第１の態様の電流型インバータ回路と同一構成であり、
入力部はバッファブロックの第１出力部に接続され、出
力部はノードＮ４に接続される。
【０２５０】このように構成することにより、第１の態
様と同様、入力電流Ｉinと論理的に同一の関係にある電
圧信号の出力信号ＯＵＴをノードＮ４より出力すること
ができる。
【０２５１】＜＜第１３の実施例＞＞ ＜第１の態様＞図３０はこの発明の第１３の実施例の第
１の態様である電圧・電流変換回路の構成を示す回路図
である。同図に示すように、ＮＭＯＳトランジスタＱ７
７はゲートに電圧信号である入力信号ＩＮを受け、ソー
スは基準電流源３を介して接地される。
【０２５２】このように構成することにより、ＮＭＯＳ
トランジスタＱ７７のドレインより、入力信号ＩＮと論
理的に同一の出力電流Ｉoutを得て電圧・電流変換動作
を行うことができる。
【０２５３】この電圧・電流変換回路を介することによ
り、電圧信号で動作する通常の論理回路の出力結果を電
流型の論理回路に取り込むことができる。さらに、第１
１の実施例の電流・電圧変換回路と併せて用いることに
より、電圧信号で動作する論理回路と電流信号で動作す
る論理回路とを比較的容易に混在させて、高速動作を所
望する箇所を電流型の論理回路で構成する等により効率
的な論理回路を構成することができる。この効果はスタ
ンダードセル、ゲートアレイにインプリメントする際に
特に有効となる。
【０２５４】＜第２の態様＞図３１はこの発明の第１３
の実施例の第２の態様である電圧・電流変換回路の構成
を示す回路図である。同図に示すように、インバータＧ
５は入力信号ＩＮを受ける。ＮＭＯＳトランジスタＱ７
８はゲートにインバータＧ５の出力を受け、ソースは基
準電流源１を介して電源ＶDDに接続される。
【０２５５】このように構成することにより、ＮＭＯＳ
トランジスタＱ７８のドレインより、入力信号ＩＮと論
理的に同一の出力電流Ｉoutを得て電圧・電流変換動作
を行うことができる。
【０２５６】＜＜第１４の実施例＞＞第１〜第１１の実
施例で示した電流型論理回路を、スタンダードセル、あ
るいは、ゲートアレイの基本セルとして用いることにお
り、第１〜第６の効果として述べた電流型の特性をチッ
プ全体に広められると言うメリットがある。特に、バイ
ポーラトランジスタを用いることなく高速動作を行うこ
とができる。
【０２５７】このとき、電圧信号で動作する論理回路と
混在して、第１〜第１１の実施例で示した電流型論理回
路を用いる場合、両者の整合をとるため、第１２の実施
例ので示した電流・電圧変換回路と第１３の実施例で示
した電圧・電流変換回路とが用いられる。
【０２５８】また、電流型論理回路として、第２の実施
例のように、バイアス電圧ＰＢＩＡＳ及びバイアス電圧
ＮＢＩＡＳにより基準電流Ｉrefの電流量を制御する構
成の電流型論理回路を用いる場合、バイアス電圧はマク
ロブロック単位に変更できるような構成にすることが望
ましい。バイアス電圧を大きくすることにより、電流型
論理回路の動作速度を向上させることができ、バイアス
電圧を小さくすることにより、電流型論理回路の消費電
力を抑えることができる。
【０２５９】したがって、マクロブロック毎にバイアス
電圧を変化させて基準電流Ｉrefを変更し、各ブロック
で所望する動作速度を実現することにより、必要最小限
の消費電力で最適な動作速度の組合せ回路を構成するこ
とができる。これは、チップの低消費電力化につながる
というメリットがある。
【０２６０】図３２はバイアス発生回路の一例を示す回
路図である。同図に示すように、バイアス発生回路６
は、ゲートを共有するＰＭＯＳトランジスタＱ１０１及
びＱ１０２によりカレントミラー回路を構成する。ＰＭ
ＯＳトランジスタＱ１０１のソースは電源ＶDDに接続さ
れ、ドレイン・ゲートは抵抗部７を介して接地される。
ＰＭＯＳトランジスタＱ１０２のソースは電源ＶDDに接
続され、ドレインはＮＭＯＳトランジスタＱ１０３のド
レイン・ゲートに接続され、ＮＭＯＳトランジスタＱ１
０３のソースは接地される。
【０２６１】なお、抵抗部７としては、通常の抵抗は勿
論、ＭＯＳトランジスタをダイオード接続したものを用
いてもよい。また、抵抗成分をトランジスタで構成し、
そのゲートを制御電圧端子としてチップ外部に引き出
し、緻密な抵抗値設定管理が可能なように構成しても良
い。
【０２６２】基準電流Ｉrefの設定用のＰＭＯＳトラン
ジスタＴ１のゲートはＰＭＯＳトランジスタＱ１０１及
び１０２のゲートに接続され、ソースは電源ＶDDに接続
され、ドレインはＮＭＯＳトランジスタで構成される電
流型論理回路部（Ｎｂｌｏｃｋ）８に接続される。
【０２６３】基準電流Ｉrefの設定用のＮＭＯＳトラン
ジスタＴ２のゲートはＰＭＯＳトランジスタＱ１０３の
ゲートに接続され、ソースは接地され、ドレインはＰＭ
ＯＳトランジスタで構成される電流型論理回路部（Ｐｂ
ｌｏｃｋ）９に接続される。
【０２６４】したがって、バイアス発生回路６の抵抗部
７の抵抗値を設定し、ＰＭＯＳトランジスタＱ１０のド
レイン電圧を決定することすることにより、ＰＭＯＳト
ランジスタＱ１０１及び１０２のゲート電圧であるバイ
アス電圧ＰＢＩＡＳと、ＮＭＯＳトランジスタＱ１０３
のゲート電圧であるバイアス電圧ＮＢＩＡＳとを決定す
ることができる。
【０２６５】図３２で示した構成のバイアス発生回路６
を、一連の動作をするマクロブロックに一つの割合で備
える。そして、所望の基準電流Ｉrefが得られるバイア
ス電圧ＰＢＩＡＳ及びＮＢＩＡＳが発生されるように、
抵抗部７の抵抗値を設定することにより、マクロブロッ
ク単位にバイアス電圧の設定が可能になる。
【０２６６】なお、マクロブロック単位にバイアス電圧
の設定を変更する方法としては、基準電流Ｉref設定用
のＭＯＳトランジスタのトランジスタサイズをマクロブ
ロック単位に変更することも考えられる。
【０２６７】図３３は第１〜第１１の実施例で示した電
流型論理回路をゲートアレイに適用した第１４の実施例
の半導体集積回路装置の構成を示す平面図である。
【０２６８】同図に示すように、チップ１３上に複数の
基本セル１０が配置される。そして、所定数の基本セル
１０を用いてマクロブロックＭＣを構成する。なお、１
４は入出力バッファ領域である。このマクロブロックＭ
Ｃに一つの割合でバイアス発生回路６を設ける。このと
き、バイアス発生回路６の抵抗部７の制御を外部より行
えるように構成することもできる。
【０２６９】また、基本セル１０の拡大図に示すよう
に、論理回路形成領域Ａ１，電源配線領域Ａ２，接地配
線領域Ａ３に加え、バイアス電圧ＰＢＩＡＳ及びバイア
ス電圧ＮＢＩＡＳそれぞれのバイアス配線領域Ａ４及び
Ａ５を設けて、基本セル１０を構成してもよい。この場
合、基本セルの面積効率の向上に役立つ。
【０２７０】基準電流Ｉrefの電流量が異なるマクロブ
ロックＭＣ間の入出力の接続する場合、特に基準電流Ｉ
refの小さいマクロブロックＭＣの出力を基準電流Ｉref
の大きいマクロブロックＭＣの入力に接続する場合、両
者の間に電流増幅段を設けて接続する。電流増幅段とし
ては、トランジスタサイズ等を変更してミラー比を１よ
り大きくしたカレントミラー回路を用いる等が考えられ
る。
【０２７１】なお、本実施例では、マクロブロックＭＣ
単位にバイアス電圧ＰＢＩＡＳ及びバイアス電圧ＮＢＩ
ＡＳを設定する例を示したが、半導体集積回路全体を一
括して共通のバイアス電圧ＰＢＩＡＳ及びＮＢＩＡＳに
設定しても、必要最小限の消費電力で最適な動作速度の
回路を構成する以外の効果を享受することができる。そ
して、マクロブロックＭＣごとにバイアス電圧ＰＢＩＡ
Ｓ及びＮＢＩＡＳを設定する手間を省略することができ
る。
【０２７２】＜＜第１５の実施例＞＞図３４はこの発明
の第１５の実施例である電流型リング発振器の構成を示
すブロック図である。同図に示すように、電流型インバ
ータ回路１５〜１７を３段直列に接続し、電流型インバ
ータ回路１７の出力部を電流型インバータ回路１５の入
力部に帰還させている。そして、電流・電圧変換回路１
８は電流型インバータ回路１６の出力電流を受け、その
出力電流を電流・電圧変換させて電圧信号である出力信
号ＯＵＴを外部に出力する。
【０２７３】このような構成の電流型リング発振器は、
３段の電流型インバータ回路をループ接続して構成され
るため、出力信号ＯＵＴは発振して“１”，“０”を交
互に出力する。
【０２７４】図３５は図３４で示した電流型リング発振
器の内部構成の一例を示す回路図である。同図に示すよ
うに、電流型インバータ回路１５及び１７はＮＭＯＳト
ランジスタ構成の電流型インバータ回路（第２の実施例
の第１の態様，図５参照）で構成され、電流型インバー
タ回路１６はＰＭＯＳトランジスタ構成の電流型インバ
ータ回路（第２の実施例の第２の態様，図６参照）で構
成される。そして、電流型インバータ回路１７の出力と
電流型インバータ回路１５の入力とが、ＰＭＯＳトラン
ジスタＱ１５及びＱ１６からなるＰ型のバッファ回路
（図１５参照）を介して接続される。
【０２７５】また、電流・電圧変換回路１８のＰＭＯＳ
トランジスタＱ１０５のゲートは、電流型インバータ回
路１６のＰＭＯＳトランジスタＱ１１のゲートに接続さ
れ、ＰＭＯＳトランジスタＱ１０６のゲートは、電流型
インバータ回路１６のＰＭＯＳトランジスタＱ１３のゲ
ートに接続される。
【０２７６】そして、ＰＭＯＳトランジスタＱ１０５及
びＱ１０６のソースは電源ＶDDに接続され、したがっ
て、ＰＭＯＳトランジスタＱ１０５はＰＭＯＳトランジ
スタＱ１１に対しカレントミラー接続され、ＰＭＯＳト
ランジスタＱ１０６はＰＭＯＳトランジスタＱ１３に対
しカレントミラー接続される。
【０２７７】ベースを共有するＮＭＯＳトランジスタＱ
１０７及びＱ１０８はカレントミラー回路を構成し、Ｎ
ＭＯＳトランジスタＱ１０７のドレインがノードＮ６を
介してＰＭＯＳトランジスタＱ１０５のドレインに接続
される。ＮＭＯＳトランジスタＱ１０８のドレイン・ゲ
ートはＰＭＯＳトランジスタＱ１０６のドレインに接続
される。
【０２７８】インバータＧ１１の入力はノードＮ６に接
続され、インバータＧ１１の出力が出力信号ＯＵＴとな
る。
【０２７９】電流・電圧変換回路１８は、電流型インバ
ータ回路１６の出力電流Ｉoutが“１”（流れる）のと
き、トランジスタＱ１０５がオフし、トランジスタＱ１
０６〜Ｑ１０８がオンして、“０”（“Ｌ”）の出力信
号ＯＵＴを出力し、電流型インバータ回路１６の出力電
流Ｉoutが“０”（流れない）とき、トランジスタＱ１
０５がオンし、トランジスタＱ１０６〜Ｑ１０８がオフ
して、“１”（“Ｈ”）の出力信号ＯＵＴを出力する。
【０２８０】このように、第１５の実施例の電流型リン
グ発振器は、従来の電圧信号の伝搬による電圧型リング
発振器に比べて、より良い電源電圧依存性を示すという
メリットがある。しかも、電源ＶDDが低電圧の場合にに
おいても高速な動作を行うというメリットがある。ま
た、電圧型リング発振器を構成する素子の場合、駆動力
に関してはそのトランジスタサイズに依存するが、電流
型リング発振器の場合、バイアス（バイアス電圧ＰＢＩ
ＡＳ及びＮＢＩＡＳ）を制御することにより最適に設定
することが可能であるため、後述する第１６の実施例で
示すようにバイアス電圧を制御して所望の発信周波数を
得るというような電圧制御発振器としても利用可能であ
る。
【０２８１】なお、第１５の実施例では、電流型インバ
ータ回路の３段直列接続構成の例を示したが、奇数段で
あれば５段以上でも勿論構わない。
【０２８２】＜＜第１６の実施例＞＞図３６はこの発明
の第１６の実施例である電圧制御発振器の構成を示すブ
ロック図である。同図に示すように、バイアス発生回路
１９は電圧信号である入力信号ＩＮを受け、入力信号Ｉ
Ｎに基づきバイアス電圧ＰＢＩＡＳ及びバイアス電圧Ｎ
ＢＩＡＳを出力し、バイアス電圧ＮＢＩＡＳを電流型イ
ンバータ回路１５及び１７に出力し、バイアス電圧ＰＢ
ＩＡＳを１６に出力する。他の構成は図３４及び図３５
で示した第１５の実施例の電流型リング発振器と同様で
あるので説明は省略する。
【０２８３】図３７は図３６のバイアス発生回路１９の
内部構成例を示す回路図である。同図に示すように、Ｐ
ＭＯＳトランジスタＱ１１１及びＮＭＯＳトランジスタ
Ｑ１１２はゲートに入力信号ＩＮを受け、ＰＭＯＳトラ
ンジスタＱ１１１のソースは抵抗Ｒ１１を介して電源Ｖ
DDに接続され、ソースは電流型インバータ回路６１（第
１の実施例の第１の態様，図１参照）の入力部に接続さ
れる。一方、ＮＭＯＳトランジスタＱ１１２のソースは
抵抗Ｒ１２を介して接地され、ドレインは電流型インバ
ータ回路６１の出力部に接続される。
【０２８４】また、ゲートを共有するＰＭＯＳトランジ
スタＱ１１３及びＱ１１４によりカレントミラー回路を
構成する。ＰＭＯＳトランジスタＱ１１３のソースは電
源ＶDDに接続され、ドレイン・ゲートは電流型インバー
タ回路６１の出力部に接続される。ＰＭＯＳトランジス
タＱ１１４のソースは電源ＶDDに接続され、ドレインは
ＮＭＯＳトランジスタＱ１１５のドレイン・ゲートに接
続され、ＮＭＯＳトランジスタＱ１１５のソースは接地
される。
【０２８５】このように構成することにより、入力信号
ＩＮの電圧レベルにより、電流型インバータ回路６１の
出力電流Ｉoutの電流量が可変制御されることにより、
ＰＭＯＳトランジスタＴ１及びＮＭＯＳトランジスタＴ
２それぞれを介して同一の電流量の基準電流Ｉrefが供
給されるように、ＰＭＯＳトランジスタＱ１０１及び１
０２のゲート電圧であるバイアス電圧ＰＢＩＡＳと、Ｎ
ＭＯＳトランジスタＱ１０３のゲート電圧であるバイア
ス電圧ＮＢＩＡＳとが可変制御される。
【０２８６】したがって、第１６の実施例の電圧制御発
振器は、電圧信号である力信号ＩＮに基づきバイアス電
圧を制御して所望の発信周波数を得ることができる。
【０２８７】このように、第１６の実施例の電圧制御発
振器は、従来の電圧信号の伝搬による電圧伝搬型電圧制
御発振器に比べて、より良い電源電圧依存性を示すとい
うメリットがある。しかも、電源ＶDDが低電圧の場合に
においても高速な動作を行うというメリットがある。ま
た、電圧伝搬型電圧制御発振器を構成する素子の場合、
駆動力に関してはそのトランジスタサイズに依存する
が、本実施例の電圧制御発振器の場合、電圧信号である
入力信号ＩＮに基づきバイアス（バイアス電圧ＰＢＩＡ
Ｓ及びＮＢＩＡＳ）を制御することにより最適に設定す
ることが可能である。
【０２８８】図３８は電圧制御発振器の入力電流（Inpu
t Current）と発振周波数（Freqency）との関係を示す
グラフである。同図において、曲線Ｌ１〜Ｌ３は第１６
の実施例の電圧制御発振器の電源ＶDDが３．０Ｖの場
合、電源ＶDDが２．５Ｖの場合、電源ＶDDが２．０Ｖの
場合をそれぞれ示している。なお、図３８の入力電流は
バイアス電圧ＰＢＩＡＳ及びＮＢＩＡＳによって決定す
る基準電流Ｉrefに相当する。また、曲線Ｌ４は電源ＶD
Dが３．０Ｖで、図４７で示したＣＭＯＳインバータに
よるリング発振器からなる従来の電圧伝搬型電圧制御発
振器である。
【０２８９】図３９は電圧制御発振器の電源電圧と発振
周波数との関係を示すグラフである。同図において、曲
線Ｌ１１及びＬ１２はそれぞれ第１６の実施例の電圧制
御発振器で基準電流Ｉrefが０．５ｍＡ及び０．２ｍＡ
の場合をそれぞれ示し、曲線Ｌ２１及びＬ２２はそれぞ
れ従来構成の電圧伝搬型電圧制御発振器で基準電流Ｉre
fが０．５ｍＡ及び０．２ｍＡの場合をそれぞれ示して
いる。
【０２９０】同図に示すように、第１６の実施例の電圧
制御発振器の発振周波数は、従来構成の電圧制御発振器
の発振周波数に比べ、電源ＶDDの電圧低下にあまり影響
を受ていない。つまり、より良い電源電圧依存性を示し
ていることがわかる。
【０２９１】＜＜第１７の実施例＞＞図４０はこの発明
の第１７の実施例であるＰＬＬ回路の構成を示すブロッ
ク図である。同図に示すように、入力端子１１８に入力
信号である基準クロックＣＫ１が入力される。
【０２９２】位相比較回路１１５は入力端１１８及び入
力端１１９から受けるそれぞれの信号の位相差を検出
し、その結果である位相比較信号をループフィルタ１１
６に出力する。すなわち、位相比較回路１１５は入力端
１１８より受ける基準クロックＣＫ１の位相に対して入
力端１１９より受ける信号が遅れている場合はループフ
ィルタ１１６から出力される位相比較電圧値の増加を指
示する位相比較信号を出力し、その逆の場合はループフ
ィルタ１１６の位相比較電圧値の減少を指示する位相比
較信号を出力する。
【０２９３】ループフィルタ１１６は位相比較回路１１
５から出力されるパルス信号をアナログ電圧に変換し、
フィルタリング処理を施して位相比較電圧を電圧制御発
振器１１７に出力する。
【０２９４】電圧制御発振器１１７はループフィルタ１
１６から得た位相比較電圧に比例した周波数で発振する
発振信号であるクロックＣＫ２を位相比較回路１１５の
入力端１１９に出力する。そして、電圧制御発振器とし
て、第１６の実施例の電流型リング発振器を用いた電圧
制御発振器を用いる。
【０２９５】このように、ＰＬＬ回路は、入力端１１８
に入力されるクロックＣＫ１に対し、入力端１１９に入
力されるクロックＣＫ２の位相が遅れた場合は、位相比
較回路１１５はループフィルタ１１６から出力される位
相比較電圧値の増加を指示する位相比較信号を出力する
ことにより、電圧制御発振器１１７から出力されるクロ
ックＣＫ２の発振周波数を上昇させ、逆に基準クロック
ＣＫ１に対しクロックＤＣＫ２が進んでいる場合は、位
相比較回路１１５はループフィルタ１１６から出力され
る位相比較電圧値の減少を指示するパルス信号を出力す
ることにより、クロックＣＫ２の発振周波数を下降させ
る。
【０２９６】その結果、従来のＰＬＬ回路で用いられる
電圧制御発振器に比べて、電源電圧変動が有った場合の
発信周波数の変動が少ないため、ジッタの少ないＰＬＬ
回路を構成することができる。
【０２９７】＜位相比較器＞図４１は位相比較回路１１
５内の位相比較器の一構成例を示すブロック図である。
同図に示すように、クロックＣＫの位相遅れ及び位相進
みを検出するための２個の位相比較部１２１及び１２２
で構成される。
【０２９８】図４２は位相比較部１２１の内部構成を示
すブロック図である。同図に示すように、電源ＶDD、接
地レベル間にＰＭＯＳトランジスタＱ１２１，ＮＭＯＳ
トランジスタＱ１２２及びＱ１２３が直列に接続され、
ＰＭＯＳトランジスタＱ１２１及びＮＭＯＳトランジス
タＱ１２３のゲートに基準クロックＣＫ１を受け、ＮＭ
ＯＳトランジスタＱ１２２のゲートにクロックＣＫ２を
受ける。また、ＮＭＯＳトランジスタＱ１２２に並列に
ＮＭＯＳトランジスタＱ１２４が接続され、ゲートに位
相比較部１２２からのダウン信号ＤＷＮを受ける。
【０２９９】また、電源ＶDD、接地レベル間にＰＭＯＳ
トランジスタＱ１２５，ＮＭＯＳトランジスタＱ１２６
及びＱ１２７が直列に接続され、ＰＭＯＳトランジスタ
Ｑ１２５及びＮＭＯＳトランジスタＱ１２７のゲートが
ＮＭＯＳトランジスタＱ１２２及びＱ１２４のドレイン
であるノードＮ７に接続され、ＮＭＯＳトランジスタＱ
１２６のゲートにクロックＣＫ１を受ける。そして、Ｐ
ＭＯＳトランジスタＱ１２５のドレインであるノードＮ
８にインバータＧ１２の入力部が接続され、インバータ
Ｇ１２の出力がアップ信号ＵＰとなる。
【０３００】なお、位相比較部１２２も位相比較部１２
１と同一内部構成であり、クロックＣＫ１とＣＫ２とが
入れ替わり、アップ信号ＵＰとダウン信号ＤＷＮが入れ
替わるだけである。
【０３０１】このように位相比較部１２１及び１２２を
構成することにより、クロックＣＫ１に対しクロックＣ
Ｋ２の位相が遅れている場合、その位相差に基づくパル
ス幅で“Ｈ”レベルのアップ信号ＵＰが位相比較部１２
１から出力され、クロックＣＫ２に対しクロックＣＫ１
の位相が遅れている場合、その位相差に基づくパルス幅
で“Ｈ”レベルのダウン信号ＤＷＮが位相比較部１２２
から出力される。
【０３０２】なお、位相比較回路１１５は、内蔵する既
存のチャージポンプ回路により、アップ信号ＵＰ及びダ
ウン信号ＤＷＮに基づき、電圧信号である位相比較信号
を出力する。
【０３０３】図４１及び図４２で示した位相比較器は、
シンプルで高速、かつ、トランジスタ数が少ないという
利点がある。
【０３０４】しかしながら、この位相比較器には以下の
ような欠点もある。ダイナミック動作自体はＰＬＬ回路
の場合、特に低周波での使用さえなければ問題にはなら
ないが、プリチャージ期間が入力の周波数とデューティ
比に依存するため、１．入力クロック（図４２のＣＫ１
に相当）のＬ期間が短くて、ノードＮ７が十分プリチャ
ージされない（High duty radio）２．入力クロックの
Ｈ期間が短くて、位相差を評価できる範囲が狭い（Low
duty radio）などの問題を生じることがある。クロック
ＣＫ２は電圧制御発振器で生成されるので、通常ほぼ５
０％のデューティーが得られると考えられるので問題に
はならない。よって、基準クロックＣＫ１のデューティ
ー比が悪く、クロックＣＫ２のデューティー比はほぼ５
０％という状態で何が起きるか検討する必要がある。
【０３０５】ここで、発振周波数が155.52ＭＨｚでの動
作で、クロックデューティはＰＬＬ回路が用いられる基
板上で３０％〜７０％の範囲で保証されることを前提と
して考える。この場合、入力クロックのＨ／Ｌ期間は表
１のようになる。
【０３０６】
【表１】
【０３０７】表１に示すように、1.929ns のプリチャー
ジ期間は十分であるが、この短い期間での位相比較期間
（evaluate期間）は考える必要がある。この位相比較期
間が短い状態での位相比較器の動作を図４３に示す。な
お、図４３において、Ｕ１は位相比較部１２１のノード
Ｎ７より得られる信号、Ｕ２は位相比較部１２１のノー
ドＮ８より得られる信号を示す。
【０３０８】図４３に示したＵＰパルス（Ｕ１，Ｕ２）
の幅はクロックＣＫ１のＨ期間を越えることはできない
という意味でＤＷＮパルスより短めにしかでないことに
なる。これは、ロック後は支障ないかもしれないが、ロ
ックに至る過程では、ＤＷＮパルスの幅は長く発生でき
るがＵＰパルスの最大幅は決まっていることになって好
ましくない。場合によってはロックしないこともあり得
る。そこで、この点を改良する必要がある。
【０３０９】図４４に上記問題点を改良した位相比較部
１２１の内部構成を示す。同図に示すように、電源ＶD
D、接地レベル間にＰＭＯＳトランジスタＱ１２８，Ｎ
ＭＯＳトランジスタＱ１２９及びＱ１１３０が直列に接
続され、ＰＭＯＳトランジスタＱ１２８及びＮＭＯＳト
ランジスタＱ１３０のゲートに、基準クロックＣＫ１が
インバータＧ１３を介して得られるクロックＣＫ１の反
転信号を受ける。そして、ＰＭＯＳトランジスタＱ１２
８のドレインとＮＭＯＳトランジスタＱ１２９のドレイ
ンとの間のノードＮ９より得られる信号が信号ＥＶＬと
なる。
【０３１０】また、電源ＶDD、接地レベル間にＰＭＯＳ
トランジスタＱ１２１，ＮＭＯＳトランジスタＱ１２２
及びＱ１２３が直列に接続され、ＰＭＯＳトランジスタ
Ｑ１２１及びＮＭＯＳトランジスタＱ１２３のゲートに
信号ＥＶＬを受け、ＮＭＯＳトランジスタＱ１２２のゲ
ートにクロックＣＫ２を受ける。また、ＮＭＯＳトラン
ジスタＱ１２２に並列にＮＭＯＳトランジスタＱ１２４
が接続され、ゲートに位相比較部１２２からのダウン信
号ＤＷＮを受ける。
【０３１１】さらに、電源ＶDD、接地レベル間にＰＭＯ
ＳトランジスタＱ１２５，ＮＭＯＳトランジスタＱ１２
６及びＱ１２７が直列に接続され、ＰＭＯＳトランジス
タＱ１２５及びＮＭＯＳトランジスタＱ１２７のゲート
がＮＭＯＳトランジスタＱ１２２及びＱ１２４のドレイ
ン（ノードＮ７）に接続され、ＮＭＯＳトランジスタＱ
１２６のゲートに信号ＥＶＬを受ける。そして、ＰＭＯ
ＳトランジスタＱ１２５のドレイン（ノードＮ８）にイ
ンバータＧ１２の入力部が接続され、インバータＧ１２
の出力がアップ信号ＵＰとなる。また、ノードＮ８より
得られる信号Ｕ２がＮＭＯＳトランジスタＱ１２９のゲ
ートにも与えられる。
【０３１２】なお、位相比較部１２２も位相比較部１２
１と同一内部構成であり、クロックＣＫ１とＣＫ２とが
入れ替わり、アップ信号ＵＰとダウン信号ＤＷＮが入れ
替わるだけである。
【０３１３】図４４で示した位相比較部１２１は、基準
クロックＣＫ１の“Ｈ”期間であるevaluate期間中にク
ロックＣＫ２のパルス入力（“Ｈ”）が到来しなかった
場合、ノードＮ７のプリチャージを行わないという構成
にしている。プリチャージ後にクロックＣＫ２の入力
（“Ｈ”レベル信号）がないとき、信号Ｕ１はハイイン
ピーダンス状態ででＨレベルを保持する。プリチャージ
後は信号ＥＶＬが“Ｈ”になっているので、ＮＭＯＳト
ランジスタＱ１２６及びＱ１２７はオンして信号Ｕ２は
“Ｌ”となり、ＨレベルのＵＰ信号が発生する。
【０３１４】この期間はＮＭＯＳトランジスタＱ１２９
がオフ状態を維持することにより、基準クロックＣＫ１
の“Ｈ”／“Ｌ”に関係なく信号ＥＶＬは“Ｌ”に引か
れないようになっており、クロックＣＫ２の“Ｈ”のパ
ルス入力が到着すると信号Ｕ１が“Ｈ”→“Ｌ”に、信
号Ｕ２が“Ｌ”→“Ｈ”と遷移してクロックＣＫ１の
“Ｈ”／“Ｌ”が信号ＥＶＬの“Ｈ”／“Ｌ”として伝
わるパスが復活する。この復活した時点でＣＫ１＝
“Ｌ”ならノードＮ７は再プリチャージされ、ＣＫ１＝
“Ｈ”ならプリチャージされないのでＵ１＝“Ｌ”を維
持し、次のプリチャージ後まで位相比較は行われない。
この動作によって、クロック・デューティー比が小さい
場合にも長いＵＰパルスを発生することができるように
なる。
【０３１５】このように、信号Ｕ２の制御下でクロック
ＣＫ１に基づく信号ＥＶＬを生成し、一度、クロックＣ
Ｋ１が“Ｌ”から“Ｈ”に変化しＵＰパルスが発生すれ
ば、クロックＣＫ２のパルス入力があるまで信号ＥＶＬ
を“Ｈ”に固定して、その後クロックＣＫ１が“Ｌ”に
変化しても位相比較動作を続行することにより、クロッ
クＣＫ１の“Ｈ”期間であるevaluate期間が短い場合で
も十分長いＵＰパルスを発生させることができる。
【０３１６】位相比較器の特性で注意しなければならな
い点がもうひとつある。それは、位相差ゼロの場合の出
力である。本来は位相差ゼロでチャージポンプ出力が無
くなるのが好ましいが、位相差ゼロの近傍で既にＵＰも
ＤＷＮもチャージポンプを駆動するに足る振幅が得られ
なくなるのが通常である。この場合、図４５の実線に示
すように、位相差ゼロの近傍では位相差と注入電荷量の
関係がリニアではなくなり不連続点が生じるという問題
点があった。これは、ロック後の位相状態が不連続点間
を行き来してジッタを生じることを意味している。これ
を回避するために、位相差ゼロの場合にもパルスが発生
するように位相比較器を構成することが望まれる。
【０３１７】図４４の位相比較器は。信号Ｕ１，信号Ｕ
２及び信号ＥＶＬ間は１ゲート分の遅延を介してデータ
は転送されるためそのスキューによって位相差ゼロの場
合も微少なＵＰおよびＤＯＷＮパルスが発生するため、
位相差が０近傍の場合でも若干の電流を供給することが
でき、上記問題点を回避することができる。
【０３１８】＜＜その他＞＞電流型インバータ回路等の
電流型論理回路は全ての実施例においてＭＯＳトランジ
スタで説明したが、図４６に示すように、バイポーラト
ランジスタで構成してもよい。
【０３１９】基準電流源１は一端が電源ＶDDに接続さ
れ、他端より基準電流Ｉrefを供給する。カレントミラ
ー回路ＣＭ４１はベースを共有するＮＰＮバイポーラト
ランジスタＱ１５１及びＱ１５２より構成され、ＮＰＮ
バイポーラトランジスタＱ１５１のコレクタ・ベースは
入力部として入力電流Ｉinを受け、エミッタは抵抗Ｒ２
１を介して接地される。一方、ＮＰＮバイポーラトラン
ジスタＱ１５２のコレクタは出力部として、基準電流源
１の他端側のノードＮ１に接続され、エミッタは抵抗Ｒ
２２を介して接地される。
【０３２０】カレントミラー回路ＣＭ４２はベースを共
有するＮＰＮバイポーラトランジスタＱ１５３及びＱ１
５４より構成され、ＮＰＮバイポーラトランジスタＱ１
５３のコレクタ・ベースは入力部としてノードＮ１に接
続され、エミッタは抵抗Ｒ２３を介して接地される。Ｎ
ＰＮバイポーラトランジスタＱ１５４のコレクタは出力
電流Ｉoutを流す出力部として機能し、エミッタは抵抗
Ｒ２４を介して接地される。
【０３２１】そして、カレントミラー回路ＣＭ４１及び
ＣＭ４２において、ＮＰＮバイポーラトランジスタＱ１
５２のＮＰＮバイポーラトランジスタＱ１５１に対する
トランジスタサイズ比（エミッタサイズの比）をＴＳ１
とし、ＮＰＮバイポーラトランジスタＱ１５４のＮＰＮ
バイポーラトランジスタＱ１５３に対するトランジスタ
サイズ比をＴＳ２とした場合、 条件式１：ＴＳ１≧１ 条件式１：ＴＳ２≧１ 条件式１：ＴＳ１・ＴＳ２＞１ を満足するように設定する。
【０３２２】あるいは、カレントミラー回路ＣＭ４１及
びＣＭ４２において、抵抗Ｒ２２の抵抗Ｒ２１に対する
抵抗比をＲＳ１とし、抵抗Ｒ２４の抵抗Ｒ２３に対する
抵抗比をＲＳ２とした場合、 条件式２：ＲＳ１≧１ 条件式２：ＲＳ２≧１ 条件式２：ＲＳ１・ＲＳ２＞１ を満足するように設定する。すなわち、条件式１及び条
件式２のうち、少なくとも一方を満足するように設定す
る。
【０３２３】このようにバイポーラトランジスタで構成
してもＭＯＳトランジスタで構成した場合と同様に、電
流型インバータ回路として動作する。
【０３２４】カレントミラー回路ＣＭ４１及びＣＭ４２
それぞれのトランジスタサイズ比ＴＳ１，ＴＳ２はＴＳ
１≧１，ＴＳ２≧１，ＴＳ１・ＴＳ２＞１に設定される
か、抵抗比ＲＳ１，Ｒ２２はＲＳ１≧１，ＲＳ２≧１，
ＲＳ１・ＲＳ２＞１に設定されるため、カレントミラー
回路ＣＭ４１のミラー比ＲＭ１及びＣＭ４２のミラー比
ＲＭ２は、ＲＭ１，ＲＭ２はＲＭ１≧１，ＲＭ２≧１，
ＲＭ１・ＲＭ２＞１を満足する。
【０３２５】したがって、ＭＯＳトランジスタ構成によ
る場合同様、電流型インバータ回路の入力電流Ｉinに対
する出力電流Ｉoutのゲインを１より大きく設定するこ
とにより、実動作時において電流型インバータ回路の入
出力間の電流量に減衰が生じないようにすることができ
る。
【０３２６】なお、カレントミラー回路ＣＭ４１のミラ
ー比ＲＭ１については、入力電流Ｉinの電流量ＩＩ，基
準電流Ｉrefの電流量をＩＲとすると、Ｉ１・ＲＭ１≧
１を満足すれば、上記効果を得ることができる。
【０３２７】
【発明の効果】以上説明したように、この発明における
請求項１記載の電流型インバータ回路のおいて、入力電
流及び出力電流それぞれが流れるときを情報“１”と
し、流れないときを情報“０”とすると、入力電流が
“１”を指示する場合、基準電流がすべて第１のカレン
トミラー回路の中間出力電流として流れる。したがっ
て、第２のカレントミラー回路の中間入力電流が流れな
くなるため、出力電流は“０”となる。一方、入力電流
が“０”を指示する場合、第１のカレントミラー回路の
中間出力電流は流れない。したがって、基準電流はすべ
て第２のカレントミラー回路の中間入力電流として流れ
るため、出力電流は“１”となる。
【０３２８】このように、請求項１記載の電流型インバ
ータ回路は、入力電流と出力電流との関係において、論
理的反転動作を行うことができる。
【０３２９】その結果、電流を情報伝搬に用いることに
おり、高速動作、貫通電流の減少、動作電流の設計段階
での把握、電源電圧に依存しない動作速度の達成が実現
する。
【０３３０】そして、ＩＩ：入力電流の電流量、ＩＲ：
基準電流の電流量、Ｎ１：入力電流の電流量ＩＩに対す
る中間出力電流の電流量の比、Ｎ２：中間入力電流の電
流量に対する出力電流の電流量の比としたとき、条件式
Ｎ１・ＩＩ≧ＩＲ、Ｎ２≧１及びＮ１・Ｎ２＞１を満足
することにより、実動作時においても入出力間の電流量
に減衰が生じないようにすることができる。
【０３３１】また、請求項２記載の電流型インバータ回
路は、第１のカレントミラー回路の第１の入力部にカレ
ントミラー接続され、入力電流に比例した電流量のオプ
ション出力電流を供給するオプション電流供給手段をさ
らに備えることにより、オプション出力電流を他の電流
型論理回路の入力電流として用いることができる。
【０３３２】その結果、回路構成を複雑にすることかな
く、上記電流型インバータ回路を含む組合せ論理回路を
構成することができる。
【０３３３】また、請求項３記載の電流型インバータ回
路の基準電流供給手段は、外部より制御信号を受け、該
制御信号に基づき基準電流の電流量が設定可能であるた
め、制御信号により基準電流の電流量を変更して、高速
動作あるいは低消費電力動作を行うことができる。
【０３３４】また、請求項４記載の電流型インバータ回
路の第２のカレントミラー回路は、第２及び第３の出力
部を備えることにより、２つの出力電流を独立して得る
ことができる。
【０３３５】この発明における請求項５記載の電流型論
理回路において、第１及び第２の入力電流並びに出力電
流それぞれが流れるときを情報“１”とし、流れないと
きを情報“０”とすると、第１の入力電流あるいは第２
の入力電流が“１”を指示する場合、基準電流がすべて
第１あるいは第２の中間出力電流として流れる。したが
って、第３のカレントミラー回路の中間入力電流が流れ
なくなるため、出力電流は“０”となる。
【０３３６】一方、第１の入力電流及び第２の入力電流
が共に“０”を指示する場合、第１及び第２の中間出力
電流は流れない。したがって、基準電流はすべて第３の
カレントミラー回路の中間入力電流として流れるため、
出力電流は“１”となる。
【０３３７】このように、請求項５記載の電流型論理回
路は、第１及び第２の入力電流と出力電流との関係にお
いて、反転論理和動作を行うことができる。
【０３３８】その結果、電流を情報伝搬に用いることに
おり、高速動作、貫通電流の減少、動作電流の設計段階
での把握、電源電圧に依存しない動作速度の達成が実現
する。
【０３３９】そして、ＩＩ１：第１の入力電流の電流
量、ＩＩ２：第２の入力電流の電流量、ＩＲ：基準電流
の電流量、Ｎ１：第１の入力電流の電流量に対する第１
の中間出力電流の電流量の比、Ｎ２：第２の入力電流の
電流量に対する第２の中間出力電流の電流量の比、Ｎ
３：中間入力電流の電流量に対する出力電流の電流量の
比としたとき、条件式：Ｎ１・ＩＩ１≧ＩＲ，Ｎ２・Ｉ
Ｉ２≧ＩＲ，Ｎ３≧１，Ｎ１・Ｎ３＞１及びＮ２・Ｎ３
＞１を満足することにより、実動作時においても入出力
間の電流量に減衰が生じないようにすることができる。
【０３４０】この発明における請求項６記載の電流型論
理回路において、第１及び第２の入力電流並びに出力電
流それぞれが流れるときを情報“１”とし、流れないと
きを情報“０”とすると、第１入力電流及び第２の入力
電流が“１”を指示する場合、基準電流がすべて第１及
び第２の中間出力電流として流れる。したがって、第３
のカレントミラー回路の中間入力電流が流れなくなるた
め、出力電流は“０”となる。
【０３４１】一方、第１入力電流あるいは第２の入力電
流が“０”を指示する場合、第１の出力部，第２の電源
間を第１及び第２の中間出力電流は流ることはない。し
たがって、基準電流はすべて第３のカレントミラー回路
の中間入力電流として流れるため、出力電流は“１”と
なる。
【０３４２】このように、請求項６記載の電流型論理回
路は、第１及び第２の入力電流と出力電流との関係にお
いて、反転論理積動作を行うことができる。
【０３４３】その結果、電流を情報伝搬に用いることに
おり、高速動作、貫通電流の減少、動作電流の設計段階
での把握、電源電圧に依存しない動作速度の達成が実現
する。
【０３４４】そして、ＩＩ１：第１の入力電流の電流
量、ＩＩ２：第２の入力電流の電流量、ＩＲ：基準電流
の電流量、Ｎ１：第１の入力電流の電流量に対する第１
の中間出力電流の電流量の比、Ｎ２：第２の入力電流の
電流量に対する第２の中間出力電流の電流量の比、Ｎ
３：中間入力電流の電流量に対する出力電流の電流量の
比としたとき、条件式：Ｎ１・ＩＩ１≧ＩＲ，Ｎ２・Ｉ
Ｉ２≧ＩＲ，Ｎ３≧１，Ｎ１・Ｎ３＞１及びＮ２・Ｎ３
＞１を満足することにより、実動作時においても入出力
間の電流量に減衰が生じないようにすることができる。
【０３４５】また、請求項７記載の電流型論理回路は、
第１及び第２の入力電流のうちカレントミラー接続され
た入力部が受ける入力電流に比例した電流量のオプショ
ン出力電流を供給するオプション電流供給手段をさらに
備えることにより、オプション出力電流を他の電流型論
理回路の入力電流として用いることができる。
【０３４６】その結果、回路構成を複雑にすることかな
く、上記電流型論理回路を含む組合せ論理回路を構成す
ることができる。
【０３４７】この発明における請求項８記載の電流型論
理回路の接続回路は、第１の電流型インバータ回路の出
力電流に比例した電流量の電流を第２の電流型インバー
タ回路の入力電流として、第１の電源，第２の電流型イ
ンバータ回路の第１の入力部間に供給するため、共に第
１の電源に接続される基準電流供給手段を有する同タイ
プの第１及び第２の電流型インバータ回路を直列に接続
するとができる。
【０３４８】その結果、同タイプの電流型インバータ回
路を直列に接続した論理回路を用いることにより、より
複雑な組合せ論理回路を構成することができる。
【０３４９】さらに、請求項９記載の論理回路は、第１
の電源に接続される第２の基準電流供給手段を有する第
３の電流型インバータ回路の第４の出力部と第２の電源
に接続される第３の基準電流供給手段を有する第４の電
流型インバータ回路の第５の入力部とを接続して、第２
の出力電流を第３の入力電流として用いていることによ
り、異なるタイプの電流型インバータ回路を直列に接続
するとができる。
【０３５０】その結果、異なるタイプの電流型インバー
タ回路を直列に接続した論理回路を用いることにより、
さらに複雑な組合せ論理回路を構成することができる。
【０３５１】この発明における請求項１０記載の論理回
路は、第１の電源に接続される第１の基準電流供給手段
を有する第１の電流型インバータ回路の第２の出力部と
第２の電源に接続される第２の基準電流供給手段を有す
る第２の電流型インバータ回路の第３の入力部とを接続
して、第１の出力電流を第２の入力電流として用いてい
ることにより、異なるタイプの電流型インバータ回路を
直列に接続するとができる。
【０３５２】その結果、異なるタイプの電流型インバー
タ回路を直列に接続した論理回路を用いることにより、
複雑な組合せ論理回路を構成することができる。
【０３５３】この発明における請求項１１記載の電流型
ラッチ回路のスイッチング手段は、クロック信号を受
け、該クロック信号に基づき、第１の基準電流供給手段
の他端と外部入力用カレントミラー回路の第５の出力部
との電気的接続／遮断を行う第１のスイッチング動作及
び第４のカレントミラー回路の第４の出力部と第１のカ
レントミラー回路の第１の入力部との電気的遮断／接続
を行う第２のスイッチング動作を行う。
【０３５４】スイッチング手段が第１のスイッチング動
作により、外部入力用カレントミラー回路の第５の出力
部と第１のカレントミラー回路の第１の入力部あるいは
第２の入力部を接続すると、外部中間出力電流が第１の
入力電流あるいは第１の中間入力電流として第１の電流
型インバータ回路に与えられることにより、外部入力電
流の情報の書込が行われる。
【０３５５】一方、スイッチング手段が第２のスイッチ
ング動作により、第４のカレントミラー回路の第４の出
力部と第１のカレントミラー回路の第１の入力部との電
気的接続を行うと、第１及び第２の電流型インバータ回
路がループ接続されて、書き込まれた情報がラッチされ
る。
【０３５６】このように、請求項１１記載の電流型ラッ
チ回路は、クロック信号に基づき、外部入力電流に基づ
く情報の書込及びラッチ動作を行うことができる。
【０３５７】また、請求項１２記載の電流型ラッチ回路
のスイッチング手段は、電流信号であるクロック信号の
電流量に基づき、第１及び第２のスイッチング動作を行
うことにより、クロック信号をも電流信号を用いること
ができる。
【０３５８】また、請求項１３記載の電流型ラッチ回路
のスイッチング手段は、クロック信号の電圧レベルに基
づき、第１及び第２のスイッチング動作を行うことによ
り、クロック信号として電流信号を生成させる手間を省
略できる。
【０３５９】この発明における請求項１４記載の電流型
ラッチ回路のスイッチング手段は、クロック信号を受
け、該クロック信号に基づき、第１及び第２のカレント
ミラー回路の第１及び第２の入力部のいずれか一方と外
部入力用カレントミラー回路の第３の出力部との電気的
接続／遮断を行う第１のスイッチング動作、第１のカレ
ントミラー回路の第１の入力部と第２のカレントミラー
回路の第２の出力部との電気的遮断／接続を行う第２の
スイッチング動作及び第１のカレントミラー回路の第１
の出力部と第２のカレントミラー回路の第２の入力部と
の電気的遮断／接続を行う第３のスイッチング動作を行
う。
【０３６０】スイッチング手段が第１のスイッチング動
作により、第１及び第２のカレントミラー回路の第１及
び第２の入力部のいずれか一方と外部入力用カレントミ
ラー回路の第３の出力部との電気的接続を行うと、外部
中間出力電流が第１の入力電流あるいは第２の入力電流
として第１あるいは第２のカレントミラー回路に与えら
れることにより、外部入力電流に基づくの情報の書込が
行われる。
【０３６１】一方、スイッチング手段が第２及び第３の
スイッチング動作により、第１のカレントミラー回路の
第１の入力部と第２のカレントミラー回路の第２の出力
部との電気的接続と第１のカレントミラー回路の第１の
出力部と第２のカレントミラー回路の第２の入力部との
電気的接続を行うと、第１及び第２のカレントミラー回
路がループ接続されて、書き込まれた情報がラッチされ
る。
【０３６２】このように、請求項１４記載の電流型ラッ
チ回路は、クロック信号に基づき、外部入力電流に基づ
く情報の書込及びラッチ動作を行うことができる。
【０３６３】そして、第１及び第２のカレントミラー回
路のみでラッチ部を構成することにより、回路構成が比
較的簡単な電流型ラッチ回路が実現する。
【０３６４】この発明における請求項１５記載の半導体
集積回路は、複数のマクロブロックはそれぞれ少なくと
も１つの請求項３記載の電流型インバータ回路を有し、
各々がマクロブロック単位に独立して制御信号を受ける
ように構成したため、マクロブロック単位に異なる電流
量の基準電流で動作する電流型インバータ回路を得るこ
とができる。
【０３６５】その結果、各マクロブロックの用途に応じ
た基準電流の電流量を設定して、動作特性の優れた半導
体集積回路を得ることができる。
【０３６６】また、請求項１６記載の半導体集積回路の
複数のマクロブロックはそれぞれ制御信号の発生回路を
内蔵して、マクロブロック単位に独立して制御信号を受
けやすく構成している。
【０３６７】この発明における請求項１７記載の電流型
リング発振器は、第１〜第Ｎの電流型インバータ回路に
おいて、第ｉ（１≦ｉ≦（Ｎ−１））の電流型インバー
タ回路の第２の出力部と第（ｉ＋１）の電流型インバー
タ回路の第１の入力部とが接続され、接続回路により、
第Ｎの電流型インバータ回路の出力電流に比例した電流
量の電流を第１の電流型インバータ回路の入力電流とし
て、第１の電源，第１の電流型インバータ回路の第１の
入力部間に供給されることにより、Ｎ個の電流型インバ
ータ回路をループ接続することができる。
【０３６８】そして、第１及び第２の制御信号に基づ
き、第１及び第２の基準電流の電流量を変更することに
より、発振周波数を変化させて電圧出力信号を出力させ
ることができる。
【０３６９】また、請求項１８記載の電圧制御発振器の
ように、電圧入力信号を受け、該電圧入力信号に基づ
き、第１及び第２の基準電流が同一電流量になるよう
に、第１及び第２の制御信号を発生する制御信号発生回
路を備えることにより、電圧入力信号に基づき発振周波
数が変化する電圧出力信号を得ることができる。
【０３７０】また、請求項１９記載のＰＬＬ回路は、請
求項１８記載の電圧制御発振器を用い、この電圧制御発
振器は位相比較信号を電圧入力信号として受け、電圧出
力信号を発振信号として位相比較手段に出力する。
【０３７１】その結果、電流を伝搬して発振信号を得る
ことにより、電源電圧変動が有った場合の発信周波数の
変動を少なく抑えることができるため、ジッタの少ない
ＰＬＬ回路を得ることができる。
【０３７２】また、請求項２０記載のＰＬＬ回路の位相
比較手段は、基準信号の第２の論理レベルから第１の論
理レベルへの変化時を起点として、以降、基準信号の論
理レベルに関係なく、基準信号に対する発振信号の位相
差の検出を行い、位相比較信号に関連する位相比較関連
信号を出力する位相比較部を備えることにより、基準信
号のクロック・デューティーに関係なく位相比較関連信
号を出力することができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例の第１の態様の電流
型インバータ回路の構成を示す回路図である。
【図２】 この発明の第１の実施例の第２の態様の電流
型インバータ回路の構成を示す回路図である。
【図３】 この発明の第１の実施例の第３の態様の電流
型インバータ回路の構成を示す回路図である。
【図４】 この発明の第１の実施例の第４の態様の電流
型インバータ回路の構成を示す回路図である。
【図５】 この発明の第２の実施例の第１の態様の電流
型インバータ回路の構成を示す回路図である。
【図６】 この発明の第２の実施例の第２の態様の電流
型インバータ回路の構成を示す回路図である。
【図７】 この発明の第２の実施例の第３の態様の電流
型インバータ回路の構成を示す回路図である。
【図８】 この発明の第３の実施例である電流型インバ
ータ回路の構成を示す回路図である。
【図９】 この発明の第３の実施例である電流型インバ
ータ回路の他の構成を示す回路図である。
【図１０】 この発明の第４の実施例である電流型ＮＯ
Ｒゲート回路の構成を示す回路図である。
【図１１】 この発明の第４の実施例である電流型ＮＯ
Ｒゲート回路の他の構成を示す回路図である。
【図１２】 この発明の第５の実施例の第１の態様の電
流型ＮＡＮＤゲート回路の構成を示す回路図である。
【図１３】 この発明の第５の実施例の第２の態様の電
流型ＮＡＮＤゲート回路の構成を示す回路図である。
【図１４】 この発明の第５の実施例の電流型ＮＡＮＤ
ゲート回路の改良した構成を示す回路図である。
【図１５】 この発明の第６の実施例である組合せ回路
の構成を示す回路図である。
【図１６】 この発明の第７の実施例である組合せ回路
の構成を示す説明図である。
【図１７】 図１６の一部の詳細を示す回路図である。
【図１８】 この発明の第８の実施例の第１の態様の電
流型Ｄラッチ回路の構成を示す回路図である。
【図１９】 この発明の第８の実施例の第２の態様の電
流型Ｄラッチ回路の構成を示す回路図である。
【図２０】 この発明の第９の実施例である電流型Ｄラ
ッチ回路の構成を示す回路図である。
【図２１】 この発明の第１０の実施例の第１の態様の
電流型Ｄラッチ回路の構成を示す回路図である。
【図２２】 第１の態様の電流型Ｄラッチ回路の動作を
示す波形図である。
【図２３】 この発明の第１０の実施例の第２の態様の
電流型Ｄラッチ回路の構成を示す回路図である。
【図２４】 第２の態様の電流型Ｄラッチ回路の動作を
示す波形図である。
【図２５】 この発明の第１１の実施例であるセレクタ
回路を示す回路図である。
【図２６】 図２５の等価回路図である。
【図２７】 第１１の実施例の効果説明用のセレクタ回
路を示す回路図である。
【図２８】 この発明の第１２の実施例の第１の態様の
電流・電圧変換回路の構成を示す回路図である。
【図２９】 この発明の第１２の実施例の第２の態様の
電流・電圧変換回路の構成を示す回路図である。
【図３０】 この発明の第１３の実施例の第１の態様の
電圧・電流変換回路の構成を示す回路図である。
【図３１】 この発明の第１３の実施例の第２の態様の
電圧・電流変換回路の構成を示す回路図である。
【図３２】 バイアス発生回路を示す回路図である。
【図３３】 この発明の第１４の実施例であるゲートア
レイ構成の半導体集積回路を示す平面図である。
【図３４】 この発明の第１５の実施例である電流型リ
ング発振器の構成を示すブロック図である。
【図３５】 図３４の詳細を示す回路図である。
【図３６】 この発明の第１６の実施例である電圧制御
発振器の構成を示すブロック図である。
【図３７】 図３６のバイアス発生回路の詳細を示す回
路図である。
【図３８】 第１６の実施例の電圧制御発振器の効果説
明用のグラフである。
【図３９】 第１６の実施例の電圧制御発振器の効果説
明用のグラフである。
【図４０】 この発明の第１７の実施例であるＰＬＬ回
路の構成を示すブロック図である。
【図４１】 図４０の位相比較器の内部構成を示す回路
図である。
【図４２】 図４１の位相比較部の内部構成を示す回路
図である。
【図４３】 図４１の位相比較部の動作を示す波形図で
ある。
【図４４】 図４１の位相比較部の内部構成を示す回路
図である。
【図４５】 位相比較器の特性を示すグラフである。
【図４６】 電流型インバータ回路をバイポーラトラン
ジスタで構成した一例を示す回路図である。
【図４７】 従来のＣＭＯＳインバータの一例を示す回
路図である。
【符号の説明】
１ 基準電流源、３ 基準電流源、ＣＭ１〜ＣＭ６ カ
レントミラー回路、Ｔ１ ＰＭＯＳトランジスタ、Ｔ２
ＮＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 19/20 9199−5Ｋ Ｈ０３Ｌ 7/085 7/099 Ｈ０３Ｌ 7/08 Ｆ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２の電源と、 一端が前記第１の電源に接続され、他端より基準電流を
    供給する基準電流供給手段と、 入力電流を受ける第１の入力部と前記基準電流供給手段
    の他端に接続される第１の出力部とを有し、前記入力電
    流に比例した電流量の中間出力電流を、前記第１の出力
    部，前記第２の電源間に供給する第１のカレントミラー
    回路と、 前記基準電流供給手段の他端に接続される第２の入力部
    と出力電流が流れる第２の出力部とを有し、前記第２の
    入力部，前記第２の電源間を流れる中間入力電流の電流
    量に比例した電流量の前記出力電流を、前記第２の出力
    部，前記第２の電源間に供給する第２のカレントミラー
    回路とを備え、 ＩＩ：前記入力電流の電流量 ＩＲ：前記基準電流の電流量 Ｎ１：前記入力電流の電流量ＩＩに対する前記中間出力
    電流の電流量の比 Ｎ２：前記中間入力電流の電流量に対する前記出力電流
    の電流量の比 としたとき、 条件式：Ｎ１・ＩＩ≧ＩＲ 条件式：Ｎ２≧１ 条件式：Ｎ１・Ｎ２＞１ をすべて満足することを特徴とする電流型インバータ回
    路。
  2. 【請求項２】 前記第１のカレントミラー回路の前記第
    １の入力部にカレントミラー接続され、前記入力電流に
    比例した電流量のオプション出力電流を供給するオプシ
    ョン電流供給手段をさらに備える請求項１記載の電流型
    インバータ回路。
  3. 【請求項３】 前記基準電流供給手段は、外部より制御
    信号を受け、該制御信号に基づき前記基準電流の電流量
    が設定可能である、請求項１記載の電流型インバータ回
    路。
  4. 【請求項４】 前記第２のカレントミラー回路は、 第２の出力電流が流れる第３の出力部をさらに備え、前
    記中間入力電流の電流量に比例した電流量の前記第２の
    出力電流を、前記第３の出力部，前記第２の電源間に供
    給し、 Ｎ３：前記中間入力電流の電流量に対する前記第２の出
    力電流の電流量の比としたとき、 条件式：Ｎ３≧１ 条件式：Ｎ１・Ｎ３＞１ をさらに満足することを特徴とする請求項１ないし請求
    項３のいずれか１項に記載の電流型インバータ回路。
  5. 【請求項５】 第１及び第２の電源と、 一端が前記第１の電源に接続され、他端より基準電流を
    供給する基準電流供給手段と、 第１の入力電流を受ける第１の入力部と前記基準電流供
    給手段の他端に接続される第１の出力部とを有し、前記
    第１の入力電流に比例した電流量の第１の中間出力電流
    を、前記第１の出力部，前記第２の電源間に供給する第
    １のカレントミラー回路と、 第２の入力電流を受ける第２の入力部と前記基準電流供
    給手段の他端に接続される第２の出力部とを有し、前記
    第２の入力電流に比例した電流量の第２の中間出力電流
    を、前記第２の出力部，前記第２の電源間に供給する第
    ２のカレントミラー回路とを備え、 前記基準電流供給手段の他端に接続される第３の入力部
    と出力電流が流れる第３の出力部とを有し、前記第３の
    入力部，前記第２の電源間を流れる中間入力電流の電流
    量に比例した電流量の前記出力電流を、前記第３の出力
    部，前記第２の電源間に供給する第３のカレントミラー
    回路とを備え、 ＩＩ１：前記第１の入力電流の電流量 ＩＩ２：前記第２の入力電流の電流量 ＩＲ：前記基準電流の電流量 Ｎ１：前記第１の入力電流の電流量に対する前記第１の
    中間出力電流の電流量の比 Ｎ２：前記第２の入力電流の電流量に対する前記第２の
    中間出力電流の電流量の比 Ｎ３：前記中間入力電流の電流量に対する前記出力電流
    の電流量の比としたとき、 条件式：Ｎ１・ＩＩ１≧ＩＲ 条件式：Ｎ２・ＩＩ２≧ＩＲ 条件式：Ｎ３≧１ 条件式：Ｎ１・Ｎ３＞１ 条件式：Ｎ２・Ｎ３＞１ をすべて満足することを特徴とする電流型論理回路。
  6. 【請求項６】 第１及び第２の電源と、 一端が前記第１の電源に接続され、他端より基準電流を
    供給する基準電流供給手段と、 第１の入力電流を受ける第１の入力部と前記基準電流供
    給手段の他端に接続される第１の出力部とを有する第１
    のカレントミラー回路と、 第２の入力電流を受ける第２の入力部と前記第１のカレ
    ントミラー回路を介して前記基準電流供給手段の他端に
    接続される第２の出力部とを有する第２のカレントミラ
    ー回路とを備え、前記第１のカレントミラー回路は前記
    第１の入力電流に比例した電流量の第１の中間出力電流
    を、前記第１の出力部，前記第２の出力部間に供給し、
    前記第２のカレントミラー回路は、前記第２の入力電流
    に比例した電流量の第２の中間出力電流を、前記第２の
    出力部，前記第２の電源間に供給し、 前記基準電流供給手段の他端に接続される第３の入力部
    と出力電流が流れる第３の出力部とを有し、前記第３の
    入力部，前記第２の電源間を流れる中間入力電流の電流
    量に比例した電流量の前記出力電流を、前記第３の出力
    部，前記第２の電源間に供給する第３のカレントミラー
    回路とを備え、 ＩＩ１：前記第１の入力電流の電流量 ＩＩ２：前記第２の入力電流の電流量 ＩＲ：前記基準電流の電流量 Ｎ１：前記第１の入力電流の電流量に対する前記第１の
    中間出力電流の電流量の比 Ｎ２：前記第２の入力電流の電流量に対する前記第２の
    中間出力電流の電流量の比 Ｎ３：前記中間入力電流の電流量に対する前記出力電流
    の電流量の比としたとき、 条件式：Ｎ１・ＩＩ１≧ＩＲ， 条件式：Ｎ２・ＩＩ２≧ＩＲ， 条件式：Ｎ３≧１ 条件式：Ｎ１・Ｎ３＞１ 条件式：Ｎ２・Ｎ３＞１ をすべて満足することを特徴とする電流型論理回路。
  7. 【請求項７】 前記第１及び第２のカレントミラー回路
    の前記第１及び第２の入力部のうち一方の入力部にカレ
    ントミラー接続され、前記第１及び第２の入力電流のう
    ち前記カレントミラー接続された入力部が受ける入力電
    流に比例した電流量のオプション出力電流を供給するオ
    プション電流供給手段をさらに備える請求項６記載の電
    流型論理回路。
  8. 【請求項８】 第１及び第２の電源と、 第１及び第２の電流型インバータ回路とを備え、前記第
    １及び第２の電流型インバータ回路はそれぞれ、 一端が前記第１の電源に接続され、他端より基準電流を
    供給する基準電流供給手段と、入力電流を受ける第１の
    入力部と前記基準電流供給手段の他端に接続される第１
    の出力部とを有し、前記入力電流に比例した電流量の中
    間出力電流を、前記第１の出力部，前記第２の電源間に
    供給する第１のカレントミラー回路と、前記基準電流供
    給手段の他端に接続される第２の入力部と出力電流が流
    れる第２の出力部とを有し、前記第２の入力部，前記第
    ２の電源間を流れる中間入力電流の電流量に比例した電
    流量の前記出力電流を、前記第２の出力部，前記第２の
    電源間に供給する第２のカレントミラー回路とを有し、 第１及び第２の接続部を有し、前記第１の接続部は前記
    第１の電流型インバータ回路の第２の出力部に接続さ
    れ、前記第２の接続部は前記第２の電流型インバータ回
    路の第１の入力部に接続される接続回路をさらに備え、 前記接続回路は、 前記第１の電流型インバータ回路の出力電流に比例した
    電流量の電流を前記第２の電流型インバータ回路の入力
    電流として、前記第１の電源，前記第２の電流型インバ
    ータ回路の第１の入力部間に供給することを特徴とす
    る、電流型論理回路。
  9. 【請求項９】 第３及び第４の電流型インバータ回路と
    をさらに備え、 前記第３の電流型インバータ回路は、 一端が前記第１の電源に接続され、他端より第２の基準
    電流を供給する第２の基準電流供給手段と、 第２の入力電流を受ける第３の入力部と前記第２の基準
    電流供給手段の他端に接続される第３の出力部とを有
    し、前記第２の入力電流に比例した電流量の第２の中間
    出力電流を、前記第３の出力部，前記第２の電源間に供
    給する第３のカレントミラー回路と、 前記第２の基準電流供給手段の他端に接続される第４の
    入力部と第２の出力電流が流れる第４の出力部とを有
    し、前記第４の入力部，前記第２の電源間を流れる第２
    の中間入力電流の電流量に比例した電流量の前記第２の
    出力電流を、前記第４の出力部，前記第２の電源間に供
    給する第２のカレントミラー回路とを有し、 前記第４の電流型インバータ回路は、 一端が前記第２の電源に接続され、他端より第３の基準
    電流を供給する第３の基準電流供給手段と、 第３の入力電流を受ける第５の入力部と前記第３の基準
    電流供給手段の他端に接続される第５の出力部とを有
    し、前記第３の入力電流に比例した電流量の第３の中間
    出力電流を、前記第５の出力部，前記第１の電源間に供
    給する第５のカレントミラー回路と、 前記第３の基準電流供給手段の他端に接続される第６の
    入力部と第３の出力電流が流れる第６の出力部とを有
    し、前記第６の入力部，前記第１の電源間を流れる第３
    の中間入力電流の電流量に比例した電流量の前記第３の
    出力電流を、前記第６の出力部，前記第１の電源間に供
    給する第６のカレントミラー回路とを有し、 前記第３の電流型インバータ回路の前記第４の出力部と
    前記第４の電流型インバータ回路の前記第５の入力部と
    を接続して、前記第２の出力電流を前記第３の入力電流
    として用いることを特徴とする、請求項８記載の電流型
    論理回路。
  10. 【請求項１０】 第１及び第２の電源と、 第１及び第２の電流型インバータ回路とを備え、 前記第１の電流型インバータ回路は、 一端が前記第１の電源に接続され、他端より第１の基準
    電流を供給する第１の基準電流供給手段と、 第１の入力電流を受ける第１の入力部と前記第１の基準
    電流供給手段の他端に接続される第１の出力部とを有
    し、前記第１の入力電流に比例した電流量の第１の中間
    出力電流を、前記第１の出力部，前記第２の電源間に供
    給する第１のカレントミラー回路と、 前記第１の基準電流供給手段の他端に接続される第２の
    入力部と第１の出力電流が流れる第２の出力部とを有
    し、前記第２の入力部，前記第２の電源間を流れる第１
    の中間入力電流の電流量に比例した電流量の前記第１の
    出力電流を、前記第２の出力部，前記第２の電源間に供
    給する第２のカレントミラー回路とを有し、 前記第２の電流型インバータ回路は、 一端が前記第２の電源に接続され、他端より第２の基準
    電流を供給する第２の基準電流供給手段と、 第２の入力電流を受ける第３の入力部と前記第２の基準
    電流供給手段の他端に接続される第３の出力部とを有
    し、前記第２の入力電流に比例した電流量の第２の中間
    出力電流を、前記第３の出力部，前記第１の電源間に供
    給する第３のカレントミラー回路と、 前記第２の基準電流供給手段の他端に接続される第４の
    入力部と第２の出力電流が流れる第４の出力部とを有
    し、前記第４の入力部，前記第１の電源間を流れる第２
    の中間入力電流の電流量に比例した電流量の前記第２の
    出力電流を、前記第４の出力部，前記第１の電源間に供
    給する第４のカレントミラー回路とを有し、 前記第１の電流型インバータ回路の前記第２の出力部と
    前記第２の電流型インバータ回路の前記第３の入力部を
    接続して、前記第１の出力電流を前記第２の入力電流と
    して用いることを特徴とする、電流型論理回路。
  11. 【請求項１１】 第１及び第２の電源と、 第１及び第２の電流型インバータ回路とを備え、 前記第１の電流型インバータ回路は、 一端が前記第１の電源に接続され、他端より第１の基準
    電流を供給する第１の基準電流供給手段と、 第１の入力電流を受ける第１の入力部と前記第１の基準
    電流供給手段の他端に接続される第１の出力部とを有
    し、前記第１の入力電流に比例した電流量の第１の中間
    出力電流を、前記第１の出力部，前記第２の電源間に供
    給する第１のカレントミラー回路と、 前記第１の基準電流供給手段の他端に接続される第２の
    入力部と第１の出力電流が流れる第２の出力部とを有
    し、前記第２の入力部，前記第２の電源間を流れる第１
    の中間入力電流の電流量に比例した電流量の前記第１の
    出力電流を、前記第２の出力部，前記第２の電源間に供
    給する第２のカレントミラー回路とを有し、 前記第２の電流型インバータ回路は、 一端が前記第２の電源に接続され、他端より第２の基準
    電流を供給する第２の基準電流供給手段と、 第２の入力電流を受ける第３の入力部と前記第２の基準
    電流供給手段の他端に接続される第３の出力部とを有
    し、前記第２の入力電流に比例した電流量の第２の中間
    出力電流を、前記第３の出力部，前記第１の電源間に供
    給する第３のカレントミラー回路と、 前記第２の基準電流供給手段の他端に接続される第４の
    入力部と第２の出力電流が流れる第４の出力部とを有
    し、前記第４の入力部，前記第１の電源間を流れる第２
    の中間入力電流の電流量に比例した電流量の前記第２の
    出力電流を、前記第４の出力部，前記第１の電源間に供
    給する第４のカレントミラー回路とを有し、 前記第１及び第２の電流型インバータ回路は、前記第１
    の電流型インバータ回路の前記第２の出力部と前記第２
    の電流型インバータ回路の前記第３の入力部を接続し
    て、前記第１の出力電流を前記第２の入力電流として用
    い、 外部入力電流を受ける第５の入力部と第５の出力部とを
    有し、前記外部入力電流に比例した電流量の外部中間出
    力電流を、前記第５の出力部，前記第２の電源間に供給
    する外部入力用カレントミラー回路と、 クロック信号を受け、該クロック信号に基づき、前記外
    部入力用カレントミラー回路の前記第５の出力部と前記
    第１のカレントミラー回路の第１の入力部あるいは第２
    の入力部との電気的接続／遮断を行う第１のスイッチン
    グ動作及び前記第４のカレントミラー回路の前記第４の
    出力部と前記第１のカレントミラー回路の前記第１の入
    力部との電気的遮断／接続を行う第２のスイッチング動
    作を行うスイッチング手段と、 前記第４のカレントミラー回路の前記第４の入力部に対
    してカレントミラー接続され、前記第２の中間入力電流
    の電流量に比例した電流量の外部出力電流を出力する電
    流出力手段とをさらに備える、電流型ラッチ回路。
  12. 【請求項１２】 前記クロック信号は電流信号であり、 前記スイッチング手段は、前記クロック信号の電流量に
    基づき、前記第１及び第２のスイッチング動作を行う請
    求項１１記載の電流型ラッチ回路。
  13. 【請求項１３】 前記クロック信号は電圧信号であり、 前記スイッチング手段は、前記クロック信号の電圧レベ
    ルに基づき、前記第１及び第２のスイッチング動作を行
    う請求項１１記載の電流型ラッチ回路。
  14. 【請求項１４】 第１及び第２の電源と、 前記第１の電源に接続され、第１の入力部と第１の出力
    部とを有し、前記第１の入力部を流れる第１の入力電流
    に比例した電流量の第１の中間出力電流を、前記第１の
    出力部より供給する第１のカレントミラー回路と、 前記第２の電源に接続され、第２の入力部と第２の出力
    部とを有し、前記第２の入力部を流れる第２の入力電流
    に比例した電流量の第２の中間出力電流を、前記第２の
    出力部より供給する第２のカレントミラー回路とを有
    し、 外部入力電流を受ける第３の入力部と第３の出力部とを
    有し、前記外部入力電流に比例した電流量の外部中間出
    力電流を、前記第３の出力部より供給する外部入力用カ
    レントミラー回路と、 クロック信号を受け、該クロック信号に基づき、前記第
    １及び第２のカレントミラー回路の第１及び第２の入力
    部のいずれか一方と前記外部入力用カレントミラー回路
    の前記第３の出力部との電気的接続／遮断を行う第１の
    スイッチング動作、前記第１のカレントミラー回路の前
    記第１の入力部と前記第２のカレントミラー回路の前記
    第２の出力部との電気的遮断／接続を行う第２のスイッ
    チング動作及び前記第１のカレントミラー回路の前記第
    １の出力部と前記第２のカレントミラー回路の前記第２
    の入力部との電気的遮断／接続を行う第３のスイッチン
    グ動作を行うスイッチング手段と、 前記第１及び第２のカレントミラー回路の前記第１及び
    第２の入力部のいずれか一方に対してカレントミラー接
    続され、前記第１あるいは第２の中間入力電流の電流量
    に比例した電流量の外部出力電流を出力する電流出力手
    段とをさらに備える、電流型ラッチ回路。
  15. 【請求項１５】 請求項３記載の電流型インバータ回路
    を含み、所定の論理機能を有する複数の論理ブロックか
    らなる半導体集積回路であって、 前記複数のマクロブロックはそれぞれ少なくとも１つの
    前記電流型インバータ回路を有し、各々がマクロブロッ
    ク単位に独立して前記制御信号を受けるように構成した
    ことを特徴とする半導体集積回路。
  16. 【請求項１６】 前記複数のマクロブロックはそれぞれ
    前記制御信号の発生回路を内蔵することを特徴とする請
    求項１５記載の半導体集積回路。
  17. 【請求項１７】 第１及び第２の電源と、 第１〜第Ｎ（Ｎ≧３，Ｎは奇数）の電流型インバータ回
    路とを備え、 前記第１，第３，…第Ｎの電流型インバータ回路はそれ
    ぞれ、 一端が前記第１の電源に接続され、他端より第１の基準
    電流を供給する第１の基準電流供給手段を備え、前記第
    １の基準電流供給手段は、外部より第１の制御信号を受
    け、該第１の制御信号に基づき前記第１の基準電流の電
    流量が設定可能であり、 入力電流を受ける第１の入力部と前記第１の基準電流供
    給手段の他端に接続される第１の出力部とを有し、入力
    電流に比例した電流量の第１の中間出力電流を、第１の
    出力部，前記第２の電源間に供給する第１のカレントミ
    ラー回路と、 前記第１の基準電流供給手段の他端に接続される第２の
    入力部と出力電流が流れる第２の出力部とを有し、第２
    の入力部，前記第２の電源間を流れる第１の中間入力電
    流の電流量に比例した電流量の出力電流を、第２の出力
    部，前記第２の電源間に供給する第２のカレントミラー
    回路とをさらに有し、 前記第２，…第（Ｎ−１）の電流型インバータ回路はそ
    れぞれ、 一端が前記第２の電源に接続され、他端より第２の基準
    電流を供給する第２の基準電流供給手段を備え、前記第
    ２の基準電流供給手段は、外部より第２の制御信号を受
    け、該第２の制御信号に基づき前記第２の基準電流の電
    流量が設定可能であり、 入力電流を受ける第１の入力部と前記第２の基準電流供
    給手段の他端に接続される第１の出力部とを有し、入力
    電流に比例した電流量の第２の中間出力電流を、第１の
    出力部，前記第１の電源間に供給する第３のカレントミ
    ラー回路と、 前記第２の基準電流供給手段の他端に接続される第２の
    入力部と出力電流が流れる第２の出力部とを有し、第２
    の入力部，前記第１の電源間を流れる第２の中間入力電
    流の電流量に比例した電流量の出力電流を、第２の出力
    部，前記第１の電源間に供給する第４のカレントミラー
    回路とを有し、 前記第１〜第Ｎの電流型インバータ回路において、前記
    第ｉ（１≦ｉ≦（Ｎ−１））の電流型インバータ回路の
    第２の出力部と前記第（ｉ＋１）の電流型インバータ回
    路の第１の入力部とが接続され、 第１及び第２の接続部を有し、前記第１の接続部は前記
    第Ｎの電流型インバータ回路の第２の出力部に接続さ
    れ、前記第２の接続部は前記第１の電流型インバータ回
    路の第１の入力部に接続される接続回路をさらに備え、
    前記接続回路は、前記第Ｎの電流型インバータ回路の出
    力電流に比例した電流量の電流を前記第１の電流型イン
    バータ回路の入力電流として、前記第１の電源，前記第
    １の電流型インバータ回路の第１の入力部間に供給し、 前記第１〜第Ｎの電流型インバータ回路の第２の出力部
    にうち、一の出力部から得られる出力電流を受け、該出
    力電流を電流・電圧変換して電圧出力信号を出力する電
    圧出力手段をさらに備える、電流型リング発振器。
  18. 【請求項１８】 請求項１７記載の電流型リング発振器
    と、 電圧入力信号を受け、該電圧入力信号に基づき、前記第
    １及び第２の基準電流が同一電流量になるように、前記
    第１及び第２の制御信号を発生する制御信号発生回路と
    を備える電圧制御発振器。
  19. 【請求項１９】 基準信号と発振信号とを受け、前記基
    準信号及び前記発振信号の位相差に基づき、電圧レベル
    の位相比較信号を出力する位相比較手段と、 請求項１８記載の電圧制御発振器とを備え、前記電圧制
    御発振器は前記位相比較信号を前記電圧入力信号として
    受け、前記電圧出力信号を前記発振信号として出力す
    る、ＰＬＬ回路。
  20. 【請求項２０】 前記基準信号及び前記発振信号はそれ
    ぞれ第１あるいは第２の論理レベルを示す信号であり、 前記位相比較手段は、前記基準信号の前記第２の論理レ
    ベルから前記第１の論理レベルへの変化時を起点とし
    て、以降、前記基準信号の論理レベルに関係なく、前記
    基準信号に対する前記発振信号の位相差の検出を行い、
    前記位相比較信号に関連する位相比較関連信号を出力す
    る位相比較部を備える、請求項１９記載のＰＬＬ回路。
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