JPH08139128A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08139128A JPH08139128A JP6302843A JP30284394A JPH08139128A JP H08139128 A JPH08139128 A JP H08139128A JP 6302843 A JP6302843 A JP 6302843A JP 30284394 A JP30284394 A JP 30284394A JP H08139128 A JPH08139128 A JP H08139128A
- Authority
- JP
- Japan
- Prior art keywords
- bump electrode
- center
- semiconductor substrate
- electrode
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 99
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000002161 passivation Methods 0.000 claims abstract description 65
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 38
- 239000000956 alloy Substances 0.000 claims abstract description 38
- 238000007747 plating Methods 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 42
- 230000004888 barrier function Effects 0.000 claims description 35
- 229910015363 Au—Sn Inorganic materials 0.000 abstract description 21
- 239000010931 gold Substances 0.000 abstract description 16
- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 229910052737 gold Inorganic materials 0.000 abstract description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 27
- 239000000463 material Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 230000005496 eutectics Effects 0.000 description 3
- 238000001556 precipitation Methods 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910002708 Au–Cu Inorganic materials 0.000 description 1
- 229910017755 Cu-Sn Inorganic materials 0.000 description 1
- 229910017927 Cu—Sn Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05664—Palladium [Pd] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
- H01L2224/13027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
- H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
電極との反応により形成されるAu−Snなどの合金が
パッシベーション開口部底面に達することのない新規な
構造のバンプ電極を有する半導体装置を提供する。 【構成】 パッシベーション開口部9中心はバンプ電極
5の中心よりも半導体基板中心寄りに位置するように配
置されている。このパッシベーション開口部9中心は、
バンプ電極5の中心よりもアウターリードから離れイン
ナーリード先端よりに配置されている。パッシベーショ
ン開口部中心がバンプ電極中心よりも半導体基板中心寄
りに位置するように配置することにより、バンプ電極5
の高さやパッシベーション開口部9の大きさを変えるこ
となく、インナーリードのSnめっき層とバンプ電極の
金層の反応によって生ずるAu−Sn等の合金がパッシ
ベーション開口部底部にまで達することを防ぐことがで
きる。
Description
導体装置の接続構造に関するものである。
g)技術により実装される半導体素子には、通常電極パ
ッド上に突起状の金属電極(以下、バンプ電極という)
が形成されている。図10及至図12を参照しながら従
来の半導体装置を説明する。図10は、バンプ電極を有
する半導体装置の断面図、図11は、そのバンプ電極の
平面図及び図12は、インナーリードをバンプ電極に接
続した半導体装置の断面図である。シリコンなどの半導
体基板1には、集積回路が形成されており、この集積回
路は半導体基板1の表面に形成されたAlなどの金属か
らなる電極パッド2に電気的に接続されている。電極パ
ッド2を含む半導体基板1全面に窒化シリコンなどのパ
ッシベーション膜3が形成されている。そして、その所
定の箇所に電極パッド2が露出するようにパッシベーシ
ョン開口部9が設けられていて、電極パッド2表面が部
分的に露出している。通常パッシベーション開口部は、
電極パッド上のパッシベーション膜が存在しない領域を
底面とし、高さがパッシベーション膜の厚さと等しい角
柱状の空間を指している。
極5が積層されるが、バンプ電極5の中心Aは、パッシ
ベーション開口部9の中心Bと一致するように配置され
ているのが通常である。さらに、電極パッド2の露出し
た領域及びパッシベーション膜3のパッシベーション開
口部周辺の領域にはコンタクト抵抗を安定化させるため
にバリヤメタル層4が形成されている。バリヤメタル層
は、通常2層あるいはそれ以上の金属薄膜により構成さ
れる。この例では、バリヤメタル層4は、第1のバリヤ
メタル層41、第2のバリヤメタル層42及び第3のバ
リヤメタル層43の積層膜から構成されている。第1の
バリヤメタル層41は、Ti、第2のバリヤメタル層4
2は、Ni、第3のバリヤメタル層43は、Pdであ
り、第3のバリヤメタル層43上にはバンプ電極5が形
成されている。
タル層41が接触している。TABテープにより実装さ
れる半導体装置の場合、バンプ電極の材料としてはAu
が用いられる。TABテープに含まれるTABリードの
インナーリードをこのバンプ電極に接続する(ILB
(Inner Lead Bonding))。このインナーリード8の表
面にはSnめっき層7が形成されている。インナーリー
ド8とAuバンプ電極5を接触させて熱と圧力を加える
ことにより、インナーリード8とAuバンプ5とが接合
される。この場合、Auとめっき層のSnとが共晶反応
を起こして形成するAu−Sn合金やAu−Cu合金、
Au−Cu−Sn合金などの合金6が形成される(図1
2)。この合金の存在によってインナーリード8とバン
プ電極5との接合強度が確保されるのである。
ーリード8との接合によって生じるAu−Sn等の合金
6は、バンプ電極5の半導体基板中心から遠い部分に多
く形成される。これはインナーリード8のバンプ電極5
と接触しない部分(極端にいえば、アウターリード部分
も含む)のSnが溶解してAuと反応するためである。
バンプ電極5にインナーリード8を接続する場合におい
て、インナーリード8の先端は、半導体基板1の基板中
心の方向に向き、アウターリードに繋がる他端は半導体
基板中心とは反対の辺から導出するように配置される。
バンプ電極5の半導体基板中心から遠い部分とは、イン
ナーリードが導出される半導体基板1の辺の部分をい
う。また、図12のようにインナーリード8の先端がバ
ンプ電極5を越えてその外側に延在している場合には、
バンプ電極5の最も半導体基板中心よりの位置にもAu
−Sn等の合金が多く形成される。
から遠い側よりも少ない。このように合金の析出量は、
バンプ電極の位置によって異なる。まず、インナーリー
ドのアウターリードに繋がる1端が配置されている方向
のバンプ電極5の一辺からパッシベーション開口部9の
最も近い一辺までの間(バンプ電極の半導体基板中心か
ら遠い部分)の合金6の析出量が一番多く、つづくパッ
シベーション開口部9のこの一辺付近からバンプ電極5
の半導体基板中心に近い辺の近傍までの間の合金6の析
出量が最も少なく、バンプ電極5の半導体基板中心に近
い前記辺の部分(バンプ電極の最も半導体基板中心より
の部分)の合金の析出量が中間の析出量を有している。
例えば、図12でバンプ電極5の高さhが16μmであ
るとき、バンプ電極5の最も基板中心よりの位置におけ
るAu−Sn合金の厚さaは、5μm、バンプ電極5の
中心付近におけるAu−Sn合金の厚さbは、3μmで
あった。バンプ電極5の最も基板中心よりの位置におけ
る合金厚さがバンプ電極5の中心付近よりも厚いのは、
インナーリード8の先端がバンプ電極5の外側にある場
合は、バンプ電極5と接触していない部分のインナーリ
ード8上のSnめっき9も溶解してバンプ電極5と反応
するためである。
位置においては、Au−Sn合金はバリヤメタル層4に
まで達する厚さとなっており、Au−Sn合金の先端部
とバンプ端との距離cは14μmであり、Au−Sn合
金の先端部は、パッシベーション開口部9の中にまで及
んでいる。半導体装置の小型化に伴ってバンプ電極5も
微細化し、また高さも低くなりつつある。その場合、図
12の例のようにAu−Sn合金6がパッシベーション
開口部9に達することもあり得る。バンプ電極5と電極
パッド2との間にはバリヤメタル層4が形成されてい
る。バリヤメタル層は、Auと電極パッド2のAlとの
反応を阻止するためのものであり、AlとSnとの反応
を阻止する作用については考慮していない。Snがパッ
シベーション開口部9まで達すると、バリヤメタル層4
と反応して合金を形成し、バンプ電極5の密着強度の低
下や電気的不良が発生する可能性がある。
することが考えられる。しかし、バンプ電極5は通常め
っきで形成されるため、バンプ電極5を、例えば、20
μmを越す高さまで高くするとバンプ電極5を形成する
のに要する時間が増し、スループットが減少する。ま
た、パッシベーション開口部9を従来より小さくするこ
とも考えられるが、この方法では電気抵抗が増すために
得策でない。本発明は、このような事情によりなされた
ものであり、インナーリード表面のSnめっき層とバン
プ電極との反応により形成されるAu−Sn合金がパッ
シベーション開口部9に達することのない新規な構造の
バンプ電極を有する半導体装置を提供することを目的に
している。
めに、本発明ではパッシベーション開口部中心がバンプ
電極の中心よりも半導体基板中心寄りに位置するように
配置されている、つまりこのパッシベーション開口部中
心は、バンプ電極の中心よりもアウターリードから離れ
インナーリード先端よりに配置されていることを特徴と
している。即ち、本発明の半導体装置は、半導体素子が
形成された半導体基板と、前記半導体基板上に形成さ
れ、前記半導体素子と電気的に接続された電極パッド
と、前記半導体基板及び前記電極パッドを含む前記半導
体基板上に形成され、前記電極パッドの所定箇所が露出
する開口部を有するパッシベーション膜と、前記電極パ
ッド、前記開口部周辺の前記パッシベーション膜及び前
記開口部側壁上に形成されたバリヤメタル層と、前記バ
リヤメタル層上に形成されたバンプ電極と、一端にアウ
ターリードが一体的に接続され、他端が前記バンプ電極
に接続されたインナーリードとを備え、前記インナーリ
ードは、その先端が前記半導体基板の所定の1辺に近い
バンプ電極の辺から、この1辺と対向する辺に向うよう
に配置されており、前記開口部の中心は、前記バンプ電
極の中心よりも前記バンプ電極の前記1辺と対向する辺
の方に寄っていることを特徴とする。
が形成され、前記バンプ電極にはAuを用いるようにし
ても良い。前記バンプ電極の高さは20μm以下である
ようにしても良い。半導体基板の所定の一辺に近いバン
プ電極の辺からこのバンプ電極の前記辺に最も近い前記
開口部の辺までの距離は14μm以上あるようにしても
良い。前記インナーリードと前記バンプ電極との接合に
よってAu−Snなどの合金が形成され、この合金は、
前記開口部の底面には接触しないようにしても良い。
よりも半導体基板中心寄りに位置するように配置するこ
とにより、バンプ電極の高さやパッシベーション開口部
の大きさを変えることなく、インナーリードのSnめっ
き層とバンプ電極の金層の反応によって生ずるAu−S
n等の合金がパッシベーション開口部にまで達すること
を防ぐことができる。
明する。図1は、バンプ電極を有する半導体装置の断面
図、図2は、そのバンプ電極の平面図、図3は、インナ
ーリードをバンプ電極に接続した状態の半導体装置の断
面図である。図1に示すように、例えば、シリコン半導
体からなる半導体基板1には、集積回路などの半導体素
子が形成されており、この半導体素子は、半導体基板1
の表面に形成されたAlなど金属の電極パッド2に電気
的に接続されている。電極パッド2は、半導体基板1表
面の辺に沿って複数設けられており、半導体基板の中心
部分からは離れている。電極パッドは半導体基板の所定
の辺に沿って並んでいるが、整列させる必要はなく、あ
るものは多少半導体基板上の中心よりの内部に入り込ん
でいても良い。図1に示す半導体基板1の左側が所定の
1辺であり、右側に半導体基板の中心がある。電極パッ
ド2を含む半導体基板1全面に窒化シリコンなどのパッ
シベーション膜3が形成されている。パッシベーション
膜3の材料には、酸化シリコン、ポリイミド、PSGな
ども用いることができる。
所に電極パッド2が露出するようにパッシベーション開
口部9を設け、電極パッド2表面が部分的にこの開口部
9から露出するようにする。さらに、電極パッド2の露
出した領域及びパッシベーション膜3のパッシベーショ
ン開口部9周辺の領域にはコンタクト抵抗を安定化させ
るためにバリヤメタル層4が形成されている。バリヤメ
タル層は、通常2層あるいはそれ以上の金属薄膜により
構成される。この実施例では、バリヤメタル層4は、第
1のバリヤメタル層41、第2のバリヤメタル層42及
び第3のバリヤメタル層43の積層膜から構成されてい
る。第1のバリヤメタル層41は、例えばTi、第2の
バリヤメタル層42は、例えばNi、第3のバリヤメタ
ル層43は、例えばPdであり、第3のバリヤメタル層
43上にはバンプ電極5が形成されている。そして電極
パッド2には第1のバリヤメタル層41が接触してい
る。TABテープのリードを接続するバンプ電極は通常
Auを材料としている。またTABテープの材料にはC
u又はCu合金などが用いられる。
パッド上のパッシベーション膜が存在しない領域を底面
とし、高さがパッシベーション膜の厚さと等しい角柱状
の空間を指している。そして、このパッシベーション開
口部の上の任意の位置に配されるようにバンプ電極が形
成されている。従来は、パッシベーション開口部9の中
心Bとバンプ電極5の中心Aとはほぼ同じ位置に配され
ていた。しかし、図2に示すように、本発明ではパッシ
ベーション開口部9は、バンプ電極5の中心から半導体
基板1の基板中心よりにづれて形成されている。即ち、
インナーリード8がバンプ電極5に接続された場合にお
いて、パッシベーション開口部9は、バンプ電極5の辺
のうち、半導体基板1の基板中心よりの辺に近接して配
置される。つまり、バンプ電極5の中心Aより、パッシ
ベーション開口部9の中心Bの方が、半導体基板1の基
板中心に近い。バンプ電極5のパッシベーション開口部
9が最も離れている辺からこの開口部9の最も近い辺ま
での距離dは14μm以上ある。この距離dがこの範囲
にあれば、Au−Snなどの合金層6がこのパッシベー
ション開口部9の中に入ることはなく、バンプ電極の密
着強度の低下や電気的不良が発生する可能性が低下す
る。
の辺のうち、半導体基板1の基板中心よりの辺の近傍に
配置され、この先端とは反対のアウターリードが形成さ
れている他端はバンプ電極5の半導体基板の所定の1辺
の近傍に配置される。一方、バンプ電極5の辺のうち、
パッシベーション開口部9に最も近い辺、すなわち、半
導体基板1の基板中心よりの辺から、この開口部9の最
も近い辺までの距離eは、バンプ電極5の辺のうち、パ
ッシベーション開口部9より最も離れている辺からこの
開口部9の最も近い辺までの距離dより小さい(e<
d)。この実施例におけるバンプ電極5の幅Wは、40
μm程度であり、長さLは、70μm程度である。ま
た、パッシベーション開口部9の幅wは、20μm程度
であり、長さlは、50μm程度である。なお、インナ
ーリード8の幅は、20〜30μm程度である。
ABテープにより実装する場合に、バンプ電極5の材料
としてAuを用いる。そして、TABテープのインナー
リード8をこのバンプ電極5に接続する(ILB)。ま
ずTABテープを半導体基板1に載せてインナーリード
8をバンプ電極5に載置する。インナーリード8に連続
的に接続し、この半導体装置のパッケージの外に露出す
るように配置されるアウターリード(図示せず)は、バ
ンプ電極5の半導体基板1中心から離れた辺、すなわ
ち、半導体基板の所定の1辺に近い図の左側の辺の外に
配置され、インナーリード8の先端は、バンプ電極5の
半導体基板1の中心よりの辺(図の右側の辺)からバン
プ電極外へ突出している。このインナーリード8の表面
にはSnめっき層7が形成されているので、インナーリ
ード8とAuバンプ電極5とを接触させて熱圧着により
両者を接合すると、バンプ電極5とAuめっき層のSn
とが共晶反応を起こしてAu−Sn合金層6が形成され
る。このAu−Snなど合金層6の存在によってインナ
ーリード8とバンプ電極5との接合強度が確保されるの
である。
パッシベーション開口部9の中に入り込んでその底面に
達すると、Snがバリアメタルや電極パッド2のAlと
反応してバンプ電極5の密着性を悪くさせたり、電気的
不良を発生させる。Au−Snなどの合金層6は従来例
と同じ程度の量が形成されているが、パッシベーション
開口部9がバンプ電極5の半導体基板1中心よりに配置
されているために、Au−Sn合金層6がパッシベーシ
ョン開口部9に達することはない。次に、図4乃至図7
を参照してこの実施例に示す新規構造のバンプ電極を用
いた半導体装置を説明する。図4は、半導体基板(半導
体チップ)を搭載したTABテープの平面図、図5は、
半導体装置の断面図であり、図4のA−A′線に沿う部
分の樹脂封止した状態の断面図、図6及び図7は、図4
のB領域の拡大平面図である。
0の基材となるフィルム11は、可撓性を有するポリイ
ミドやポリエステルなどのプラスチックからなる絶縁材
料から形成されている。このフィルム11は、帯状部材
であり、その両側縁にはこれを移動するための送り孔1
2が所定の間隔で形成されている。フィルム11の長軸
方向の中央部には半導体基板1を載置する基板載置用開
口13が形成されている。この開口13の各辺に対向す
るように所定の間隔をおいて細長い台形開口14が形成
されている。TABテープ20のリードは、この中心部
の開口13とその周辺部の台形開口14の間の領域に配
置されており、中心部分のリードがインナーリード8で
あり、台形開口14に支持されている部分がアウターリ
ード10である。リードは、通常CuやCu合金などの
金属箔をフィルム全面に張付け、フォトエッチングなど
により金属箔をパターニングして形成される。このリー
ドにはSnめっきなどが施されている。インナーリード
8は、半導体基板1上に形成された複数の電極パッドに
形成されたバンプ電極5に接続される。この実施例で
は、半導体基板1から4方向へリードが導出されている
が、相反する2方向へリードが導出されるタイプのもの
もある。
し、インナーリード8を電極パッドに接続したバンプ電
極5に接合してから、TABテープ20の所定の所定の
領域とともに半導体基板1は、エポキシ樹脂などの樹脂
封止体15によりパッケージングされる(図5参照)。
樹脂封止されたTABテープ20は、リードやフィルム
の不要部分を切断除去する。図5は、図4のA−A′線
に沿う部分の断面図であり、半導体基板1とその周辺領
域を樹脂封止体15によりパッケージングされている。
樹脂封止体15には半導体基板1、インナーリード8、
フィルム11等が封止され、アウターリード10が樹脂
封止体15から露出している。図6は、バンプ電極とイ
ンナーリードとの接続を説明する図である。半導体基板
1には、各辺に沿って複数のAlの電極パッドが形成さ
れ、それらの上にパッシベーション膜(図示せず)のパ
ッシベーション開口部9を介してAuのバンプ電極5が
形成されている。インナーリード8はこのバンプ電極5
に接合される。インナーリード8の先端は、バンプ電極
5を越えて所定の距離fだけ半導体基板1の基板中心O
方向に突出している。この先端とは反対側にあるアウタ
ーリードが接続している部分は半導体基板1から突出し
ている。
である。図6の例ではインナーリード8の先端がバンプ
電極5の外側の基板中心方向に突出しているが、インナ
ーリード8の先端がバンプ電極5の辺の内側にあり、バ
ンプ電極4の基板中心Oに近い辺に達しないようになっ
ていても良い。次に、図8及び図9を参照してバンプ電
極の詳細な構造及びバンプ電極とパッシベーション開口
部との位置関係を説明する。図8は、図6のバンプ電極
とその近辺を示す半導体基板の正面及び側面断面図、図
9は、バンプ電極とその上に接合したインナーリード先
端部の平面図である。前述のように、インナーリード8
の先端部をバンプ電極5に接続すると、インナーリード
8の表面のSnめっき層の存在によって、バンプ電極5
の一部がAu−Snなどの合金層6に変わるように、イ
ンナーリード8の側面とバンプ電極5の上面とが合金化
してバンプ電極5の側面とバンプ電極5の上表面との
間、即ちインナーリード8の先端部の両側に断面三角形
状の合金のフィレット(fillet)部16が形成される。
このフィレット部16は、バンプ電極とインナーリード
との接合を確実にしている。したがって、フィレット部
が長いほど機械的強度は大きくなる。また、接合状態を
知るために、フィレット部を拡大鏡などで拡大して検査
している。
うに、その上部表面は平坦であるこの様に記載されてい
るが、実際は、このバンプ電極5は、半導体基板1上の
パッシベーション膜3の上に形成され、しかも、電極パ
ッド2上のパッシベーション開口部9の上に形成される
ので、上表面は平坦ではなく、凹部51が形成されてい
る(図8(a))。したがって、この凹部51では、イ
ンナーリード8がバンプ電極5と接合せず、フィレット
部16がこの部分で分断される。従来では、パッシベー
ション開口部9は、バンプ電極5のほぼ中央に位置して
いるので、図9(a)に示されるように、フィレット部
16は等分に分断される(d=e)。そのため接合強度
は向上しないし、拡大鏡などによる検査も困難である。
しかし本発明のように、パッシベーション開口部の、し
たがって、パッシベーション膜凹部51の位置をずらし
て、半導体基板1の辺から離すように配置すると、フィ
レット部16のインナーリード8の先端部の根元に近い
側でフィレット部が長くなり(d>e)、接合強度が向
上すると共に検査が容易になる(図9(b))。
高さを20μmを越す高さにしなくとも、また、パッシ
ベーション開口部を従来より小さくしなくとも、インナ
ーリード表面のSnめっき層とバンプ電極のAuによる
共晶反応などにより生ずるAu−Snなどの合金層がパ
ッシベーション開口部に達することがないので、信頼性
の高い微細バンプ電極を形成することが可能となる。
基板の平面図。
基板の平面図。
の正面及び側面断面図。
ナーリード先端部の平面図。
Claims (5)
- 【請求項1】 半導体素子が形成された半導体基板と、 前記半導体基板上に形成され、前記半導体素子と電気的
に接続された電極パッドと、 前記半導体基板及び前記電極パッドを含む前記半導体基
板上に形成され、前記電極パッドの所定箇所が露出する
開口部を有するパッシベーション膜と、 前記電極パッド上、前記開口部周辺の前記パッシベーシ
ョン膜上及び前記開口部側壁上に形成されたバリヤメタ
ル層と、 前記バリヤメタル層上に形成されたバンプ電極と、 一端にアウターリードが接続され、他端が前記バンプ電
極に接続されたインナーリードとを備え、 前記インナーリードは、その先端が前記半導体基板の所
定の1辺に近いバンプ電極の1辺から、この1辺に対向
する辺に向うように配置されており、前記開口部の中心
は、前記バンプ電極の中心よりも前記バンプ電極の前記
1辺と対向する辺の方に寄っていることを特徴とする半
導体装置。 - 【請求項2】 前記インナーリード表面にはSnめっき
層が形成され、前記バンプ電極にはAuを用いることを
特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記バンプ電極の高さは20μm以下で
あることを特徴とする請求項1又は請求項2に記載の半
導体装置。 - 【請求項4】 半導体基板の所定の一辺に近いバンプ電
極の辺からこのバンプ電極の前記辺に最も近い前記開口
部の辺までの距離は14μm以上あることを特徴とする
請求項1乃至請求項3のいづれかに記載の半導体装置。 - 【請求項5】 前記インナーリードと前記バンプ電極と
の接合によってAu含む合金が形成され、この合金は、
前記開口部の底面には接触していないことを特徴とする
請求項1乃至請求項4のいづれかに記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30284394A JP3217624B2 (ja) | 1994-11-12 | 1994-11-12 | 半導体装置 |
US08/555,392 US5773888A (en) | 1994-11-12 | 1995-11-09 | Semiconductor device having a bump electrode connected to an inner lead |
CN95119213A CN1054237C (zh) | 1994-11-12 | 1995-11-10 | 半导体器件 |
KR1019950040890A KR0178624B1 (ko) | 1994-11-12 | 1995-11-11 | 반도체 장치 |
TW084113362A TW317026B (ja) | 1994-11-12 | 1995-12-14 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30284394A JP3217624B2 (ja) | 1994-11-12 | 1994-11-12 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08139128A true JPH08139128A (ja) | 1996-05-31 |
JP3217624B2 JP3217624B2 (ja) | 2001-10-09 |
Family
ID=17913770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30284394A Expired - Fee Related JP3217624B2 (ja) | 1994-11-12 | 1994-11-12 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5773888A (ja) |
JP (1) | JP3217624B2 (ja) |
KR (1) | KR0178624B1 (ja) |
CN (1) | CN1054237C (ja) |
TW (1) | TW317026B (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100811581B1 (ko) * | 2000-04-28 | 2008-03-10 | 소니 가부시끼 가이샤 | 범프들을 사용하는 반도체 디바이스, 이를 제작하는 방법, 및 범프들을 형성하는 방법 |
JP2010192747A (ja) * | 2009-02-19 | 2010-09-02 | Seiko Instruments Inc | 半導体装置 |
US8922012B2 (en) | 2009-10-01 | 2014-12-30 | Samsung Electronics Co., Ltd. | Integrated circuit chip and flip chip package having the integrated circuit chip |
JP2015050383A (ja) * | 2013-09-03 | 2015-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6111317A (en) * | 1996-01-18 | 2000-08-29 | Kabushiki Kaisha Toshiba | Flip-chip connection type semiconductor integrated circuit device |
KR100295240B1 (ko) * | 1997-04-24 | 2001-11-30 | 마찌다 가쯔히꼬 | 반도체장치 |
JP3070514B2 (ja) * | 1997-04-28 | 2000-07-31 | 日本電気株式会社 | 突起電極を有する半導体装置、半導体装置の実装方法およびその実装構造 |
JPH10321631A (ja) * | 1997-05-19 | 1998-12-04 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
TW453137B (en) * | 1997-08-25 | 2001-09-01 | Showa Denko Kk | Electrode structure of silicon semiconductor device and the manufacturing method of silicon device using it |
US7405149B1 (en) | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
US7381642B2 (en) * | 2004-09-23 | 2008-06-03 | Megica Corporation | Top layers of metal for integrated circuits |
US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
JP4237325B2 (ja) | 1999-03-11 | 2009-03-11 | 株式会社東芝 | 半導体素子およびその製造方法 |
JP2002057252A (ja) * | 2000-08-07 | 2002-02-22 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP3829325B2 (ja) | 2002-02-07 | 2006-10-04 | 日本電気株式会社 | 半導体素子およびその製造方法並びに半導体装置の製造方法 |
TWI235470B (en) * | 2004-05-26 | 2005-07-01 | Advanced Semiconductor Eng | Asymmetric bump structure |
CN100461389C (zh) * | 2005-04-25 | 2009-02-11 | 中芯国际集成电路制造(上海)有限公司 | 平面焊盘设计和制造方法 |
TWI378540B (en) * | 2006-10-14 | 2012-12-01 | Advanpack Solutions Pte Ltd | Chip and manufacturing method thereof |
US8169081B1 (en) * | 2007-12-27 | 2012-05-01 | Volterra Semiconductor Corporation | Conductive routings in integrated circuits using under bump metallization |
US20090278263A1 (en) * | 2008-05-09 | 2009-11-12 | Texas Instruments Incorporated | Reliability wcsp layouts |
CN102350555A (zh) * | 2010-05-11 | 2012-02-15 | 贸联电子(昆山)有限公司 | 一种脉冲热压焊机 |
RU2479509C2 (ru) * | 2010-11-08 | 2013-04-20 | Юрий Георгиевич Мещеряков | Способ производства вяжущих, состоящих преимущественно из оксидов кальция и магния |
US9093332B2 (en) * | 2011-02-08 | 2015-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Elongated bump structure for semiconductor devices |
US8624404B1 (en) * | 2012-06-25 | 2014-01-07 | Advanced Micro Devices, Inc. | Integrated circuit package having offset vias |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR910006967B1 (ko) * | 1987-11-18 | 1991-09-14 | 가시오 게이상기 가부시기가이샤 | 반도체 장치의 범프 전극 구조 및 그 형성 방법 |
JPH02159033A (ja) * | 1988-12-13 | 1990-06-19 | Fujitsu Ltd | 半導体装置 |
JP3152796B2 (ja) * | 1993-05-28 | 2001-04-03 | 株式会社東芝 | 半導体装置およびその製造方法 |
KR950001962A (ko) * | 1993-06-30 | 1995-01-04 | 김광호 | 반도체 칩 범프 |
-
1994
- 1994-11-12 JP JP30284394A patent/JP3217624B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-09 US US08/555,392 patent/US5773888A/en not_active Expired - Lifetime
- 1995-11-10 CN CN95119213A patent/CN1054237C/zh not_active Expired - Fee Related
- 1995-11-11 KR KR1019950040890A patent/KR0178624B1/ko not_active IP Right Cessation
- 1995-12-14 TW TW084113362A patent/TW317026B/zh not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100811581B1 (ko) * | 2000-04-28 | 2008-03-10 | 소니 가부시끼 가이샤 | 범프들을 사용하는 반도체 디바이스, 이를 제작하는 방법, 및 범프들을 형성하는 방법 |
JP2010192747A (ja) * | 2009-02-19 | 2010-09-02 | Seiko Instruments Inc | 半導体装置 |
US8922012B2 (en) | 2009-10-01 | 2014-12-30 | Samsung Electronics Co., Ltd. | Integrated circuit chip and flip chip package having the integrated circuit chip |
JP2015050383A (ja) * | 2013-09-03 | 2015-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3217624B2 (ja) | 2001-10-09 |
KR0178624B1 (ko) | 1999-04-15 |
US5773888A (en) | 1998-06-30 |
CN1054237C (zh) | 2000-07-05 |
KR960019629A (ko) | 1996-06-17 |
TW317026B (ja) | 1997-10-01 |
CN1132934A (zh) | 1996-10-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3217624B2 (ja) | 半導体装置 | |
JP3230348B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP3481444B2 (ja) | 半導体装置及びその製造方法 | |
JP3608205B2 (ja) | 半導体装置及びその製造方法並びに回路基板 | |
JPH0595015A (ja) | 半導体装置 | |
US5994781A (en) | Semiconductor chip package with dual layer terminal and lead structure | |
JP2569400B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JPS63175450A (ja) | 気密封止型半導体装置 | |
JPS63152161A (ja) | 半導体装置 | |
JPS6267829A (ja) | フリップチップの実装構造 | |
JP3274533B2 (ja) | 半導体素子 | |
JP3965767B2 (ja) | 半導体チップの基板実装構造 | |
JP2685900B2 (ja) | フィルムキャリア | |
JPH03268340A (ja) | 半導体装置 | |
JPS62249435A (ja) | 半導体装置 | |
JPH02159033A (ja) | 半導体装置 | |
JPS6158248A (ja) | 薄型半導体装置 | |
JP2551243B2 (ja) | 半導体装置 | |
JP3824076B2 (ja) | フィルムキャリアテープの製造方法 | |
JPH0547847A (ja) | 半導体装置 | |
JPS63107154A (ja) | 樹脂封止型半導体装置 | |
JPH0547848A (ja) | 半導体装置 | |
JP2551373B2 (ja) | テープキャリアおよびこれを用いた半導体装置の製造方法 | |
JPH09252020A (ja) | 半導体装置およびその製造方法 | |
JP4123719B2 (ja) | テープキャリアおよびこれを用いた半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010719 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070803 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080803 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090803 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090803 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |