JPS63107154A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- JPS63107154A JPS63107154A JP61251781A JP25178186A JPS63107154A JP S63107154 A JPS63107154 A JP S63107154A JP 61251781 A JP61251781 A JP 61251781A JP 25178186 A JP25178186 A JP 25178186A JP S63107154 A JPS63107154 A JP S63107154A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 239000011347 resin Substances 0.000 title claims abstract description 23
- 229920005989 resin Polymers 0.000 title claims abstract description 23
- 239000004020 conductor Substances 0.000 claims description 14
- 238000007789 sealing Methods 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000003754 machining Methods 0.000 abstract 1
- 229910000679 solder Inorganic materials 0.000 description 17
- 238000000034 method Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000006073 displacement reaction Methods 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 238000000465 moulding Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- QGVYLCICHZYPJA-UHFFFAOYSA-N [Cr].[Cu].[Au] Chemical compound [Cr].[Cu].[Au] QGVYLCICHZYPJA-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- ZTXONRUJVYXVTJ-UHFFFAOYSA-N chromium copper Chemical compound [Cr][Cu][Cr] ZTXONRUJVYXVTJ-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 150000001879 copper Chemical class 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は樹脂封止型半導体装置に係り、特に半導体チッ
プとリードフレームとの接続にワイヤを使用しないタイ
プの樹脂封止型半導体装置に関する。
プとリードフレームとの接続にワイヤを使用しないタイ
プの樹脂封止型半導体装置に関する。
従来の樹脂封止型半導体装置は一般に、タブ上に固定さ
れた半導体チップと、この半導体チップとボンディング
ワイヤにより接続されたリードフレームとを、樹脂封止
材料で封止して形成した断面形状のパッケージから構成
されている。このような半導体装置においては組立工程
において半導体チップを固定するタブを要する。通常タ
ブと半導体チップの線膨張係数が異なるため、樹脂モー
ルド後或いは温度サイクル中に各所に熱応力が発生する
。特にタブコーナ部はレジンクラック等の故障を生じ易
いという欠点がある。このレジンクラックの防止策とし
てタブとインナーリードとの間隔を広げる工夫もなされ
ているが、これでは半導体チップ寸法に対してパッケー
ジ外寸を大きくせざるを得ない。
れた半導体チップと、この半導体チップとボンディング
ワイヤにより接続されたリードフレームとを、樹脂封止
材料で封止して形成した断面形状のパッケージから構成
されている。このような半導体装置においては組立工程
において半導体チップを固定するタブを要する。通常タ
ブと半導体チップの線膨張係数が異なるため、樹脂モー
ルド後或いは温度サイクル中に各所に熱応力が発生する
。特にタブコーナ部はレジンクラック等の故障を生じ易
いという欠点がある。このレジンクラックの防止策とし
てタブとインナーリードとの間隔を広げる工夫もなされ
ているが、これでは半導体チップ寸法に対してパッケー
ジ外寸を大きくせざるを得ない。
クラック発生に限らず、封止樹脂内部の熱応力、熱変位
が大きいと、半導体チップとレジンの界面が剥離して相
対的なずれを生じ、−回の熱負荷でワイヤが断線するこ
とがある。また繰返しの変位により疲労断線に至ること
もあり、更にワイヤが線長い場合にはワイヤショートの
危険性もある。
が大きいと、半導体チップとレジンの界面が剥離して相
対的なずれを生じ、−回の熱負荷でワイヤが断線するこ
とがある。また繰返しの変位により疲労断線に至ること
もあり、更にワイヤが線長い場合にはワイヤショートの
危険性もある。
加えてワイヤボンディングという工程が不可欠である。
上記の欠点を解消すべく半導体チップとリードの接続に
ワイヤを使用しない技術が提案されている。その一つは
ＣＣＢ法（Ｃｏｎｔｒｏｌｅｄ ｃｏｌｌａｐｓｅ［１
ｏｎｄｉｎｇ法）と呼ばれ、半導体チップ周辺に貫通孔
を開けてその内部に金属配線を施すものである。
ワイヤを使用しない技術が提案されている。その一つは
ＣＣＢ法（Ｃｏｎｔｒｏｌｅｄ ｃｏｌｌａｐｓｅ［１
ｏｎｄｉｎｇ法）と呼ばれ、半導体チップ周辺に貫通孔
を開けてその内部に金属配線を施すものである。
一般には半導体チップ状態で顧客に渡り顧客側でボンデ
ィングするタイプであり樹脂モールドせずに使用される
（特開昭６０−７９７６３号公報９日経マイクロデバイ
ス別冊「マイクロデバイセズ」第２号、特集２．第１４
０頁１日経マグロウヒル社、１９８４年６月１１日発行
参照）。他の一つはＴＡＢ法（Ｔａｐｅ Ａｕｔｏｍａ
ｔｅｄ Ｂｏｎｅｌｉｎｇ法）と呼ばれ箔状のリードを
用いることから剛性上面付実装には好適と言えない（日
経マイクロデバイス３月号、第１２８頁、日経マグロウ
ヒル社、１９８６年３月１日発行参照）。
ィングするタイプであり樹脂モールドせずに使用される
（特開昭６０−７９７６３号公報９日経マイクロデバイ
ス別冊「マイクロデバイセズ」第２号、特集２．第１４
０頁１日経マグロウヒル社、１９８４年６月１１日発行
参照）。他の一つはＴＡＢ法（Ｔａｐｅ Ａｕｔｏｍａ
ｔｅｄ Ｂｏｎｅｌｉｎｇ法）と呼ばれ箔状のリードを
用いることから剛性上面付実装には好適と言えない（日
経マイクロデバイス３月号、第１２８頁、日経マグロウ
ヒル社、１９８６年３月１日発行参照）。
半導体チップ周辺部の貫通孔を利用してリードフレーム
との配線接続を行うとワイヤショート等の問題は解消す
る。しかしインナーリードと半導体チップとの間は上記
の貫通孔直下のチップ〜リード間ジヨイント部のみで接
続されており、一方このチップ−リード間は距離がほと
んど無い。それ故樹脂モールドに際しては半導体チップ
、リードフレーム夫々の位置ずれによって上記ジヨイン
ト部には相当のストレスがかかるという新たな問題が生
ずるが上記従来技術はこの点についての配慮がなされて
いなかった。
との配線接続を行うとワイヤショート等の問題は解消す
る。しかしインナーリードと半導体チップとの間は上記
の貫通孔直下のチップ〜リード間ジヨイント部のみで接
続されており、一方このチップ−リード間は距離がほと
んど無い。それ故樹脂モールドに際しては半導体チップ
、リードフレーム夫々の位置ずれによって上記ジヨイン
ト部には相当のストレスがかかるという新たな問題が生
ずるが上記従来技術はこの点についての配慮がなされて
いなかった。
本発明の目的は半導体チップの貫通孔を用いて半導体バ
ラドルインナーリードを接続したものを樹脂モールドし
ても相互に位置ずれが起こらない樹脂封止型半導体装置
を提供することにある。
ラドルインナーリードを接続したものを樹脂モールドし
ても相互に位置ずれが起こらない樹脂封止型半導体装置
を提供することにある。
上記目的は半導体チップ裏面とインナーリード部の夫々
を凹或いは凸部に加工することによって達成される。
を凹或いは凸部に加工することによって達成される。
貫通孔は半導体チップ周辺の厚さ方向に複数開け、夫々
に配線導体を通す。配線導体は金属或いはろう材を充填
したものが望ましい。この配線導体は一端を半導体チッ
プ上面のパッドに接続し。
に配線導体を通す。配線導体は金属或いはろう材を充填
したものが望ましい。この配線導体は一端を半導体チッ
プ上面のパッドに接続し。
他端をインナーリード上面に接続する。そしてこれらを
封止樹脂にてモールドすることにより本発明の樹脂封止
型半導体装置構成される。
封止樹脂にてモールドすることにより本発明の樹脂封止
型半導体装置構成される。
半導体チップ裏面、インナーリード部夫々の凹または凸
の形成位置は貫通孔開孔部近傍程位ｉαずれ防止機能が
高まるから望ましい。
の形成位置は貫通孔開孔部近傍程位ｉαずれ防止機能が
高まるから望ましい。
加工面から見れば半導体チップ裏面は凸部形成より凹部
形成の方が好ましい。その位置は当該凹部の少なくとも
一部分が、最寄りの貫通孔中心から最寄りの半導体チッ
プ端面までの距離を半径とするチップ裏面上の円内に入
ることが望ましい。
形成の方が好ましい。その位置は当該凹部の少なくとも
一部分が、最寄りの貫通孔中心から最寄りの半導体チッ
プ端面までの距離を半径とするチップ裏面上の円内に入
ることが望ましい。
一方インナーリード部については表裏のいずれでも、ま
た凹、凸いずれでも差し支えないが、凹または凸の中心
がインナーリード部の半導体チップ側端面寄りが望まし
く、上述の通りチップ貫通孔に近づく程効果的なので裏
面よりも上面（チップ搭載面）の方が好ましい。
た凹、凸いずれでも差し支えないが、凹または凸の中心
がインナーリード部の半導体チップ側端面寄りが望まし
く、上述の通りチップ貫通孔に近づく程効果的なので裏
面よりも上面（チップ搭載面）の方が好ましい。
いずれにしても凹部、凸部の数や形状は特に限定されず
、半導体チップ裏面については凹部が点状に散在しても
或いは一本の溝状になっていても差し支えない。
、半導体チップ裏面については凹部が点状に散在しても
或いは一本の溝状になっていても差し支えない。
半導体チップの裏面の凹部或いは凸部に封止樹脂部が係
合するので樹脂部〜チップ間についてはモールド時は勿
論、ヒートサイクル試験等を行っても相互に位置ずれす
ることはない。同様にしてインナーリード部の凹部或い
は凸部にも封止樹脂が係合するから樹脂部〜インナーリ
ード間についても相互の位置ずれは防止できる。従って
結局半導体チップ−インナーリード間が封止樹脂を介し
て結合することになり相互の位置ずれを防げる。
合するので樹脂部〜チップ間についてはモールド時は勿
論、ヒートサイクル試験等を行っても相互に位置ずれす
ることはない。同様にしてインナーリード部の凹部或い
は凸部にも封止樹脂が係合するから樹脂部〜インナーリ
ード間についても相互の位置ずれは防止できる。従って
結局半導体チップ−インナーリード間が封止樹脂を介し
て結合することになり相互の位置ずれを防げる。
よって半導体チップ−インナーリード間を導通接続して
いる貫通孔直下の配線導体端子のみに負荷をかけること
が無いからこの部分での断線等の未然防止も図れること
になる。
いる貫通孔直下の配線導体端子のみに負荷をかけること
が無いからこの部分での断線等の未然防止も図れること
になる。
本発明の実施例に係る樹脂封止型半導体装置につき以下
図面に従って説明する。
図面に従って説明する。
本実施例装置の断面を第１図に示しその部分拡大図を第
２図に示す、各図に示す通り半導体チップ１はその周辺
部に貫通孔３が開けられている。
２図に示す、各図に示す通り半導体チップ１はその周辺
部に貫通孔３が開けられている。
一方リードフレームのリード４の端部は折り曲げられて
、半導体チップ１を搭載するインナーリード５を形成し
ている。半導体チップ１はインナーリード５に直接搭載
されているからいわゆるタブや外部ワイヤは本装置にお
いては存在しない。
、半導体チップ１を搭載するインナーリード５を形成し
ている。半導体チップ１はインナーリード５に直接搭載
されているからいわゆるタブや外部ワイヤは本装置にお
いては存在しない。
各貫通孔３内には配線導体８が通っており、その配線導
体８の一端は半導体チップ１の上面の配線パッドに半田
バンプ９にて接続している。配線導体８の他端はインナ
ーリード５の先端近傍に半田バンプ９（所謂突起電極）
を介して接続している。配線導体８は本実施例において
はアルミニウム線を用いている。
体８の一端は半導体チップ１の上面の配線パッドに半田
バンプ９にて接続している。配線導体８の他端はインナ
ーリード５の先端近傍に半田バンプ９（所謂突起電極）
を介して接続している。配線導体８は本実施例において
はアルミニウム線を用いている。
概略以上の構成の各部品は樹脂２により断面が第１図の
如くモールドされている。
如くモールドされている。
本実施例においては半導体チップ１の裏面に凹部６を、
インナーリード５の表裏先端近傍に凹部７．７′を形成
している。凹部６の形成位置は貫通孔３の軸方向中心線
を軸中心に半径ｒの範囲内に少なくともその一部がかか
るよう形成されている。一方凹部７はインナーリード５
の端面から距離ｍの位置に、凹部７′はインナーリード
５の端面から距離ｍ′の位置に夫々凹部中心を位置させ
である。ｍ、ｍ’共インナーリード５の全長悲の１／２
以下の範囲内にある。いずれにしても各凹部は貫通孔３
に極力近づけることが好ましく本実施例もそのような構
成になっている。
インナーリード５の表裏先端近傍に凹部７．７′を形成
している。凹部６の形成位置は貫通孔３の軸方向中心線
を軸中心に半径ｒの範囲内に少なくともその一部がかか
るよう形成されている。一方凹部７はインナーリード５
の端面から距離ｍの位置に、凹部７′はインナーリード
５の端面から距離ｍ′の位置に夫々凹部中心を位置させ
である。ｍ、ｍ’共インナーリード５の全長悲の１／２
以下の範囲内にある。いずれにしても各凹部は貫通孔３
に極力近づけることが好ましく本実施例もそのような構
成になっている。
半導体チップ１の裏面についての凹部６の配置例を第３
図及び第４図に示す。即ち凹部６の配置の仕方は第３図
に示すように点在させても良く、また第４図のように溝
状にしても良い。
図及び第４図に示す。即ち凹部６の配置の仕方は第３図
に示すように点在させても良く、また第４図のように溝
状にしても良い。
本実施例における配線導体８は上記の如くアルミニウム
線を用いている。具体的には半導体チップ１に温度勾配
を持たせ、サーモマイグレーションによりアルミニウム
線を基板表面から裏面に貫いて形成する。アルミニウム
線のインナ−リード５側端部は先に述べたように半田バ
ンプ９により形成する。この半田バンプ９の形成部分は
第５図に示す通りである。即ちアルミニウム線の先端か
ら半田バンプ９にかけて順次クロム（Ｃｒ）層１０、ク
ロム−銅（Ｏｒ−Ｃｕ）層１１．銅（Ｃｕ）層１２、金
（Ａｕ）層１３の積層構造になっている。
線を用いている。具体的には半導体チップ１に温度勾配
を持たせ、サーモマイグレーションによりアルミニウム
線を基板表面から裏面に貫いて形成する。アルミニウム
線のインナ−リード５側端部は先に述べたように半田バ
ンプ９により形成する。この半田バンプ９の形成部分は
第５図に示す通りである。即ちアルミニウム線の先端か
ら半田バンプ９にかけて順次クロム（Ｃｒ）層１０、ク
ロム−銅（Ｏｒ−Ｃｕ）層１１．銅（Ｃｕ）層１２、金
（Ａｕ）層１３の積層構造になっている。
以上述べた本実施例によれば樹脂２が各凹部に食い込ん
でいる為に半導体チップ１、インナーリード５相互の位
置ずれが生じないという効果がある。
でいる為に半導体チップ１、インナーリード５相互の位
置ずれが生じないという効果がある。
しかも各凹部の位置が貫通孔３の近傍にある為にインナ
ーリード５との接合部における半田バンプ９へのストレ
スを解消可能である。加えて各部品の樹脂との係合部は
凹であるから加工し易く、特に半導体チップ１の裏面の
凹部はエツチングにより容易に形成可能である。
ーリード５との接合部における半田バンプ９へのストレ
スを解消可能である。加えて各部品の樹脂との係合部は
凹であるから加工し易く、特に半導体チップ１の裏面の
凹部はエツチングにより容易に形成可能である。
第６図及び第７図に他の実施例断面図を示す。
第６図に示した実施例ではインナーリード５の下面、半
導体チップ１７ｉ＆面の夫々に凸部１４．１５を突設さ
せである。一方第７図に示した実施例では半導体チップ
１の裏面に凹部６が、インナーリード５の上面に凸部１
４が、そして同じく下面に凹部１４が形成されている。
導体チップ１７ｉ＆面の夫々に凸部１４．１５を突設さ
せである。一方第７図に示した実施例では半導体チップ
１の裏面に凹部６が、インナーリード５の上面に凸部１
４が、そして同じく下面に凹部１４が形成されている。
本発明は各図の通り樹脂２と各部品との係合部が凹部で
あっても凸部、であっても、またその組み合わせであっ
ても差し支えない。
あっても凸部、であっても、またその組み合わせであっ
ても差し支えない。
以上の実施例は半田バンプ９を用いているが、半田チッ
プ１とインナーリード５との接合部について他の実施例
を第８図以降に示す。
プ１とインナーリード５との接合部について他の実施例
を第８図以降に示す。
この他の実施例に係る接合方法はＣＣＢ法によるもので
ある。これによりインナーリード５上に半田ボールを作
成し、この半田ボール上に半導体チップを搭載してリフ
ロー炉に通して接合が完了する。
ある。これによりインナーリード５上に半田ボールを作
成し、この半田ボール上に半導体チップを搭載してリフ
ロー炉に通して接合が完了する。
これを更に詳説すると、先ず第８図に示す如くインナー
リード５上にクロム−銅−金（Ｃｒ−Ｃｕ−Ａｕ）層１
６をメッキ等により設ける。次にその近傍に例えば二酸
化ケイ素（Ｓ ｉ Ｏｚ ）膜１７を形成する。次いで
第９図に示すようにマスク１８を使用して半田を蒸着す
る。すると第９図に示す如く半田層１９が形成される６
次の段階ではリードフレーム４全体をリフロー炉に通す
。これによって半田は表面張力にて第１０図に示される
如く球状化する。
リード５上にクロム−銅−金（Ｃｒ−Ｃｕ−Ａｕ）層１
６をメッキ等により設ける。次にその近傍に例えば二酸
化ケイ素（Ｓ ｉ Ｏｚ ）膜１７を形成する。次いで
第９図に示すようにマスク１８を使用して半田を蒸着す
る。すると第９図に示す如く半田層１９が形成される６
次の段階ではリードフレーム４全体をリフロー炉に通す
。これによって半田は表面張力にて第１０図に示される
如く球状化する。
ここでリードフレーム４のインナーリード５上に貫通孔
３を有する半導体チップ１を搭載する。
３を有する半導体チップ１を搭載する。
貫通孔３の内面にはニッケル（Ｎｉ）或いは金（Ａｕ）
のメッキを施しである。半導体チップ１搭戦後のリード
フレームは再び半田リフロー炉に通す１貫通孔３を例え
ば直径５０μｍ、長さ２５０μｍとすると、半田の表面
張力によって半田層１９の半田は半導体チップ１の上面
にまで容易に吸い上がり、第１１図に示すように貫通孔
３内の配線導体８となる。
のメッキを施しである。半導体チップ１搭戦後のリード
フレームは再び半田リフロー炉に通す１貫通孔３を例え
ば直径５０μｍ、長さ２５０μｍとすると、半田の表面
張力によって半田層１９の半田は半導体チップ１の上面
にまで容易に吸い上がり、第１１図に示すように貫通孔
３内の配線導体８となる。
本実施例による効果は先の第１番目の実施例と共通であ
り、更に配線導体８の形成が容易である。
り、更に配線導体８の形成が容易である。
本発明によれば半導体チップ、インナーリード及び樹脂
部を機械的に強固に係合させることにより半導体チップ
とインナーリードとの相互位置ずれを防止できるからイ
ンナーリード上の半導体チップ搭載部特に接合ろう材の
破壊を防止することが可能である。
部を機械的に強固に係合させることにより半導体チップ
とインナーリードとの相互位置ずれを防止できるからイ
ンナーリード上の半導体チップ搭載部特に接合ろう材の
破壊を防止することが可能である。
更に本発明を適用することにより、タブ、チップとリー
ドを結ぶワイヤ、及びワイヤボンデングを省略すること
ができ製造原価を低く抑えることができること、また同
一半導体チップに対するパッケージ外形を小さくできる
ことに、温度サイクルに対する信頼性を向上できること
等の副次的効果が得られる。
ドを結ぶワイヤ、及びワイヤボンデングを省略すること
ができ製造原価を低く抑えることができること、また同
一半導体チップに対するパッケージ外形を小さくできる
ことに、温度サイクルに対する信頼性を向上できること
等の副次的効果が得られる。
Claims (1)
- 【特許請求の範囲】 １ 半導体チップと、該半導体チップ周辺の厚さ方向に
貫通する複数の孔の夫々に通した配線導体と、該配線導
体を介して前記半導体チップ上面のパッドと接続される
インナーリード部を有するリードフレームと、該インナ
ーリード部並びに前記半導体チップを封止する樹脂部と
を備えてなる樹脂封止型半導体装置において、前記半導
体チップの裏面並びに前記インナーリード部の夫々に凹
部或いは凸部を形成することを特徴とする樹脂封止型半
導体装置。 ２ 前記半導体チップの裏面並びに前記インナーリード
部の双方共凹部を形成することを特徴とする特許請求の
範囲第１項記載の樹脂封止型半導体装置。 ３ 前記半導体チップ裏面の凹部の少なくとも一部分は
最寄りの前記貫通孔中心から最寄りの前記半導体チップ
端面までの距離を半径とする前記裏面上の円内に位置さ
せることを特徴とする特許請求の範囲第２項記載の樹脂
封止型半導体装置。 ４ 前記インナーリード部の凹部中心は該インナーリー
ド部の前記半導体チップ側端面寄りであることを特徴と
する特許請求の範囲第２項記載の樹脂封止型半導体装置
。 ５ 前記半導体チップ裏面の凹部は溝状であることを特
徴とする特許請求の範囲第２項記載の樹脂封止型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251781A JPS63107154A (ja) | 1986-10-24 | 1986-10-24 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251781A JPS63107154A (ja) | 1986-10-24 | 1986-10-24 | 樹脂封止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107154A true JPS63107154A (ja) | 1988-05-12 |
Family
ID=17227828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251781A Pending JPS63107154A (ja) | 1986-10-24 | 1986-10-24 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107154A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304954A (ja) * | 1989-05-18 | 1990-12-18 | Mitsubishi Electric Corp | 半導体装置 |
| KR100269551B1 (ko) * | 1996-07-18 | 2000-10-16 | 가네꼬 히사시 | 반도체 패키지 장치 및 그 제조 방법(Packaged semiconductor device and method of manufacturing the same) |
| WO2020113350A1 (es) * | 2018-12-05 | 2020-06-11 | Pontificia Universidad Catolica De Chile | Dispositivo para evitar episodios de apnea en infantes |
-
1986
- 1986-10-24 JP JP61251781A patent/JPS63107154A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304954A (ja) * | 1989-05-18 | 1990-12-18 | Mitsubishi Electric Corp | 半導体装置 |
| KR100269551B1 (ko) * | 1996-07-18 | 2000-10-16 | 가네꼬 히사시 | 반도체 패키지 장치 및 그 제조 방법(Packaged semiconductor device and method of manufacturing the same) |
| WO2020113350A1 (es) * | 2018-12-05 | 2020-06-11 | Pontificia Universidad Catolica De Chile | Dispositivo para evitar episodios de apnea en infantes |
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