JPH08137915A - データ収集装置 - Google Patents
データ収集装置Info
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- JPH08137915A JPH08137915A JP6270989A JP27098994A JPH08137915A JP H08137915 A JPH08137915 A JP H08137915A JP 6270989 A JP6270989 A JP 6270989A JP 27098994 A JP27098994 A JP 27098994A JP H08137915 A JPH08137915 A JP H08137915A
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- digital signal
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Abstract
(57)【要約】
【目的】 少ないメモリ容量でアナログ入力信号を正確
に再現可能なデジタルデータが収集できるＣＰＵの自由
度が高いデータ収集装置を提供する。 【構成】 サンプルホールド回路１１とＡ／Ｄ変換器１
２とデュアルポートメモリ１３とアドレス生成回路１７
とタイミング信号発生回路１８によって、可変分周回路
１９の出力信号周期に応じた周期で入力信号がデジタル
化されて記憶される回路を構成するとともに、タイミン
グ信号発生回路からＣＰＵ１５に対してデータ格納完了
毎に割込信号を出力させ、通常処理実行中の割込信号に
対しては、ＣＰＵに、その回に収集されたデータのデー
タ格納用メモリ１６への転送と、そのデータの変化率に
応じたサンプリング周期の変更（可変分周回路の制御）
を行わせ、優先度の高い処理の実行中の割込信号に対し
ては、割込信号数のカウントを行わせておき、処理完了
後に、カウント値分のデータの転送を実行させる。
に再現可能なデジタルデータが収集できるＣＰＵの自由
度が高いデータ収集装置を提供する。 【構成】 サンプルホールド回路１１とＡ／Ｄ変換器１
２とデュアルポートメモリ１３とアドレス生成回路１７
とタイミング信号発生回路１８によって、可変分周回路
１９の出力信号周期に応じた周期で入力信号がデジタル
化されて記憶される回路を構成するとともに、タイミン
グ信号発生回路からＣＰＵ１５に対してデータ格納完了
毎に割込信号を出力させ、通常処理実行中の割込信号に
対しては、ＣＰＵに、その回に収集されたデータのデー
タ格納用メモリ１６への転送と、そのデータの変化率に
応じたサンプリング周期の変更（可変分周回路の制御）
を行わせ、優先度の高い処理の実行中の割込信号に対し
ては、割込信号数のカウントを行わせておき、処理完了
後に、カウント値分のデータの転送を実行させる。
Description
【０００１】
【産業上の利用分野】本発明は、データ収集装置に係わ
り、特に、連続的に入力されるアナログデータをデジタ
ル化して記憶するデータ収集装置に関する。
り、特に、連続的に入力されるアナログデータをデジタ
ル化して記憶するデータ収集装置に関する。
【０００２】
【従来の技術】連続的に入力されるアナログデータをデ
ジタル化して記憶するデータ収集装置では、データの収
集と並行して、たとえば、データの表示などの収集した
データを用いた処理を行わせるために、図６に示したよ
うに、データ収集装置内に、ＣＰＵが設けられているも
のが多い。
ジタル化して記憶するデータ収集装置では、データの収
集と並行して、たとえば、データの表示などの収集した
データを用いた処理を行わせるために、図６に示したよ
うに、データ収集装置内に、ＣＰＵが設けられているも
のが多い。
【０００３】以下、この図を用いて、従来のデータ収集
装置の動作の概要を説明する。
装置の動作の概要を説明する。
【０００４】サンプルホールド回路４１は、基準クロッ
ク発生源４３から制御信号が入力された際に、入力アナ
ログ信号（電圧）をサンプリングして、サンプリングし
た電圧を出力し続ける（ホールドする）回路であり、サ
ンプルホールド回路４１が出力する電圧は、Ａ／Ｄ（ア
ナログ／デジタル）変換器４２によって、デジタルデー
タに変換される。このＡ／Ｄ変換器４２における、デジ
タルデータへの変換も、基準クロック発生源４３から制
御信号入力に応じて行われる。
ク発生源４３から制御信号が入力された際に、入力アナ
ログ信号（電圧）をサンプリングして、サンプリングし
た電圧を出力し続ける（ホールドする）回路であり、サ
ンプルホールド回路４１が出力する電圧は、Ａ／Ｄ（ア
ナログ／デジタル）変換器４２によって、デジタルデー
タに変換される。このＡ／Ｄ変換器４２における、デジ
タルデータへの変換も、基準クロック発生源４３から制
御信号入力に応じて行われる。
【０００５】Ａ／Ｄ変換器４２は、デジタルデータへの
変換が完了したときに所定の制御信号を出力し、また、
データの出力指示を受けた際に、変換したデジタルデー
タをデータバス３１上に出力するようになっており、図
示したデータ収集装置では、変換が完了したことを示す
制御信号が、割込信号としてＣＰＵ４４に入力されてい
る。ＣＰＵ４４は、割込信号が入力された際には、他の
処理を一時中断して、Ａ／Ｄ変換器４２に対して割り当
てられている所定のアドレス情報を、アドレスバス３２
に出力する。
変換が完了したときに所定の制御信号を出力し、また、
データの出力指示を受けた際に、変換したデジタルデー
タをデータバス３１上に出力するようになっており、図
示したデータ収集装置では、変換が完了したことを示す
制御信号が、割込信号としてＣＰＵ４４に入力されてい
る。ＣＰＵ４４は、割込信号が入力された際には、他の
処理を一時中断して、Ａ／Ｄ変換器４２に対して割り当
てられている所定のアドレス情報を、アドレスバス３２
に出力する。
【０００６】アドレスデコーダ４５は、所定のアドレス
情報がアドレスバス３２上に出力されたことを検出した
際、Ａ／Ｄ変換器４２に対して、データの出力指示を行
い、Ａ／Ｄ変換器４２は、データバス３１上へ、変換し
たデジタルデータを出力する。ＣＰＵ４４は、データバ
ス３１上のデータを受け取り、そのデータを、データ格
納用メモリ４６の、たとえば、前回のデータの隣のアド
レスに記憶させ、中断していた処理を再開する。
情報がアドレスバス３２上に出力されたことを検出した
際、Ａ／Ｄ変換器４２に対して、データの出力指示を行
い、Ａ／Ｄ変換器４２は、データバス３１上へ、変換し
たデジタルデータを出力する。ＣＰＵ４４は、データバ
ス３１上のデータを受け取り、そのデータを、データ格
納用メモリ４６の、たとえば、前回のデータの隣のアド
レスに記憶させ、中断していた処理を再開する。
【０００７】
【発明が解決しようとする課題】以上、説明したよう
に、従来のデータ収集装置では、アナログ入力信号のデ
ジタルデータへの変換が完了したときだけにＣＰＵが使
用されるようになっているので、他の処理を並行して進
めることが可能となっている。
に、従来のデータ収集装置では、アナログ入力信号のデ
ジタルデータへの変換が完了したときだけにＣＰＵが使
用されるようになっているので、他の処理を並行して進
めることが可能となっている。
【０００８】しかしながら、データのサンプリング周期
は、アナログ入力信号の変化を忠実に再現できる周期に
設定されることになるため、データのサンプリングが一
定周期で行われる構成となっている従来のデータ収集装
置では、アナログ入力信号が全く変化していないときに
も、変化が急峻なときに必要とされる周期でデータの収
集が行われてしまうことになる。
は、アナログ入力信号の変化を忠実に再現できる周期に
設定されることになるため、データのサンプリングが一
定周期で行われる構成となっている従来のデータ収集装
置では、アナログ入力信号が全く変化していないときに
も、変化が急峻なときに必要とされる周期でデータの収
集が行われてしまうことになる。
【０００９】実際上、データ収集装置では、常に、細か
くデータ収集を行う必要があるアナログ信号が対象とさ
れることはなく、従来のデータ収集装置では、メモリが
無駄に使用される場合が多くなっていた。また、急峻な
変化をすることがあるアナログ入力信号を収集させる場
合には、データ収集処理にＣＰＵが拘束されてしまい、
他の処理の実行速度が低下してしまうという問題もあっ
た。
くデータ収集を行う必要があるアナログ信号が対象とさ
れることはなく、従来のデータ収集装置では、メモリが
無駄に使用される場合が多くなっていた。また、急峻な
変化をすることがあるアナログ入力信号を収集させる場
合には、データ収集処理にＣＰＵが拘束されてしまい、
他の処理の実行速度が低下してしまうという問題もあっ
た。
【００１０】そこで、本発明の目的は、少ないメモリ容
量でアナログ入力信号を正確に再現できるデジタルデー
タが収集できるデータ収集装置を提供することにある。
量でアナログ入力信号を正確に再現できるデジタルデー
タが収集できるデータ収集装置を提供することにある。
【００１１】また、本発明の他の目的は、データ収集装
置を構成するＣＰＵの負荷を、その処理内容に応じて変
更できるデータ収集装置を提供することにある。
置を構成するＣＰＵの負荷を、その処理内容に応じて変
更できるデータ収集装置を提供することにある。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
（イ）入力されるアナログ信号をデジタル信号に変換す
るためのＡ／Ｄ変換手段と、（ロ）このＡ／Ｄ変換手段
によって変換されたデジタル信号を記憶するための記憶
手段と、（ハ）Ａ／Ｄ変換手段に一定の周期でデジタル
信号への変換の実行を指示する指示手段と、（ニ）この
指示手段による指示に応じてＡ／Ｄ変換手段が変換した
デジタル信号が所定の条件を満たしているか否かを判断
するとともに、そのデジタル信号を記憶手段に転送する
転送手段と、（ホ）この転送手段が所定の条件を満たし
ていると判断した場合には、指示手段による指示の周期
を第１の周期に設定し、それ以外の場合には、指示手段
による指示の周期を第１の周期とは異なる第２の周期に
設定する周期設定手段とを具備する。
（イ）入力されるアナログ信号をデジタル信号に変換す
るためのＡ／Ｄ変換手段と、（ロ）このＡ／Ｄ変換手段
によって変換されたデジタル信号を記憶するための記憶
手段と、（ハ）Ａ／Ｄ変換手段に一定の周期でデジタル
信号への変換の実行を指示する指示手段と、（ニ）この
指示手段による指示に応じてＡ／Ｄ変換手段が変換した
デジタル信号が所定の条件を満たしているか否かを判断
するとともに、そのデジタル信号を記憶手段に転送する
転送手段と、（ホ）この転送手段が所定の条件を満たし
ていると判断した場合には、指示手段による指示の周期
を第１の周期に設定し、それ以外の場合には、指示手段
による指示の周期を第１の周期とは異なる第２の周期に
設定する周期設定手段とを具備する。
【００１３】すなわち、請求項１記載の発明では、入力
されるアナログ信号を基に作成されたデジタル信号が、
所定の条件を満たしているか否かによって、そのデジタ
ル信号が作成される周期が変更されるように、データ収
集装置を構成する。なお、所定の条件としては、たとえ
ば、前回のデジタル信号と、今回のデジタル信号の変化
率を用いることができる。
されるアナログ信号を基に作成されたデジタル信号が、
所定の条件を満たしているか否かによって、そのデジタ
ル信号が作成される周期が変更されるように、データ収
集装置を構成する。なお、所定の条件としては、たとえ
ば、前回のデジタル信号と、今回のデジタル信号の変化
率を用いることができる。
【００１４】請求項２記載の発明は、（イ）入力される
アナログ信号をデジタル信号に変換するためのＡ／Ｄ変
換手段と、（ロ）このＡ／Ｄ変換手段によって変換され
たデジタル信号を記憶するための第１記憶手段と、
（ハ）Ａ／Ｄ変換手段に一定の周期でデジタル信号への
変換の実行を指示する指示手段と、（ニ）この指示手段
による指示に応じてＡ／Ｄ変換手段が変換したデジタル
信号を一時的に記憶するための第２記憶手段と、（ホ）
第２記憶手段へのデジタル信号の格納が完了するたびに
所定の制御信号を出力する制御信号出力手段と、（ヘ）
この制御信号出力手段が所定の制御信号を出力したとき
に、第２記憶手段に記憶されたデジタル信号のうち、第
１記憶手段への転送が行われていないデジタル信号を読
み出して、読み出したデジタル信号が所定の条件を満た
しているか否かを判断するとともに、そのデジタル信号
を第１記憶手段に転送する転送手段と、（ト）この転送
手段において、転送を行うデジタル信号が所定の条件を
満たしていると判断された場合には、指示手段による指
示の周期を第１の周期に設定し、それ以外の場合には、
指示手段による指示の周期を第１の周期とは異なる第２
の周期に設定する周期設定手段とを具備する。
アナログ信号をデジタル信号に変換するためのＡ／Ｄ変
換手段と、（ロ）このＡ／Ｄ変換手段によって変換され
たデジタル信号を記憶するための第１記憶手段と、
（ハ）Ａ／Ｄ変換手段に一定の周期でデジタル信号への
変換の実行を指示する指示手段と、（ニ）この指示手段
による指示に応じてＡ／Ｄ変換手段が変換したデジタル
信号を一時的に記憶するための第２記憶手段と、（ホ）
第２記憶手段へのデジタル信号の格納が完了するたびに
所定の制御信号を出力する制御信号出力手段と、（ヘ）
この制御信号出力手段が所定の制御信号を出力したとき
に、第２記憶手段に記憶されたデジタル信号のうち、第
１記憶手段への転送が行われていないデジタル信号を読
み出して、読み出したデジタル信号が所定の条件を満た
しているか否かを判断するとともに、そのデジタル信号
を第１記憶手段に転送する転送手段と、（ト）この転送
手段において、転送を行うデジタル信号が所定の条件を
満たしていると判断された場合には、指示手段による指
示の周期を第１の周期に設定し、それ以外の場合には、
指示手段による指示の周期を第１の周期とは異なる第２
の周期に設定する周期設定手段とを具備する。
【００１５】すなわち、請求項２記載の発明では、請求
項１記載の発明に、作成されたデジタル信号を一時的に
記憶する第２記憶手段を付加し、第２記憶手段にデジタ
ルデータの格納が行われた際に、転送手段に対してその
ことが通知されるようにデータ収集装置を構成する。こ
れにより、転送手段を構成するＣＰＵの自由度が高くな
り、その結果として、データ収集装置の総合的な能力を
向上させることができることになる。
項１記載の発明に、作成されたデジタル信号を一時的に
記憶する第２記憶手段を付加し、第２記憶手段にデジタ
ルデータの格納が行われた際に、転送手段に対してその
ことが通知されるようにデータ収集装置を構成する。こ
れにより、転送手段を構成するＣＰＵの自由度が高くな
り、その結果として、データ収集装置の総合的な能力を
向上させることができることになる。
【００１６】請求項３記載の発明は、（イ）データ収集
処理の優先度を指定する指定手段と、（ロ）入力される
アナログ信号をデジタル信号に変換するためのＡ／Ｄ変
換手段と、（ハ）このＡ／Ｄ変換手段によって変換され
たデジタル信号を記憶するための第１記憶手段と、
（ニ）Ａ／Ｄ変換手段に一定の周期でデジタル信号への
変換の実行を指示する指示手段と、（ホ）この指示手段
による指示に応じてＡ／Ｄ変換手段が変換したデジタル
信号を所定数記憶するための第２記憶手段と、（ヘ）こ
の第２記憶手段にＡ／Ｄ変換手段が変換したデジタル信
号を格納する際に、第２記憶手段内の最も古いデジタル
信号が記憶された領域に格納されるようにそのデジタル
信号の格納領域を制御する制御手段と、（ト）第２記憶
手段へのデジタル信号の格納が完了するたびに所定の制
御信号を出力する制御信号出力手段と、（チ）指定手段
によってデータ収集処理の優先度が高く指定されていた
場合において、制御信号出力手段が所定の制御信号を出
力したときに、第２記憶手段に記憶されたデジタル信号
のうち、第１記憶手段への格納が行われていないデジタ
ル信号を読み出して、読み出したデジタル信号が所定の
条件を満たしているか否かを判断するとともに、そのデ
ジタル信号を第１記憶手段に転送する転送手段と、
（リ）この転送手段において、転送を行うデジタル信号
が所定の条件を満たしていると判断された場合には、指
示手段による指示の周期を第１の周期に設定し、それ以
外の場合には、指示手段による指示の周期を第１の周期
とは異なる第２の周期に設定する周期設定手段と、
（ヌ）指定手段によってデータ収集処理の優先度が低く
指定されていた場合に、制御信号出力手段が制御信号を
出力するたびに、カウント値をカウントアップさせるカ
ウント手段と、（ル）このカウント手段によるカウント
値が設定値を上回ったときに、第２記憶手段に記憶され
たデジタル信号のうち、第１記憶手段への格納が行われ
ていない、カウント値と一致する数のデジタル信号を読
み出して、それらのデジタル信号を第１記憶手段に転送
するとともに、カウント手段によるカウント値を“０”
にリセットする第２転送手段とを具備する。
処理の優先度を指定する指定手段と、（ロ）入力される
アナログ信号をデジタル信号に変換するためのＡ／Ｄ変
換手段と、（ハ）このＡ／Ｄ変換手段によって変換され
たデジタル信号を記憶するための第１記憶手段と、
（ニ）Ａ／Ｄ変換手段に一定の周期でデジタル信号への
変換の実行を指示する指示手段と、（ホ）この指示手段
による指示に応じてＡ／Ｄ変換手段が変換したデジタル
信号を所定数記憶するための第２記憶手段と、（ヘ）こ
の第２記憶手段にＡ／Ｄ変換手段が変換したデジタル信
号を格納する際に、第２記憶手段内の最も古いデジタル
信号が記憶された領域に格納されるようにそのデジタル
信号の格納領域を制御する制御手段と、（ト）第２記憶
手段へのデジタル信号の格納が完了するたびに所定の制
御信号を出力する制御信号出力手段と、（チ）指定手段
によってデータ収集処理の優先度が高く指定されていた
場合において、制御信号出力手段が所定の制御信号を出
力したときに、第２記憶手段に記憶されたデジタル信号
のうち、第１記憶手段への格納が行われていないデジタ
ル信号を読み出して、読み出したデジタル信号が所定の
条件を満たしているか否かを判断するとともに、そのデ
ジタル信号を第１記憶手段に転送する転送手段と、
（リ）この転送手段において、転送を行うデジタル信号
が所定の条件を満たしていると判断された場合には、指
示手段による指示の周期を第１の周期に設定し、それ以
外の場合には、指示手段による指示の周期を第１の周期
とは異なる第２の周期に設定する周期設定手段と、
（ヌ）指定手段によってデータ収集処理の優先度が低く
指定されていた場合に、制御信号出力手段が制御信号を
出力するたびに、カウント値をカウントアップさせるカ
ウント手段と、（ル）このカウント手段によるカウント
値が設定値を上回ったときに、第２記憶手段に記憶され
たデジタル信号のうち、第１記憶手段への格納が行われ
ていない、カウント値と一致する数のデジタル信号を読
み出して、それらのデジタル信号を第１記憶手段に転送
するとともに、カウント手段によるカウント値を“０”
にリセットする第２転送手段とを具備する。
【００１７】すなわち、請求項３記載の発明では、第２
記憶手段を複数のデジタルデータが記憶できるものと
し、第２記憶手段にデジタルデータの格納が行われた際
に、データ収集処理の相対的な優先度に応じて、転送手
段とカント手段が択一的に実行されるようにする。デー
タ収集処理の優先度が相対的に低い場合に実行されるカ
ウント手段では、制御信号の数がカウントされるだけで
あるので、その処理の実行に要する時間は僅かであり、
転送手段を構成するＣＰＵの自由度が更に高くなり、デ
ータ収集装置の総合的な能力を向上させることができる
ことになる。
記憶手段を複数のデジタルデータが記憶できるものと
し、第２記憶手段にデジタルデータの格納が行われた際
に、データ収集処理の相対的な優先度に応じて、転送手
段とカント手段が択一的に実行されるようにする。デー
タ収集処理の優先度が相対的に低い場合に実行されるカ
ウント手段では、制御信号の数がカウントされるだけで
あるので、その処理の実行に要する時間は僅かであり、
転送手段を構成するＣＰＵの自由度が更に高くなり、デ
ータ収集装置の総合的な能力を向上させることができる
ことになる。
【００１８】なお、第２記憶手段は、デュアルポートメ
モリによって構成することが望ましい。
モリによって構成することが望ましい。
【００１９】
【実施例】以下、実施例につき本発明を詳細に説明す
る。
る。
【００２０】図１に、本発明の一実施例によるデータ収
集装置の概要を示す。まず、この図を用いて、実施例の
データ収集装置を構成する各回路の説明を行う。
集装置の概要を示す。まず、この図を用いて、実施例の
データ収集装置を構成する各回路の説明を行う。
【００２１】サンプルホールド回路１１は、アナログ入
力信号をサンプリングして、ホールドする回路であり、
そのサンプリングおよびホールドタイミングは、詳細は
後述するタイミング信号生成回路１８からの制御信号に
よって制御されており、サンプルホールド回路１１によ
ってホールドされたアナログデータ（電圧）は、Ａ／Ｄ
変換器１２に入力されている。Ａ／Ｄ（アナログ／デジ
タル）変換器１２は、入力されたアナログデータを、Ｎ
ビットのデジタル信号に変換する回路であり、変換を行
うタイミングは、タイミング信号生成回路１８からの制
御信号によって制御されており、その出力であるデジタ
ルデータは、デュアルポートメモリ１３に入力されてい
る。
力信号をサンプリングして、ホールドする回路であり、
そのサンプリングおよびホールドタイミングは、詳細は
後述するタイミング信号生成回路１８からの制御信号に
よって制御されており、サンプルホールド回路１１によ
ってホールドされたアナログデータ（電圧）は、Ａ／Ｄ
変換器１２に入力されている。Ａ／Ｄ（アナログ／デジ
タル）変換器１２は、入力されたアナログデータを、Ｎ
ビットのデジタル信号に変換する回路であり、変換を行
うタイミングは、タイミング信号生成回路１８からの制
御信号によって制御されており、その出力であるデジタ
ルデータは、デュアルポートメモリ１３に入力されてい
る。
【００２２】デュアルポートメモリ１３は、Ｎビット単
位でデータが記憶されるＭ個のセルを有するメモリであ
り、Ａ／Ｄ変換器１２からのデジタル信号が記憶される
セルの指定は、アドレス生成回路１７からのアドレス情
報によって行われ、データのセルへの書き込みは、タイ
ミング信号生成回路１８から所定の制御信号が入力され
たときに実行される。
位でデータが記憶されるＭ個のセルを有するメモリであ
り、Ａ／Ｄ変換器１２からのデジタル信号が記憶される
セルの指定は、アドレス生成回路１７からのアドレス情
報によって行われ、データのセルへの書き込みは、タイ
ミング信号生成回路１８から所定の制御信号が入力され
たときに実行される。
【００２３】リード・オンリ・メモリ（ＲＯＭ）１４
は、Ｎビットのアドレス情報でアドレスされるＲＯＭで
あり、図示してあるように、アドレス情報として、デュ
アルポートメモリ１３内に記憶されたデータが入力され
るようになっている。このＲＯＭ１４の各アドレスに
は、予め、そのアドレスと一致する入力信号に対して、
出力すべきデータが書き込まれており、デュアルポート
メモリ１３内のデータは、このＲＯＭ１４によって、た
とえば、線形化され、データバス３１上に出力されるこ
とになる。
は、Ｎビットのアドレス情報でアドレスされるＲＯＭで
あり、図示してあるように、アドレス情報として、デュ
アルポートメモリ１３内に記憶されたデータが入力され
るようになっている。このＲＯＭ１４の各アドレスに
は、予め、そのアドレスと一致する入力信号に対して、
出力すべきデータが書き込まれており、デュアルポート
メモリ１３内のデータは、このＲＯＭ１４によって、た
とえば、線形化され、データバス３１上に出力されるこ
とになる。
【００２４】ＣＰＵ１５は、実施例のデータ収集装置の
各回路を統合的に制御する制御回路であり、タイミング
信号発生回路１８から割込信号が入力された際に、デュ
アルポートメモリ１３、ＲＯＭ１４、データ格納用メモ
リ１６、可変分周回路１９を制御することによって、デ
ータ格納用メモリ１６に、収集したデータを格納するよ
うにプログラムされている。なお、データ格納用メモリ
１６の記憶領域は、図２に模式的に示したように、サン
プリング周期記憶領域３５とデータ記憶領域３６に分割
されており、ＣＰＵ１５は、データ格納用メモリ１６の
データ記憶領域３６に、収集したデータを格納する。こ
のＣＰＵ１５の、割込信号が入力された際の動作手順の
詳細は、後述する。
各回路を統合的に制御する制御回路であり、タイミング
信号発生回路１８から割込信号が入力された際に、デュ
アルポートメモリ１３、ＲＯＭ１４、データ格納用メモ
リ１６、可変分周回路１９を制御することによって、デ
ータ格納用メモリ１６に、収集したデータを格納するよ
うにプログラムされている。なお、データ格納用メモリ
１６の記憶領域は、図２に模式的に示したように、サン
プリング周期記憶領域３５とデータ記憶領域３６に分割
されており、ＣＰＵ１５は、データ格納用メモリ１６の
データ記憶領域３６に、収集したデータを格納する。こ
のＣＰＵ１５の、割込信号が入力された際の動作手順の
詳細は、後述する。
【００２５】アドレス生成回路１７は、Ａ／Ｄ変換器１
２が出力するデジタルデータの格納を行う、デュアルポ
ートメモリ１３のセルを特定するためのアドレスを生成
する回路であり、アドレス生成回路１７は、タイミング
信号生成回路１８から制御信号が入力されるたびに、デ
ジタルデータが書き込まれるセルが、デュアルポートメ
モリ１３内で巡回するようにアドレスを変更する。
２が出力するデジタルデータの格納を行う、デュアルポ
ートメモリ１３のセルを特定するためのアドレスを生成
する回路であり、アドレス生成回路１７は、タイミング
信号生成回路１８から制御信号が入力されるたびに、デ
ジタルデータが書き込まれるセルが、デュアルポートメ
モリ１３内で巡回するようにアドレスを変更する。
【００２６】すなわち、このアドレス生成回路１７によ
って、デュアルポートメモリ１３内には、サンプリング
されたＫ＋１番目のデータからＫ＋Ｍ（Ｍは、セル数）
番目のデータが、図３に模式的に示したような形で記憶
されることになる。なお、Ｋは、サンプリングが開始さ
れた時点では、“０”となり、その後、サンプリングの
経過に伴い増加する整数であり、Ｋ＋１番目のデータが
記憶されるセルは、Ｋによって異なることになる。
って、デュアルポートメモリ１３内には、サンプリング
されたＫ＋１番目のデータからＫ＋Ｍ（Ｍは、セル数）
番目のデータが、図３に模式的に示したような形で記憶
されることになる。なお、Ｋは、サンプリングが開始さ
れた時点では、“０”となり、その後、サンプリングの
経過に伴い増加する整数であり、Ｋ＋１番目のデータが
記憶されるセルは、Ｋによって異なることになる。
【００２７】タイミング信号生成回路１８は、可変分周
回路１９から所定の信号が入力されるたびに、サンプル
ホールド回路１１およびＡ／Ｄ変換器１２、デュアルポ
ートメモリ１３、ＣＰＵ１５、アドレス生成回路１７
に、それぞれ、制御信号を供給するように構成された回
路であり、たとえば、デュアルポートメモリ１３には、
Ａ／Ｄ変換器によるＡ／Ｄ変換が完了した後に、制御信
号（書込指示信号）を供給し、ＣＰＵ１５には、デュア
ルポートメモリ１３への書込が完了した段階で、制御信
号（割込信号）を供給する。
回路１９から所定の信号が入力されるたびに、サンプル
ホールド回路１１およびＡ／Ｄ変換器１２、デュアルポ
ートメモリ１３、ＣＰＵ１５、アドレス生成回路１７
に、それぞれ、制御信号を供給するように構成された回
路であり、たとえば、デュアルポートメモリ１３には、
Ａ／Ｄ変換器によるＡ／Ｄ変換が完了した後に、制御信
号（書込指示信号）を供給し、ＣＰＵ１５には、デュア
ルポートメモリ１３への書込が完了した段階で、制御信
号（割込信号）を供給する。
【００２８】可変分周回路１９は、基準クロック発生回
路２０から入力される、一定周期の基準クロックを分周
した（周波数をＬ（整数）分の１に下げた）信号を出力
する回路であり、Ｌを変更できるように構成されてい
る。なお、Ｌは、アドレスデコーダ２１から制御信号が
入力された際に、データバス３１上に出力されているデ
ータに応じて変更されるようになっている。
路２０から入力される、一定周期の基準クロックを分周
した（周波数をＬ（整数）分の１に下げた）信号を出力
する回路であり、Ｌを変更できるように構成されてい
る。なお、Ｌは、アドレスデコーダ２１から制御信号が
入力された際に、データバス３１上に出力されているデ
ータに応じて変更されるようになっている。
【００２９】このように構成された実施例のデータ収集
装置では、可変分周回路１９から制御信号が出力される
たびに、アナログ入力信号を基に、デジタルデータが作
成され、デュアルポートメモリ１３に順に書き込まれて
いく。そして、ＣＰＵ１５は、デュアルポートメモリ１
３への書き込みが行われるたびに、割込信号を受信する
ことになる。
装置では、可変分周回路１９から制御信号が出力される
たびに、アナログ入力信号を基に、デジタルデータが作
成され、デュアルポートメモリ１３に順に書き込まれて
いく。そして、ＣＰＵ１５は、デュアルポートメモリ１
３への書き込みが行われるたびに、割込信号を受信する
ことになる。
【００３０】以下、図４を用いて、実施例のデータ収集
装置における、割込信号が入力された際のＣＰＵの基本
動作を説明する。
装置における、割込信号が入力された際のＣＰＵの基本
動作を説明する。
【００３１】割込信号が入力された際、ＣＰＵは、デュ
アルポートメモリ１３から読み出すデータを特定する情
報であるアドレスＡRDと、読み出すデータを格納するデ
ータ格納用メモリの記憶領域を特定する情報であるアド
レスＡWTを決定（ステップＳ１０１）する。なお、対象
とするデータが、最初のサンプリングデータである場合
には、ＡRD、ＡWTとして、予め定められている初期値が
使用され、２回目以降のサンプリングデータに対して
は、前回、処理を行ったアドレスである、ＡRD′と
ＡWT′が参照されて、ＡRD、ＡWTが決定される。
アルポートメモリ１３から読み出すデータを特定する情
報であるアドレスＡRDと、読み出すデータを格納するデ
ータ格納用メモリの記憶領域を特定する情報であるアド
レスＡWTを決定（ステップＳ１０１）する。なお、対象
とするデータが、最初のサンプリングデータである場合
には、ＡRD、ＡWTとして、予め定められている初期値が
使用され、２回目以降のサンプリングデータに対して
は、前回、処理を行ったアドレスである、ＡRD′と
ＡWT′が参照されて、ＡRD、ＡWTが決定される。
【００３２】ＡRD、ＡWTを決定したＣＰＵは、アドレス
ＡRDをアドレスバス３２上に出力することにより、デュ
アルポートメモリ１３に、アドレスＡRDのデータの出力
を指示し、その結果として、データバス３１上に出力さ
れることになるデータＰを、内部のレジスタに取り込む
（ステップＳ１０２）。なお、既に説明したように、デ
ュアルポートメモリ１３のデータ出力は、ＲＯＭ１４に
アドレスデータとして供給されているため、ＣＰＵがデ
ータバス３１から取り込むデータＰは、たとえば、線形
データへの変換など、処理が行いやすいように補正が施
されたデータとなっている。
ＡRDをアドレスバス３２上に出力することにより、デュ
アルポートメモリ１３に、アドレスＡRDのデータの出力
を指示し、その結果として、データバス３１上に出力さ
れることになるデータＰを、内部のレジスタに取り込む
（ステップＳ１０２）。なお、既に説明したように、デ
ュアルポートメモリ１３のデータ出力は、ＲＯＭ１４に
アドレスデータとして供給されているため、ＣＰＵがデ
ータバス３１から取り込むデータＰは、たとえば、線形
データへの変換など、処理が行いやすいように補正が施
されたデータとなっている。
【００３３】データＰの取得後、ＣＰＵは、前回、取得
したデータであるデータＰOLD とデータＰの差の絶対値
を、そのときのサンプリング周期ＴSMPLで割った値Ｄを
算出（ステップＳ１０３）し、Ｄが、設定値であるＤ
SET 未満であった場合（ステップＳ１０４；Ｎ）には、
変数Ｔに、予め設定されている値であるＴ0 をセット
（ステップＳ１０５）し、ＤSET を超えるものであった
場合（ステップＳ１０４；Ｙ）には、変数Ｔに、予め設
定されている値であるＴ1 （＞Ｔ0 ）をセット（ステッ
プＳ１０６）する。
したデータであるデータＰOLD とデータＰの差の絶対値
を、そのときのサンプリング周期ＴSMPLで割った値Ｄを
算出（ステップＳ１０３）し、Ｄが、設定値であるＤ
SET 未満であった場合（ステップＳ１０４；Ｎ）には、
変数Ｔに、予め設定されている値であるＴ0 をセット
（ステップＳ１０５）し、ＤSET を超えるものであった
場合（ステップＳ１０４；Ｙ）には、変数Ｔに、予め設
定されている値であるＴ1 （＞Ｔ0 ）をセット（ステッ
プＳ１０６）する。
【００３４】そして、現在のサンプリング周期ＴSMPLと
Ｔが一致していた場合（ステップＳ１０７；Ｙ）には、
データ格納用メモリ１６のアドレスＡWTに、データＰを
書き込み（ステップＳ１１０）、データＰをＰOLD とし
て保存（ステップＳ１１１）して、処理を終了する。
Ｔが一致していた場合（ステップＳ１０７；Ｙ）には、
データ格納用メモリ１６のアドレスＡWTに、データＰを
書き込み（ステップＳ１１０）、データＰをＰOLD とし
て保存（ステップＳ１１１）して、処理を終了する。
【００３５】また、現在のサンプリング周期ＴSMPLがＴ
と一致していなかった場合（ステップＳ１０７；Ｎ）に
は、アドレスバス３２にアドレスデコーダ２１に対して
割り当てられているアドレスを送出し、データバス３１
上に、Ｔに応じたデータを送出することによって、可変
分周回路１９から出力される制御信号の周期をＴに変
更、すなわち、アナログ入力信号のサンプリング周期を
Ｔに変更（ステップＳ１０８）する。次いで、アドレス
ＡWT以降のデータのサンプリング周期がＴに変更された
ことを、データ格納用メモリ１６のサンプリング周期記
憶領域に記憶（ステップＳ１０９）させる。そして、ス
テップＳ１１０に進み、データＰの格納等を行って処理
を終了する。
と一致していなかった場合（ステップＳ１０７；Ｎ）に
は、アドレスバス３２にアドレスデコーダ２１に対して
割り当てられているアドレスを送出し、データバス３１
上に、Ｔに応じたデータを送出することによって、可変
分周回路１９から出力される制御信号の周期をＴに変
更、すなわち、アナログ入力信号のサンプリング周期を
Ｔに変更（ステップＳ１０８）する。次いで、アドレス
ＡWT以降のデータのサンプリング周期がＴに変更された
ことを、データ格納用メモリ１６のサンプリング周期記
憶領域に記憶（ステップＳ１０９）させる。そして、ス
テップＳ１１０に進み、データＰの格納等を行って処理
を終了する。
【００３６】このように、実施例のデータ収集装置で
は、サンプリング周期がデータの変化率に応じて変更さ
れるように構成されているため、アナログ入力信号の変
化が大きいときには、その変化を忠実に再現できるよう
に、短い周期Ｔ0 でサンプリングが行われ、アナログ入
力信号の変化が小さいときには、それより長い周期Ｔ1
でサンプリングが行われる。このため、アナログ入力信
号を忠実に再現できるだけのデータの収集が、常に一定
周期でサンプリングが行われていた従来のデータ収集装
置より、少ないメモリ容量で実現されることになる。
は、サンプリング周期がデータの変化率に応じて変更さ
れるように構成されているため、アナログ入力信号の変
化が大きいときには、その変化を忠実に再現できるよう
に、短い周期Ｔ0 でサンプリングが行われ、アナログ入
力信号の変化が小さいときには、それより長い周期Ｔ1
でサンプリングが行われる。このため、アナログ入力信
号を忠実に再現できるだけのデータの収集が、常に一定
周期でサンプリングが行われていた従来のデータ収集装
置より、少ないメモリ容量で実現されることになる。
【００３７】また、実施例のデータ収集装置は、データ
収集処理と、ＣＰＵが行う他の処理との間に、相対的な
優先度が設定できるようにも構成されており、データ収
集処理の他にＣＰＵが実行している処理の方が優先度の
高いものであった場合には、図４に示した処理の代わり
に、割込信号の入力に対して以下のような手順の処理が
行われる。
収集処理と、ＣＰＵが行う他の処理との間に、相対的な
優先度が設定できるようにも構成されており、データ収
集処理の他にＣＰＵが実行している処理の方が優先度の
高いものであった場合には、図４に示した処理の代わり
に、割込信号の入力に対して以下のような手順の処理が
行われる。
【００３８】図５に、データ収集処理の優先度が相対的
に低くなっている場合に、割込信号が入力された際のＣ
ＰＵの動作の流れを示す。図示してあるように、ＣＰＵ
は、優先的に実行すべき他の処理が与えられているとき
に割込信号が入力された際、内部の特定のレジスタの内
容Ｃをカウントアップ（ステップＳ２０１）し、Ｃと設
定値ＣSET との大小関係の比較を行う（ステップＳ２０
２）。そして、Ｃ＞Ｃ SET が成立していないとき（ステ
ップＳ２０２；Ｎ）には、割込信号入力に対する処理を
完了し、中断していた処理を続行する。なお、Ｃ
SET は、デュアルポートメモリ１３のセル数以下に設定
される。
に低くなっている場合に、割込信号が入力された際のＣ
ＰＵの動作の流れを示す。図示してあるように、ＣＰＵ
は、優先的に実行すべき他の処理が与えられているとき
に割込信号が入力された際、内部の特定のレジスタの内
容Ｃをカウントアップ（ステップＳ２０１）し、Ｃと設
定値ＣSET との大小関係の比較を行う（ステップＳ２０
２）。そして、Ｃ＞Ｃ SET が成立していないとき（ステ
ップＳ２０２；Ｎ）には、割込信号入力に対する処理を
完了し、中断していた処理を続行する。なお、Ｃ
SET は、デュアルポートメモリ１３のセル数以下に設定
される。
【００３９】また、Ｃ＞ＣSET が成立していたとき（ス
テップＳ２０２；Ｙ）には、ｎに“１”をセット（ステ
ップＳ２０３）し、前回、データ格納用メモリ１６への
転送を行った際のアドレスであるＡRD′とＡWT′とｎを
基に、ＡRD、ＡWTを決定（ステップＳ２０４）する。
テップＳ２０２；Ｙ）には、ｎに“１”をセット（ステ
ップＳ２０３）し、前回、データ格納用メモリ１６への
転送を行った際のアドレスであるＡRD′とＡWT′とｎを
基に、ＡRD、ＡWTを決定（ステップＳ２０４）する。
【００４０】そして、デュアルポートメモリ１３に、ア
ドレスＡRDのデータの出力を指示し、その結果として、
データバス３１上に出力されることになるデータＰを、
内部のレジスタに取り込み（ステップＳ２０５）、取得
したデータＰを、データ格納用メモリ１６のアドレスＡ
WTに書き込む（ステップＳ２０６）。次いで、ｎに
“１”を加算（ステップＳ２０７）して、ｎ≦Ｃが成立
していた場合（ステップＳ２０８；Ｙ）には、ステップ
Ｓ２０７で算出したｎを用いて、ステップＳ２０４ない
しＳ２０７の処理を再度、実行する。
ドレスＡRDのデータの出力を指示し、その結果として、
データバス３１上に出力されることになるデータＰを、
内部のレジスタに取り込み（ステップＳ２０５）、取得
したデータＰを、データ格納用メモリ１６のアドレスＡ
WTに書き込む（ステップＳ２０６）。次いで、ｎに
“１”を加算（ステップＳ２０７）して、ｎ≦Ｃが成立
していた場合（ステップＳ２０８；Ｙ）には、ステップ
Ｓ２０７で算出したｎを用いて、ステップＳ２０４ない
しＳ２０７の処理を再度、実行する。
【００４１】そして、ｎ≦Ｃが成立しなくなったとき
（ステップＳ２０８；Ｎ）に、Ｃを“０”にリセットし
て処理を終了する。
（ステップＳ２０８；Ｎ）に、Ｃを“０”にリセットし
て処理を終了する。
【００４２】すなわち、実施例のデータ収集装置には、
複数のセルを有するデュアルポートメモリ１３に一時的
に収集したデータが記憶されるようになっているため、
後ほど、一括してデュアルポートメモリ１３からデータ
格納用メモリ１６へのデータ転送をおこなわせることも
可能であり、図５に示した処理によって、その一括転送
が実現されている。内部レジスタのカウント値をアップ
させる処理は、非常に短い時間で完了するので、ＣＰＵ
が行っている、優先度の高い処理を長時間中断させるこ
となく、データ収集が可能となっている。
複数のセルを有するデュアルポートメモリ１３に一時的
に収集したデータが記憶されるようになっているため、
後ほど、一括してデュアルポートメモリ１３からデータ
格納用メモリ１６へのデータ転送をおこなわせることも
可能であり、図５に示した処理によって、その一括転送
が実現されている。内部レジスタのカウント値をアップ
させる処理は、非常に短い時間で完了するので、ＣＰＵ
が行っている、優先度の高い処理を長時間中断させるこ
となく、データ収集が可能となっている。
【００４３】なお、優先度は、いわゆる、サブルーチン
単位で設定されるようになっており、データ収集処理よ
り優先度が高くない処理（サブルーチン）が、ＣＰＵに
よって実行されていた場合には、図４に示した処理が実
行され、アナログ入力信号の変化率に応じたサンプリン
グ周期の変更が行われる。
単位で設定されるようになっており、データ収集処理よ
り優先度が高くない処理（サブルーチン）が、ＣＰＵに
よって実行されていた場合には、図４に示した処理が実
行され、アナログ入力信号の変化率に応じたサンプリン
グ周期の変更が行われる。
【００４４】変形例
【００４５】実施例のデータ収集装置では、サンプリン
グ周期として２種の周期が選択的に使用されるように構
成してあるが、更に多くの周期から択一的にサンプリン
グ周期が選択されるようにデータ収集装置を構成しても
良い。なお、図１に示した構成から明らかなように、実
施例のデータ収集装置は、ＣＰＵのプログラムの変更す
るだけで、３つ以上の周期からサンプリング周期が選択
される装置に変形されることになる。
グ周期として２種の周期が選択的に使用されるように構
成してあるが、更に多くの周期から択一的にサンプリン
グ周期が選択されるようにデータ収集装置を構成しても
良い。なお、図１に示した構成から明らかなように、実
施例のデータ収集装置は、ＣＰＵのプログラムの変更す
るだけで、３つ以上の周期からサンプリング周期が選択
される装置に変形されることになる。
【００４６】また、変化率と基準値との大小関係によっ
て周期を変更せずに、たとえば、デジタルデータの値自
体と基準値との大小関係によって周期が変更されるよう
に、データ収集装置を構成しても良い。また、デジタル
データを一時的に記憶するためのメモリとして、デュア
ルポートメモリを用いずに、通常の１ポートのメモリを
用いて、データ収集装置を構成してもよい。なお、この
場合は、書き込みと読み出しが同時に行われないように
制御することが必要となる。さらに、データが最終的に
格納されるメモリとして、半導体メモリを用いずに、磁
気ディスク装置等の他の記憶装置を用いても良い。
て周期を変更せずに、たとえば、デジタルデータの値自
体と基準値との大小関係によって周期が変更されるよう
に、データ収集装置を構成しても良い。また、デジタル
データを一時的に記憶するためのメモリとして、デュア
ルポートメモリを用いずに、通常の１ポートのメモリを
用いて、データ収集装置を構成してもよい。なお、この
場合は、書き込みと読み出しが同時に行われないように
制御することが必要となる。さらに、データが最終的に
格納されるメモリとして、半導体メモリを用いずに、磁
気ディスク装置等の他の記憶装置を用いても良い。
【００４７】
【発明の効果】請求項１ないし請求項５記載の発明によ
れば、入力されるデータの状態に応じて、サンプリング
周期を変更することが可能になるので、アナログ入力信
号を忠実に再現できるだけのデータの収集が、常に一定
周期でサンプリングが行われていた従来のデータ収集装
置より、少ないメモリ容量で実現されることになる。
れば、入力されるデータの状態に応じて、サンプリング
周期を変更することが可能になるので、アナログ入力信
号を忠実に再現できるだけのデータの収集が、常に一定
周期でサンプリングが行われていた従来のデータ収集装
置より、少ないメモリ容量で実現されることになる。
【００４８】また、請求項２記載の発明のように、Ａ／
Ｄ変換器が変換したデジタルデータを一時的に記憶する
第２記憶手段を設けるとともに、その第２記憶手段にデ
ジタルデータの格納が行われた際に、転送手段に対して
そのことが通知されるように構成した場合には、たとえ
ば、転送手段を構成するＣＰＵの自由度が高くなり、Ｃ
ＰＵに他の処理を実行させることができることにもな
る。
Ｄ変換器が変換したデジタルデータを一時的に記憶する
第２記憶手段を設けるとともに、その第２記憶手段にデ
ジタルデータの格納が行われた際に、転送手段に対して
そのことが通知されるように構成した場合には、たとえ
ば、転送手段を構成するＣＰＵの自由度が高くなり、Ｃ
ＰＵに他の処理を実行させることができることにもな
る。
【００４９】さらに、請求項３記載の発明のように、第
２記憶手段を複数のデジタルデータが記憶できるものと
し、第２記憶手段にデジタルデータの格納が行われた際
に、データ収集処理の相対的な優先度に応じて、転送手
段とカウント手段が択一的に実行されるようにすれば、
転送手段を構成するＣＰＵの負荷が、そのときＣＰＵが
行っている処理に応じて変更されることになるため、デ
ータ収集装置の総合的な能力を向上させることができる
ことにもなる。
２記憶手段を複数のデジタルデータが記憶できるものと
し、第２記憶手段にデジタルデータの格納が行われた際
に、データ収集処理の相対的な優先度に応じて、転送手
段とカウント手段が択一的に実行されるようにすれば、
転送手段を構成するＣＰＵの負荷が、そのときＣＰＵが
行っている処理に応じて変更されることになるため、デ
ータ収集装置の総合的な能力を向上させることができる
ことにもなる。
【図１】本発明の一実施例によるデータ収集装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図２】実施例のデータ収集装置内に設けられるデータ
格納用メモリの使用法の概要を示した模式図である。
格納用メモリの使用法の概要を示した模式図である。
【図３】実施例のデータ収集装置内に設けられるデュア
ルポートメモリの使用法の概要を示した模式図である。
ルポートメモリの使用法の概要を示した模式図である。
【図４】実施例のデータ収集装置内に設けられるＣＰＵ
が、割込信号入力に対して実行する処理の動作手順を示
した流れ図である。
が、割込信号入力に対して実行する処理の動作手順を示
した流れ図である。
【図５】実施例のデータ収集装置内に設けられるＣＰＵ
が、データ収集処理の優先度が相対的に低く設定されて
いた場合に、割込信号入力に対して実行する処理の動作
手順を示した流れ図である。
が、データ収集処理の優先度が相対的に低く設定されて
いた場合に、割込信号入力に対して実行する処理の動作
手順を示した流れ図である。
【図６】従来のデータ収集装置の概略構成を示すブロッ
ク図である。
ク図である。
１１、４１ サンプルホールド回路 １２、４２ Ａ／Ｄ変換器 １３ デュアルポートメモリ １４ リード・オンリ・メモリ（ＲＯＭ） １５、４４ ＣＰＵ １６、４６ データ格納用メモリ １７ アドレス生成回路 １８ タイミング信号生成回路 １９ 可変分周回路 ２０、４３ 基準クロック発生源 ２１、４５ アドレスデコーダ ３１ データバス ３２ アドレスバス ３５ サンプリング周期記憶領域 ３６ データ記憶領域
Claims (5)
- 【請求項１】 入力されるアナログ信号をデジタル信号
に変換するためのＡ／Ｄ変換手段と、 このＡ／Ｄ変換手段によって変換されたデジタル信号を
記憶するための記憶手段と、 前記Ａ／Ｄ変換手段に一定の周期でデジタル信号への変
換の実行を指示する指示手段と、 この指示手段による指示に応じて前記Ａ／Ｄ変換手段が
変換したデジタル信号が所定の条件を満たしているか否
かを判断するとともに、そのデジタル信号を前記記憶手
段に転送する転送手段と、 この転送手段が所定の条件を満たしていると判断した場
合には、前記指示手段による指示の周期を第１の周期に
設定し、それ以外の場合には、前記指示手段による指示
の周期を第１の周期とは異なる第２の周期に設定する周
期設定手段とを具備するデータ収集装置。 - 【請求項２】 入力されるアナログ信号をデジタル信号
に変換するためのＡ／Ｄ変換手段と、 このＡ／Ｄ変換手段によって変換されたデジタル信号を
記憶するための第１記憶手段と、 前記Ａ／Ｄ変換手段に一定の周期でデジタル信号への変
換の実行を指示する指示手段と、 この指示手段による指示に応じて前記Ａ／Ｄ変換手段が
変換したデジタル信号を一時的に記憶するための第２記
憶手段と、 前記第２記憶手段へのデジタル信号の格納が完了するた
びに所定の制御信号を出力する制御信号出力手段と、 この制御信号出力手段が所定の制御信号を出力したとき
に、前記第２記憶手段に記憶されたデジタル信号を読み
出して、読み出したデジタル信号が所定の条件を満たし
ているか否かを判断するとともに、そのデジタル信号を
前記第１記憶手段に転送する転送手段と、 この転送手段において、転送を行うデジタル信号が所定
の条件を満たしていると判断された場合には、前記指示
手段による指示の周期を第１の周期に設定し、それ以外
の場合には、前記指示手段による指示の周期を第１の周
期とは異なる第２の周期に設定する周期設定手段とを具
備するデータ収集装置。 - 【請求項３】 データ収集処理の優先度を指定する指定
手段と、 入力されるアナログ信号をデジタル信号に変換するため
のＡ／Ｄ変換手段と、このＡ／Ｄ変換手段によって変換
されたデジタル信号を記憶するための第１記憶手段と、 前記Ａ／Ｄ変換手段に一定の周期でデジタル信号への変
換の実行を指示する指示手段と、 この指示手段による指示に応じて前記Ａ／Ｄ変換手段が
変換したデジタル信号を所定数記憶するための第２記憶
手段と、 この第２記憶手段に前記Ａ／Ｄ変換手段が変換したデジ
タル信号を格納する際に、第２記憶手段内の最も古いデ
ジタル信号が記憶された領域に格納されるようにそのデ
ジタル信号の格納領域を制御する制御手段と、 前記第２記憶手段へのデジタル信号の格納が完了するた
びに所定の制御信号を出力する制御信号出力手段と、 前記指定手段によってデータ収集処理の優先度が高く指
定されていた場合において、前記制御信号出力手段が所
定の制御信号を出力したときに、前記第２記憶手段に記
憶されたデジタル信号のうち、第１記憶手段への格納が
行われていないデジタル信号を読み出して、読み出した
デジタル信号が所定の条件を満たしているか否かを判断
するとともに、そのデジタル信号を前記第１記憶手段に
転送する転送手段と、 この転送手段において、転送を行うデジタル信号が所定
の条件を満たしていると判断された場合には、前記指示
手段による指示の周期を第１の周期に設定し、それ以外
の場合には、前記指示手段による指示の周期を第１の周
期とは異なる第２の周期に設定する周期設定手段と、 前記指定手段によってデータ収集処理の優先度が低く指
定されていた場合に、前記制御信号出力手段が制御信号
を出力するたびに、カウント値をカウントアップさせる
カウント手段と、 このカウント手段によるカウント値が設定値を上回った
ときに、前記第２記憶手段に記憶されたデジタル信号の
うち、第１記憶手段への格納が行われていない、カウン
ト値と一致する数のデジタル信号を読み出して、それら
のデジタル信号を前記第１記憶手段に転送するととも
に、前記カウント手段によるカウント値を“０”にリセ
ットする第２転送手段とを具備するデータ収集装置。 - 【請求項４】 前記第２記憶手段がデュアルポートメモ
リによって構成されたものであることを特徴とする請求
項３記載のデータ収集装置。 - 【請求項５】 前記転送手段における判断に用いられる
所定の条件が、デジタル信号の変化率を用いたものであ
ることを特徴とする請求項１ないし請求項４記載のデー
タ収集装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6270989A JP2692612B2 (ja) | 1994-11-04 | 1994-11-04 | データ収集装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6270989A JP2692612B2 (ja) | 1994-11-04 | 1994-11-04 | データ収集装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08137915A true JPH08137915A (ja) | 1996-05-31 |
| JP2692612B2 JP2692612B2 (ja) | 1997-12-17 |
Family
ID=17493852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6270989A Expired - Fee Related JP2692612B2 (ja) | 1994-11-04 | 1994-11-04 | データ収集装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692612B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100715561B1 (ko) * | 2004-06-18 | 2007-05-09 | 삼창기업 주식회사 | 듀얼포트램을 이용한 데이터 전송장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244000A (ja) * | 1985-04-22 | 1986-10-30 | Chino Corp | デ−タ記憶装置 |
| JPH04172294A (ja) * | 1990-11-06 | 1992-06-19 | Toshiba Corp | プラントデータ集録装置 |
| JPH04107928U (ja) * | 1991-02-28 | 1992-09-17 | カシオ計算機株式会社 | アナログ信号のデジタル処理装置 |
| JPH07253996A (ja) * | 1994-03-15 | 1995-10-03 | Yokogawa Electric Corp | データ収集装置 |
-
1994
- 1994-11-04 JP JP6270989A patent/JP2692612B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244000A (ja) * | 1985-04-22 | 1986-10-30 | Chino Corp | デ−タ記憶装置 |
| JPH04172294A (ja) * | 1990-11-06 | 1992-06-19 | Toshiba Corp | プラントデータ集録装置 |
| JPH04107928U (ja) * | 1991-02-28 | 1992-09-17 | カシオ計算機株式会社 | アナログ信号のデジタル処理装置 |
| JPH07253996A (ja) * | 1994-03-15 | 1995-10-03 | Yokogawa Electric Corp | データ収集装置 |
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|---|---|---|---|---|
| KR100715561B1 (ko) * | 2004-06-18 | 2007-05-09 | 삼창기업 주식회사 | 듀얼포트램을 이용한 데이터 전송장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2692612B2 (ja) | 1997-12-17 |
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