JPH08124876A - 高融点金属膜の成膜方法 - Google Patents
高融点金属膜の成膜方法Info
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/974—Substrate surface preparation
Abstract
(57)【要約】
【目的】 微細なコンタクトホール４を有するＳｉＯx
系層間絶縁膜３上に、良好な密着性とカバレージをもっ
てブランケット・タングステン（Ｂｌｋ−Ｗ）膜１０を
成膜し、配線の信頼性を高める。 【構成】 Ｂｌｋ−Ｗ−ＣＶＤを行う前に、最表面にＴ
ｉ系密着層７を有する基板を加熱しながらシラン系ガス
雰囲気に曝すことにより、その表面にＳｉ核を形成す
る。この後、ＷＦ6 ガスのＨ2 還元によるＷ核９の形
成、およびＳｉＨ4 還元によるＢｌｋ−Ｗ膜１０の高速
成長を共に表面反応律速条件下で行う。Ｓｉ核形成前に
基板を予備加熱すれば、Ｓｉ系形成の均一性が向上す
る。Ｗ核形成は、４５０℃以上の温度域で高度に均一化
できる。高速成長時の基板加熱温度をＷ核形成時よりも
下げれば、基板に加わる熱ストレスが緩和され、Ｂｌｋ
−Ｗ膜１０と基板との間の密着性がさらに改善される。
系層間絶縁膜３上に、良好な密着性とカバレージをもっ
てブランケット・タングステン（Ｂｌｋ−Ｗ）膜１０を
成膜し、配線の信頼性を高める。 【構成】 Ｂｌｋ−Ｗ−ＣＶＤを行う前に、最表面にＴ
ｉ系密着層７を有する基板を加熱しながらシラン系ガス
雰囲気に曝すことにより、その表面にＳｉ核を形成す
る。この後、ＷＦ6 ガスのＨ2 還元によるＷ核９の形
成、およびＳｉＨ4 還元によるＢｌｋ−Ｗ膜１０の高速
成長を共に表面反応律速条件下で行う。Ｓｉ核形成前に
基板を予備加熱すれば、Ｓｉ系形成の均一性が向上す
る。Ｗ核形成は、４５０℃以上の温度域で高度に均一化
できる。高速成長時の基板加熱温度をＷ核形成時よりも
下げれば、基板に加わる熱ストレスが緩和され、Ｂｌｋ
−Ｗ膜１０と基板との間の密着性がさらに改善される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の配線膜
として用いられる高融点金属膜、特にブランケットＣＶ
Ｄ法によりタングステン膜（Ｂｌｋ−Ｗ膜）を成膜する
方法に関し、特に微細な接続孔の内部を優れた密着性と
カバレージ（被覆性）をもってＢｌｋ−Ｗ膜で埋め込む
方法に関する。
として用いられる高融点金属膜、特にブランケットＣＶ
Ｄ法によりタングステン膜（Ｂｌｋ−Ｗ膜）を成膜する
方法に関し、特に微細な接続孔の内部を優れた密着性と
カバレージ（被覆性）をもってＢｌｋ−Ｗ膜で埋め込む
方法に関する。
【０００２】
【従来の技術】半導体集積回路における接続孔の開口径
には、次世代の６４ＭＤＲＡＭでは０．３５μｍ程度、
次々世代の２５６ＭＤＲＡＭでは０．２５μｍ程度のデ
ザイン・ルールが適用されるものとみられている。しか
し、これら水平方向寸法の縮小に比べて垂直方向寸法、
すなわち種々の材料層の膜厚方向の寸法の縮小が遅れて
いること、および多層配線構造の採用に伴って、接続孔
のアスペクト比は急速に増大する傾向にある。従来、接
続孔の埋込みは、一般にＡｌあるいはＡｌ合金に代表さ
れる金属膜をスパッタリング法で成膜することにより行
われてきた。しかし、接続孔のアスペクト比が２以上と
もなると、スパッタリング法では十分なステップ・カバ
レージ（段差被覆性）を保証することができず、これが
上層配線と下層配線の間の接続不良を招く原因となって
いる。
には、次世代の６４ＭＤＲＡＭでは０．３５μｍ程度、
次々世代の２５６ＭＤＲＡＭでは０．２５μｍ程度のデ
ザイン・ルールが適用されるものとみられている。しか
し、これら水平方向寸法の縮小に比べて垂直方向寸法、
すなわち種々の材料層の膜厚方向の寸法の縮小が遅れて
いること、および多層配線構造の採用に伴って、接続孔
のアスペクト比は急速に増大する傾向にある。従来、接
続孔の埋込みは、一般にＡｌあるいはＡｌ合金に代表さ
れる金属膜をスパッタリング法で成膜することにより行
われてきた。しかし、接続孔のアスペクト比が２以上と
もなると、スパッタリング法では十分なステップ・カバ
レージ（段差被覆性）を保証することができず、これが
上層配線と下層配線の間の接続不良を招く原因となって
いる。
【０００３】そこで、ステップ・カバレージの不足を克
服する方法として、接続孔の内部を高融点金属膜で埋め
込み、メタル・プラグを形成する方法が提案されてい
る。この方法では、接続孔が開口された層間絶縁膜の全
面にＣＶＤ法により高融点金属膜を成膜した後、エッチ
バックを行って該高融点金属膜を接続孔の内部にのみ残
す。この高融点金属膜の代表例はＷ膜であり、このＷ膜
を基板の全面に成膜するＣＶＤ法をブランケット・タン
グステンＣＶＤ法（Ｂｌｋ−Ｗ−ＣＶＤ法）、成膜され
るＷ膜をブランケット・タングステン膜（Ｂｌｋ−Ｗ
膜）と称している。
服する方法として、接続孔の内部を高融点金属膜で埋め
込み、メタル・プラグを形成する方法が提案されてい
る。この方法では、接続孔が開口された層間絶縁膜の全
面にＣＶＤ法により高融点金属膜を成膜した後、エッチ
バックを行って該高融点金属膜を接続孔の内部にのみ残
す。この高融点金属膜の代表例はＷ膜であり、このＷ膜
を基板の全面に成膜するＣＶＤ法をブランケット・タン
グステンＣＶＤ法（Ｂｌｋ−Ｗ−ＣＶＤ法）、成膜され
るＷ膜をブランケット・タングステン膜（Ｂｌｋ−Ｗ
膜）と称している。
【０００４】ところで、上記Ｂｌｋ−Ｗ膜はステップ・
カバレージには優れているが、ＳｉＯx 系の層間絶縁膜
上では界面における内部応力の差が大き過ぎ、十分な密
着性を示さない。この問題は、たとえばジャーナル・オ
ブ・エレクトロケミカル・ソサエティ (Journal of Ele
ctrochemical Society), 第１２１巻第２号２９８〜３
０３ページに論じられている。さらに、Ｂｌｋ−Ｗ膜を
成膜する場合には、原料ガスのＷＦ6 による基体の浸食
を防止することが必要となる上、成膜時に基板が加熱さ
れるので、下層配線に対するバリヤ性も高めておかなけ
ればならない。
カバレージには優れているが、ＳｉＯx 系の層間絶縁膜
上では界面における内部応力の差が大き過ぎ、十分な密
着性を示さない。この問題は、たとえばジャーナル・オ
ブ・エレクトロケミカル・ソサエティ (Journal of Ele
ctrochemical Society), 第１２１巻第２号２９８〜３
０３ページに論じられている。さらに、Ｂｌｋ−Ｗ膜を
成膜する場合には、原料ガスのＷＦ6 による基体の浸食
を防止することが必要となる上、成膜時に基板が加熱さ
れるので、下層配線に対するバリヤ性も高めておかなけ
ればならない。
【０００５】これらの問題を解決するために、上記Ｂｌ
ｋ−Ｗ膜の下地膜としては一般にバリヤメタルを兼ねた
密着層が設けられる。バリヤ性に優れる材料としては、
スパッタリング法により形成される窒化チタン（Ｔｉ
Ｎ）膜や酸窒化チタン（ＴｉＯＮ）膜が用いられてい
る。ただしこれらの膜は、実際にはオーミック性に優れ
るＴｉ膜と積層した形で用いられることが多い。これ
は、接続孔の底面に露出するＳｉ基板上に形成された自
然酸化膜を、Ｔｉで還元するためである。このＴｉ膜
も、通常はスパッタリング法により形成される。
ｋ−Ｗ膜の下地膜としては一般にバリヤメタルを兼ねた
密着層が設けられる。バリヤ性に優れる材料としては、
スパッタリング法により形成される窒化チタン（Ｔｉ
Ｎ）膜や酸窒化チタン（ＴｉＯＮ）膜が用いられてい
る。ただしこれらの膜は、実際にはオーミック性に優れ
るＴｉ膜と積層した形で用いられることが多い。これ
は、接続孔の底面に露出するＳｉ基板上に形成された自
然酸化膜を、Ｔｉで還元するためである。このＴｉ膜
も、通常はスパッタリング法により形成される。
【０００６】一方、Ｗ膜の成膜には、一般にＷＦ6 （六
フッ化タングステン）ガスのＳｉＨ4 （シラン）還元反
応、あるいはＨ2 還元反応を利用したＣＶＤが行われて
いる。ただし、密着層の最上面がＴｉＮ膜である場合に
はＨ2 還元ＣＶＤによるＷ膜の成膜が困難であること
が、１９８９年第２１回カンファレンス・オン・ソリッ
ド・ステート・デバイシズ・アンド・マテリアルズ抄録
集（Extended Abstractsof the 21st Conference on So
lid State Devices and Materials, Tokyo, 1989)ｐ．
４１〜４４に述べられている。これは、ＴｉＮ膜上にお
けるＨ2 の吸着解離確率が低いからである。そこで通常
は、最初にＳｉＨ4 還元ＣＶＤを行って速やかにＷ核を
形成し、続いてＨ2 還元ＣＶＤを行ってステップ・カバ
レージに優れるＢｌｋ−Ｗ膜を高速成長させる２段階成
膜法が採用されている。これら核形成段階と高速成長段
階では、共に表面反応律速が支配的となる条件が採用さ
れている。
フッ化タングステン）ガスのＳｉＨ4 （シラン）還元反
応、あるいはＨ2 還元反応を利用したＣＶＤが行われて
いる。ただし、密着層の最上面がＴｉＮ膜である場合に
はＨ2 還元ＣＶＤによるＷ膜の成膜が困難であること
が、１９８９年第２１回カンファレンス・オン・ソリッ
ド・ステート・デバイシズ・アンド・マテリアルズ抄録
集（Extended Abstractsof the 21st Conference on So
lid State Devices and Materials, Tokyo, 1989)ｐ．
４１〜４４に述べられている。これは、ＴｉＮ膜上にお
けるＨ2 の吸着解離確率が低いからである。そこで通常
は、最初にＳｉＨ4 還元ＣＶＤを行って速やかにＷ核を
形成し、続いてＨ2 還元ＣＶＤを行ってステップ・カバ
レージに優れるＢｌｋ−Ｗ膜を高速成長させる２段階成
膜法が採用されている。これら核形成段階と高速成長段
階では、共に表面反応律速が支配的となる条件が採用さ
れている。
【０００７】さらに、上述の核形成段階と高速成長段階
との間に中間段階を挿入することも行われている。この
中間段階は、ＷＦ6 に対するＨ2 の流量比を後の高速成
長段階におけるよりもさらに大過剰としながら成膜を行
う段階であり、トータルの成膜時間の短縮に寄与する。
中間段階では、ＷＦ6 の供給律速が支配的となる条件が
採用されている。
との間に中間段階を挿入することも行われている。この
中間段階は、ＷＦ6 に対するＨ2 の流量比を後の高速成
長段階におけるよりもさらに大過剰としながら成膜を行
う段階であり、トータルの成膜時間の短縮に寄与する。
中間段階では、ＷＦ6 の供給律速が支配的となる条件が
採用されている。
【０００８】
【発明が解決しようとする課題】ところで、上記密着層
の一部を構成するＴｉ膜は、厚く形成されればそれだけ
効果的にＳｉ基板上の自然酸化膜を還元することができ
る。しかし、スパッタリング法では一般に接続孔の開口
端がオーバーハング形状となるため、膜厚の増大と共に
該接続孔の実質的な開口径が縮小し、後工程においてＢ
ｌｋ−Ｗ膜による埋込みが困難となる。同じことは、Ｗ
Ｆ6 ガスによるＴｉ膜の浸触を防止するためにその上に
積層されるＴｉＮ膜やＴｉＯＮ膜の膜厚を増大させよう
とする場合にも起こる。この問題を、図５に示した。こ
の図は、下層配線として予め不純物拡散領域２２が形成
されたＳｉ基板２１上にＳｉＯx 系層間絶縁膜２３が積
層され、該不純物拡散領域２２に臨んで該ＳｉＯx 系層
間絶縁膜２３に開口された接続孔２４を被覆するごとく
Ｔｉ膜２５とＴｉＮ膜２６とからなるＴｉ系密着層２７
が厚く形成された状態を示している。この接続孔２４の
実質的な開口径ｄは、Ｔｉ系密着層２７のオーバーハン
グ形状のためにかなり狭くなる。したがって、Ｔｉ系密
着層２７をむやみに厚く形成することはできない。しか
し現状では、Ｔｉ膜，ＴｉＮ膜（あるいはＴｉＯＮ膜）
の最適膜厚は、いずれも未だ確立されていない。
の一部を構成するＴｉ膜は、厚く形成されればそれだけ
効果的にＳｉ基板上の自然酸化膜を還元することができ
る。しかし、スパッタリング法では一般に接続孔の開口
端がオーバーハング形状となるため、膜厚の増大と共に
該接続孔の実質的な開口径が縮小し、後工程においてＢ
ｌｋ−Ｗ膜による埋込みが困難となる。同じことは、Ｗ
Ｆ6 ガスによるＴｉ膜の浸触を防止するためにその上に
積層されるＴｉＮ膜やＴｉＯＮ膜の膜厚を増大させよう
とする場合にも起こる。この問題を、図５に示した。こ
の図は、下層配線として予め不純物拡散領域２２が形成
されたＳｉ基板２１上にＳｉＯx 系層間絶縁膜２３が積
層され、該不純物拡散領域２２に臨んで該ＳｉＯx 系層
間絶縁膜２３に開口された接続孔２４を被覆するごとく
Ｔｉ膜２５とＴｉＮ膜２６とからなるＴｉ系密着層２７
が厚く形成された状態を示している。この接続孔２４の
実質的な開口径ｄは、Ｔｉ系密着層２７のオーバーハン
グ形状のためにかなり狭くなる。したがって、Ｔｉ系密
着層２７をむやみに厚く形成することはできない。しか
し現状では、Ｔｉ膜，ＴｉＮ膜（あるいはＴｉＯＮ膜）
の最適膜厚は、いずれも未だ確立されていない。
【０００９】このうちＴｉＮ膜については、カバレージ
を改善するための方策として、ＴｉＣｌ4 あるいは有機
チタン化合物を用いた熱ＣＶＤ法による成膜も提案され
ている。しかし、熱ＣＶＤ法により成膜されたＴｉＮ膜
は、スパッタリング法により成膜されたものよりも比抵
抗が高く、量産に導入できる見通しは立っていない。
を改善するための方策として、ＴｉＣｌ4 あるいは有機
チタン化合物を用いた熱ＣＶＤ法による成膜も提案され
ている。しかし、熱ＣＶＤ法により成膜されたＴｉＮ膜
は、スパッタリング法により成膜されたものよりも比抵
抗が高く、量産に導入できる見通しは立っていない。
【００１０】一方、Ｂｌｋ−Ｗ膜の成膜については、供
給律速条件を採用した段階においてカバレージが劣化す
る。この問題は、前述のように中間段階を採用してトー
タルの成膜時間を短縮しようとした場合に生ずる。すな
わち図６に示されるように、たとえＴｉ系密着層２７が
比較的薄く形成されていたとしても、Ｂｌｋ−Ｗ膜２８
のカバレージが悪いと、接続孔２４が埋め込まれるより
も先にＢｌｋ−Ｗ膜２８のオーバーハング部が癒合して
該接続孔２４が塞がれてしまい、接続孔２４内にボイド
２９が残存する結果となる。この問題は、Ｗ以外の高融
点金属膜を成膜する場合にも同様に発生する可能性が高
い。
給律速条件を採用した段階においてカバレージが劣化す
る。この問題は、前述のように中間段階を採用してトー
タルの成膜時間を短縮しようとした場合に生ずる。すな
わち図６に示されるように、たとえＴｉ系密着層２７が
比較的薄く形成されていたとしても、Ｂｌｋ−Ｗ膜２８
のカバレージが悪いと、接続孔２４が埋め込まれるより
も先にＢｌｋ−Ｗ膜２８のオーバーハング部が癒合して
該接続孔２４が塞がれてしまい、接続孔２４内にボイド
２９が残存する結果となる。この問題は、Ｗ以外の高融
点金属膜を成膜する場合にも同様に発生する可能性が高
い。
【００１１】そこで本発明は、ＳｉＯx 膜上における高
融点金属膜の剥離を防止しながら、該高融点金属膜によ
る微細な接続孔の安定した埋込みを可能とする成膜方法
を提供することを目的とする。
融点金属膜の剥離を防止しながら、該高融点金属膜によ
る微細な接続孔の安定した埋込みを可能とする成膜方法
を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、基板を加熱し
ながらシラン系ガスを含む雰囲気に曝す前処理工程と、
ＣＶＤにより前記基板上に高融点金属膜を成膜する成膜
工程とを有する高融点金属膜の成膜方法により、上記目
的を達するものである。上記前処理工程における加熱
は、シラン系ガスを熱分解し、基板表面にＳｉ核を形成
できる程度の温度にて行う。
ながらシラン系ガスを含む雰囲気に曝す前処理工程と、
ＣＶＤにより前記基板上に高融点金属膜を成膜する成膜
工程とを有する高融点金属膜の成膜方法により、上記目
的を達するものである。上記前処理工程における加熱
は、シラン系ガスを熱分解し、基板表面にＳｉ核を形成
できる程度の温度にて行う。
【００１３】ここで、上記シラン系ガスの典型例として
は、ＳｉＨ4 （シラン），Ｓｉ2 Ｈ6 （ジシラン）等の
従来公知の化合物を用いることができる。
は、ＳｉＨ4 （シラン），Ｓｉ2 Ｈ6 （ジシラン）等の
従来公知の化合物を用いることができる。
【００１４】また、前記前処理工程の前記雰囲気には、
不活性ガスを添加することができる。ここで用いられる
不活性ガスとしては、Ｈｅ，Ａｒ等の希ガス、Ｎ2 、あ
るいはこれらの混合ガスを例示することができる。
不活性ガスを添加することができる。ここで用いられる
不活性ガスとしては、Ｈｅ，Ａｒ等の希ガス、Ｎ2 、あ
るいはこれらの混合ガスを例示することができる。
【００１５】また、この前処理工程のさらに前には、前
記基板を所定時間加熱することが特に好適である。この
ときの加熱温度は、該基板上に吸着している水分その他
の揮発性成分の蒸気圧を脱離に十分な程度に高め得る温
度に適宜設定することができる。ただし、次工程である
前処理工程へ速やかに移行するためには、該前処理工程
における基板加熱温度と等しいか、あるいはその近傍の
温度に設定することが特に望ましい。
記基板を所定時間加熱することが特に好適である。この
ときの加熱温度は、該基板上に吸着している水分その他
の揮発性成分の蒸気圧を脱離に十分な程度に高め得る温
度に適宜設定することができる。ただし、次工程である
前処理工程へ速やかに移行するためには、該前処理工程
における基板加熱温度と等しいか、あるいはその近傍の
温度に設定することが特に望ましい。
【００１６】前記成膜工程では、高融点金属の核形成と
高融点金属膜の高速成長とを順次行い、これら核形成と
高速成長とを共に表面反応律速条件下で進行させること
が有効である。基板上に一旦核形成が行われた後は、該
基板に与える熱ストレスを緩和させる観点から、前記高
融点金属膜の高速成長を核形成時よりも低い基板加熱温
度にて行っても良い。
高融点金属膜の高速成長とを順次行い、これら核形成と
高速成長とを共に表面反応律速条件下で進行させること
が有効である。基板上に一旦核形成が行われた後は、該
基板に与える熱ストレスを緩和させる観点から、前記高
融点金属膜の高速成長を核形成時よりも低い基板加熱温
度にて行っても良い。
【００１７】たとえばＢｌｋ−Ｗ膜を成膜する場合を例
にとると、表面反応律速に従う核形成は比較的低圧の条
件下におけるＷＦ6 のシラン還元により、また表面反応
律速に従う高速成長はやはり比較的低圧の条件下におけ
るＷＦ6 のＨ2 還元を行うことにより、それぞれ可能と
なる。ここで、前記高融点金属膜の核形成は、４５０℃
以上の温度域で行うことが特に好ましい。ＷＦ6 の熱分
解に伴う核形成のみに着目すれば、２００℃程度の基板
加熱温度でも可能であるが、不要な揮発性成分の蒸気圧
を高めて基板へのこれら成分の再付着を防止し、清浄な
基板表面に実用的な速度で均一な核形成を行うには、４
５０℃以上の加熱が必要である。
にとると、表面反応律速に従う核形成は比較的低圧の条
件下におけるＷＦ6 のシラン還元により、また表面反応
律速に従う高速成長はやはり比較的低圧の条件下におけ
るＷＦ6 のＨ2 還元を行うことにより、それぞれ可能と
なる。ここで、前記高融点金属膜の核形成は、４５０℃
以上の温度域で行うことが特に好ましい。ＷＦ6 の熱分
解に伴う核形成のみに着目すれば、２００℃程度の基板
加熱温度でも可能であるが、不要な揮発性成分の蒸気圧
を高めて基板へのこれら成分の再付着を防止し、清浄な
基板表面に実用的な速度で均一な核形成を行うには、４
５０℃以上の加熱が必要である。
【００１８】なお、本発明では、前記基板として表面に
チタン系密着層を有する基板を用いることができる。チ
タン系密着層の構成材料としては、Ｔｉ，ＴｉＮ，Ｔｉ
ＯＮ，ＴｉＷを例示することができ、これらを従来公知
の単層膜構成あるいは多層膜構成にしたがって使用する
ことができる。
チタン系密着層を有する基板を用いることができる。チ
タン系密着層の構成材料としては、Ｔｉ，ＴｉＮ，Ｔｉ
ＯＮ，ＴｉＷを例示することができ、これらを従来公知
の単層膜構成あるいは多層膜構成にしたがって使用する
ことができる。
【００１９】
【作用】本発明の成膜方法では、高融点金属膜の成膜前
の前処理工程において、シラン系ガスの熱分解により基
板の表面にＳｉ核を形成することができる。このＳｉ核
の形成を、シラン系ガスと共に不活性ガスを含む雰囲気
下で行うと、希釈効果により均一性が向上する。また、
前処理工程よりもさらに前に基板の予備加熱を行うこと
により、Ｓｉ核形成は一層高度に均一化される。このよ
うにＳｉ核が形成された基板上において高融点金属膜の
原料ガスを供給すると、この原料ガスがＳｉ核により速
やかに還元されて高融点金属の核が均一に生成される。
たとえば、ＷＦ6 ガスを用いたＣＶＤにより高融点金属
膜としてＢｌｋ−Ｗ膜を成膜する場合、基板加熱温度４
５０℃以上にて、次式で表される反応によりＷ核が速や
かに生成される。
の前処理工程において、シラン系ガスの熱分解により基
板の表面にＳｉ核を形成することができる。このＳｉ核
の形成を、シラン系ガスと共に不活性ガスを含む雰囲気
下で行うと、希釈効果により均一性が向上する。また、
前処理工程よりもさらに前に基板の予備加熱を行うこと
により、Ｓｉ核形成は一層高度に均一化される。このよ
うにＳｉ核が形成された基板上において高融点金属膜の
原料ガスを供給すると、この原料ガスがＳｉ核により速
やかに還元されて高融点金属の核が均一に生成される。
たとえば、ＷＦ6 ガスを用いたＣＶＤにより高融点金属
膜としてＢｌｋ−Ｗ膜を成膜する場合、基板加熱温度４
５０℃以上にて、次式で表される反応によりＷ核が速や
かに生成される。
【００２０】 ＷＦ6 ＋ 3/2Ｓｉ（核） → Ｗ（核）＋ 3/2ＳｉＦ4 基板上にＷ核が一旦形成された後は、この核を足掛かり
にして均一な高速成長が進行する。本発明では、これら
核形成と高速成長とが共に表面反応律速条件下で進行す
るため、良好なカバレージが達成され、微細な接続孔内
でもボイドの発生が防止される。この高速成長時の基板
加熱温度を核形成時よりも下げれば、基板に加わる熱ス
トレスを緩和させ、高融点金属膜と基板との間の密着性
を改善することができる。
にして均一な高速成長が進行する。本発明では、これら
核形成と高速成長とが共に表面反応律速条件下で進行す
るため、良好なカバレージが達成され、微細な接続孔内
でもボイドの発生が防止される。この高速成長時の基板
加熱温度を核形成時よりも下げれば、基板に加わる熱ス
トレスを緩和させ、高融点金属膜と基板との間の密着性
を改善することができる。
【００２１】本発明において、前記基板として表面にＴ
ｉ系密着層を有する基板を用いた場合、まずこの上にＳ
ｉ核が形成される。したがって、基板がＷＦ6 ガスに曝
された場合にも、速やかにＷＦ6 ガスが還元され、Ｔｉ
系密着層の腐食が防止される。
ｉ系密着層を有する基板を用いた場合、まずこの上にＳ
ｉ核が形成される。したがって、基板がＷＦ6 ガスに曝
された場合にも、速やかにＷＦ6 ガスが還元され、Ｔｉ
系密着層の腐食が防止される。
【００２２】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００２３】実施例１ 本実施例では、Ｔｉ／ＴｉＮの２層構造を有するＴｉ系
密着層が形成された基板について予備加熱とＳｉＨ4 ガ
スによる前処理を行った後、Ｂｌｋ−Ｗ膜を成膜した。
このプロセスを、図１ないし図４を参照しながら説明す
る。なお、図４は、その製造に際して本プロセスが実際
に適用されるＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果トラン
ジスタ）の断面図であり、図１ないし図３は該ＭＯＳ−
ＦＥＴのコンタクトホールの近傍のみを拡大した別方向
の断面図である。
密着層が形成された基板について予備加熱とＳｉＨ4 ガ
スによる前処理を行った後、Ｂｌｋ−Ｗ膜を成膜した。
このプロセスを、図１ないし図４を参照しながら説明す
る。なお、図４は、その製造に際して本プロセスが実際
に適用されるＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果トラン
ジスタ）の断面図であり、図１ないし図３は該ＭＯＳ−
ＦＥＴのコンタクトホールの近傍のみを拡大した別方向
の断面図である。
【００２４】まず、図１に示されるように、予め下層配
線として不純物拡散領域２が形成されたＳｉ（１００）
基板１上にＳｉＯx 系層間絶縁膜３を積層し、さらにこ
のＳｉＯx 系層間絶縁膜３をパターニングして０．３５
μｍ径のコンタクトホール４を開口した。
線として不純物拡散領域２が形成されたＳｉ（１００）
基板１上にＳｉＯx 系層間絶縁膜３を積層し、さらにこ
のＳｉＯx 系層間絶縁膜３をパターニングして０．３５
μｍ径のコンタクトホール４を開口した。
【００２５】ここで、上記不純物拡散領域２は、図４の
ＭＯＳ−ＦＥＴのソース／ドレイン領域に相当し、ｎ+
型であれば一例としてＡｓ+ をイオン加速エネルギー２
０ｋｅＶ，ドース量５×１０15／ｃｍ2 の条件で導入
し、ｐ+ 型であれば一例としてＢＦ2 + をイオン加速エ
ネルギー２０ｋｅＶ，ドース量３×１０15／ｃｍ2 の条
件で導入したものである。また、上記ＳｉＯx 系層間絶
縁膜３はたとえば、ＴＥＯＳ（テトラエトキシシラン）
を用いたＬＰＣＶＤと、ＳｉＨ4 ／ＰＨ3 ／Ｂ2Ｈ6 ／
Ｏ2 ／Ｎ2 混合ガスを用いた常圧ＣＶＤとを順次行うこ
とにより、ＳｉＯx 膜とＢＰＳＧ（ホウ素リン・シリケ
ート・ガラス）膜とを積層して構成されたものである。
さらに、上記コンタクトホール４は、図示されないレジ
スト・マスクを介し、マグネトロンＲＩＥ装置とｃ−Ｃ
4 Ｆ8 （シクロオクタフルオロブタン）ガスを用いたド
ライエッチングにより開口されたものである。なお、コ
ンタクトホール４の形成により露出した不純物拡散領域
２にはコンタクト形成用イオン注入を行っており、ｎ+
型の不純物拡散領域２に対してはＡｓ+ 、ｐ型の不純物
拡散領域２に対してはＢＦ2 + を、それぞれ前述のイオ
ン注入条件と同じ条件にて導入した。導入された不純物
は、１０５０℃，５秒のＲＴＡ（ラピッド・サーマル・
アニール）を行って活性化させた。
ＭＯＳ−ＦＥＴのソース／ドレイン領域に相当し、ｎ+
型であれば一例としてＡｓ+ をイオン加速エネルギー２
０ｋｅＶ，ドース量５×１０15／ｃｍ2 の条件で導入
し、ｐ+ 型であれば一例としてＢＦ2 + をイオン加速エ
ネルギー２０ｋｅＶ，ドース量３×１０15／ｃｍ2 の条
件で導入したものである。また、上記ＳｉＯx 系層間絶
縁膜３はたとえば、ＴＥＯＳ（テトラエトキシシラン）
を用いたＬＰＣＶＤと、ＳｉＨ4 ／ＰＨ3 ／Ｂ2Ｈ6 ／
Ｏ2 ／Ｎ2 混合ガスを用いた常圧ＣＶＤとを順次行うこ
とにより、ＳｉＯx 膜とＢＰＳＧ（ホウ素リン・シリケ
ート・ガラス）膜とを積層して構成されたものである。
さらに、上記コンタクトホール４は、図示されないレジ
スト・マスクを介し、マグネトロンＲＩＥ装置とｃ−Ｃ
4 Ｆ8 （シクロオクタフルオロブタン）ガスを用いたド
ライエッチングにより開口されたものである。なお、コ
ンタクトホール４の形成により露出した不純物拡散領域
２にはコンタクト形成用イオン注入を行っており、ｎ+
型の不純物拡散領域２に対してはＡｓ+ 、ｐ型の不純物
拡散領域２に対してはＢＦ2 + を、それぞれ前述のイオ
ン注入条件と同じ条件にて導入した。導入された不純物
は、１０５０℃，５秒のＲＴＡ（ラピッド・サーマル・
アニール）を行って活性化させた。
【００２６】この状態のウェハに対し、通常のスパッタ
リングおよび反応性スパッタリングを行い、膜厚約３０
ｎｍのＴｉ膜５と膜厚約７０ｎｍのＴｉＮ膜６とを順次
成膜し、Ｔｉ系密着層７を形成した。なお、Ｔｉ膜５の
成膜時には、一定範囲内の飛来角度を持つスパッタ微粒
子を選別するためのコリメータをＴｉターゲットとウェ
ハとの間に設置した。成膜条件の一例を以下に示す。
リングおよび反応性スパッタリングを行い、膜厚約３０
ｎｍのＴｉ膜５と膜厚約７０ｎｍのＴｉＮ膜６とを順次
成膜し、Ｔｉ系密着層７を形成した。なお、Ｔｉ膜５の
成膜時には、一定範囲内の飛来角度を持つスパッタ微粒
子を選別するためのコリメータをＴｉターゲットとウェ
ハとの間に設置した。成膜条件の一例を以下に示す。
【００２７】〔Ｔｉ膜５の成膜条件〕 Ａｒ流量 １００ ＳＣＣＭ ガス圧 ０．４７ Ｐａ ＲＦパワー ４ ｋＷ（１３．５６ ＭＨｚ） 基板加熱温度 ４５０ ℃ 〔ＴｉＮ膜６の成膜条件〕 Ａｒ流量 ４０ ＳＣＣＭ Ｎ2 流量 ７０ ＳＣＣＭ ガス圧 ０．４７ Ｐａ ＲＦパワー ５ ｋＷ 基板加熱温度 ４５０ ℃ 上記のスパッタリング工程では、オーバーハングを最小
限に抑えながら、Ｔｉ系密着層７を優れたカバレージを
もって形成することができた。このＴｉ系密着層７の厚
さは１００ｎｍであり、コンタクトホール４の開口径を
極端に狭めるものではない。
限に抑えながら、Ｔｉ系密着層７を優れたカバレージを
もって形成することができた。このＴｉ系密着層７の厚
さは１００ｎｍであり、コンタクトホール４の開口径を
極端に狭めるものではない。
【００２８】次に、このウェハをＢｌｋ−Ｗ成膜用のＬ
ＰＣＶＤ装置にセットし、ガスを何も流さない状態で４
５０℃，３０秒間の予備加熱を行った。この予備加熱に
より、ウェハ表面に付着していた水分その他の揮発性成
分が除去された。
ＰＣＶＤ装置にセットし、ガスを何も流さない状態で４
５０℃，３０秒間の予備加熱を行った。この予備加熱に
より、ウェハ表面に付着していた水分その他の揮発性成
分が除去された。
【００２９】次に、一例として下記の条件により前処理
としてのＳｉ核形成を行った。
としてのＳｉ核形成を行った。
【００３０】 ＳｉＨ4 流量 ３０ ＳＣＣＭ Ａｒ流量 １６００ ＳＣＣＭ Ｎ2 流量 ３００ ＳＣＣＭ ガス圧 １０７ Ｐａ 基板加熱温度 ４５０ ℃ この前処理により、図１に示されるように、ＴｉＮ膜６
の表面にＳｉ核８が均一に形成された。
の表面にＳｉ核８が均一に形成された。
【００３１】次に、ＷＦ6 のＳｉＨ4 還元によるＷの核
形成を行った。核形成条件の一例を以下に示す。
形成を行った。核形成条件の一例を以下に示す。
【００３２】 ＷＦ6 流量 ５ ＳＣＣＭ ＳｉＨ4 流量 ３ ＳＣＣＭ Ａｒ流量 １６００ ＳＣＣＭ Ｎ2 流量 ３００ ＳＣＣＭ ガス圧 １０７ Ｐａ 基板加熱温度 ４５０ ℃ この工程では、ＷＦ6 ガスがＳｉ核８によって速やかに
還元される反応が、表面反応律速にしたがって進行し
た。この結果、ウェハの表面は、図２に示されるように
Ｗ核９で均一に被覆された。
還元される反応が、表面反応律速にしたがって進行し
た。この結果、ウェハの表面は、図２に示されるように
Ｗ核９で均一に被覆された。
【００３３】続いて、一例として下記の条件でＷＦ6 の
Ｈ2 還元によるＷ膜の高速成長を行った。
Ｈ2 還元によるＷ膜の高速成長を行った。
【００３４】 ＷＦ6 流量 ６０ ＳＣＣＭ Ｈ2 流量 ４００ ＳＣＣＭ Ａｒ流量 ２０００ ＳＣＣＭ Ｎ2 流量 ２５０ ＳＣＣＭ ガス圧 １０７ Ｐａ 基板加熱温度 ４５０ ℃ この工程では、Ｓｉの高速成長が表面反応律速にしたが
って進行したため、コンタクトホール４の内部をボイド
を生ずることなくＢｌｋ−Ｗ膜１０で埋め込むことがで
きた。また、走査型電子顕微鏡による観察を行ったとこ
ろ、Ｔｉ系密着層７の腐食は生じておらず、したがって
Ｂｌｋ−Ｗ膜１０も剥離を生ずることなく均一に形成さ
れていることがわかった。
って進行したため、コンタクトホール４の内部をボイド
を生ずることなくＢｌｋ−Ｗ膜１０で埋め込むことがで
きた。また、走査型電子顕微鏡による観察を行ったとこ
ろ、Ｔｉ系密着層７の腐食は生じておらず、したがって
Ｂｌｋ−Ｗ膜１０も剥離を生ずることなく均一に形成さ
れていることがわかった。
【００３５】図４は、以上の工程を実際に適用して構成
したＭＯＳ−ＦＥＴの模式的断面図である。すなわち、
上記不純物拡散領域２は、Ｓｉ（１００）基板１上にお
いて、フィールド酸化膜１１で規定される素子形成領域
にゲート酸化膜１２を介して形成されたゲート電極１３
およびサイドウォール１４に対して自己整合的に形成さ
れており、ＬＤＤ構造を有するソース／ドレイン領域を
構成している。上記コンタクトホール４は、この基体の
全面を覆うＳｉＯx 系層間絶縁膜３のうち、不純物拡散
領域２（ただし、図４で着目している断面においては、
不純物拡散領域２の一方のみ）に臨んで開口されてい
る。
したＭＯＳ−ＦＥＴの模式的断面図である。すなわち、
上記不純物拡散領域２は、Ｓｉ（１００）基板１上にお
いて、フィールド酸化膜１１で規定される素子形成領域
にゲート酸化膜１２を介して形成されたゲート電極１３
およびサイドウォール１４に対して自己整合的に形成さ
れており、ＬＤＤ構造を有するソース／ドレイン領域を
構成している。上記コンタクトホール４は、この基体の
全面を覆うＳｉＯx 系層間絶縁膜３のうち、不純物拡散
領域２（ただし、図４で着目している断面においては、
不純物拡散領域２の一方のみ）に臨んで開口されてい
る。
【００３６】Ｔｉ系密着層７およびＢｌｋ−Ｗ膜１０
は、このコンタクトホール４を均一に埋め込むごとく形
成されている。この後の工程では、このＢｌｋ−Ｗ膜１
０とＴｉ系密着層７とをパターニングしてこのまま上層
配線パターンとして用いても良いが、ＳＦ6 等のエッチ
ング・ガスを用いてエッチバックを行い、コンタクトホ
ールの内部にのみ両者を残してメタル・プラグとして用
いても良い。メタル・プラグとして用いる場合には、上
層配線パターンを別の導電材料層で作製する必要があ
り、このためにたとえばＴｉ／Ａｌ−Ｃｕ積層配線膜を
用いることができる。
は、このコンタクトホール４を均一に埋め込むごとく形
成されている。この後の工程では、このＢｌｋ−Ｗ膜１
０とＴｉ系密着層７とをパターニングしてこのまま上層
配線パターンとして用いても良いが、ＳＦ6 等のエッチ
ング・ガスを用いてエッチバックを行い、コンタクトホ
ールの内部にのみ両者を残してメタル・プラグとして用
いても良い。メタル・プラグとして用いる場合には、上
層配線パターンを別の導電材料層で作製する必要があ
り、このためにたとえばＴｉ／Ａｌ−Ｃｕ積層配線膜を
用いることができる。
【００３７】実施例２ 本実施例では、Ｂｌｋ−Ｗ膜の高速成長時の基板加熱温
度を、核形成時よりも低下させた例である。
度を、核形成時よりも低下させた例である。
【００３８】すなわち、予備加熱、前処理（Ｓｉ核形
成）、Ｗ核形成をいずれも基板加熱温度４５０℃にて実
施例１と同様に行った後、基板加熱温度を４００℃に下
げた以外は実施例と同じ条件でＢｌｋ−Ｗ膜１０を高速
成長させた。このように温度を下げた条件であっても、
表面反応律速であることには変わりない。
成）、Ｗ核形成をいずれも基板加熱温度４５０℃にて実
施例１と同様に行った後、基板加熱温度を４００℃に下
げた以外は実施例と同じ条件でＢｌｋ−Ｗ膜１０を高速
成長させた。このように温度を下げた条件であっても、
表面反応律速であることには変わりない。
【００３９】本実施例では、ＳｉＯx 系層間絶縁膜３に
対する熱ストレスが緩和されることにより、さらに密着
性に優れたＢｌｋ−Ｗ膜１０を成膜することができた。
対する熱ストレスが緩和されることにより、さらに密着
性に優れたＢｌｋ−Ｗ膜１０を成膜することができた。
【００４０】以上、本発明を２例の実施例にもとづいて
説明したが、本発明は上述の実施例に何ら限定されるも
のではない。
説明したが、本発明は上述の実施例に何ら限定されるも
のではない。
【００４１】たとえば、上述の実施例では、Ｔｉ系密着
層７の上層側を構成する膜としてＴｉＮ膜を用いたが、
これをＴｉＯＮ膜としても良い。また、実施例２では、
Ｂｌｋ−Ｗ膜の高速成長段階において基板加熱温度を下
げたが、これと同時に予備加熱工程や前処理工程（Ｓｉ
核形成工程）における基板加熱温度も同様に下げて構わ
ない。さらに、本発明を適用して作製されるデバイスの
種類もＭＯＳ−ＦＥＴに限られず、たとえばバイポーラ
・トランジスタやＣＣＤ（電荷結合素子）であっても良
い。
層７の上層側を構成する膜としてＴｉＮ膜を用いたが、
これをＴｉＯＮ膜としても良い。また、実施例２では、
Ｂｌｋ−Ｗ膜の高速成長段階において基板加熱温度を下
げたが、これと同時に予備加熱工程や前処理工程（Ｓｉ
核形成工程）における基板加熱温度も同様に下げて構わ
ない。さらに、本発明を適用して作製されるデバイスの
種類もＭＯＳ−ＦＥＴに限られず、たとえばバイポーラ
・トランジスタやＣＣＤ（電荷結合素子）であっても良
い。
【００４２】この他、層間絶縁膜の構成、各膜の厚さ、
デザイン・ルール、イオン注入条件、スパッタリング条
件、ＣＶＤ条件等は適宜変更可能である。
デザイン・ルール、イオン注入条件、スパッタリング条
件、ＣＶＤ条件等は適宜変更可能である。
【００４３】
【発明の効果】以上の説明からも明らかなように、本発
明によれば下地の密着層をそれ程厚く形成しなくても、
Ｗ膜に代表される高融点金属膜を、剥離を防止しながら
良好なカバレージをもって成膜することができる。した
がって、微細な開口径と大きなアスペクト比を有する接
続孔の内部も、高融点金属膜で良好に埋め込むことが可
能となる。
明によれば下地の密着層をそれ程厚く形成しなくても、
Ｗ膜に代表される高融点金属膜を、剥離を防止しながら
良好なカバレージをもって成膜することができる。した
がって、微細な開口径と大きなアスペクト比を有する接
続孔の内部も、高融点金属膜で良好に埋め込むことが可
能となる。
【００４４】本発明は、かかる高融点金属膜の成膜性の
改善を通じ、半導体デバイスの高集積化、高性能化、高
信頼化、および歩留りや生産性の向上に大きく貢献する
ものである。
改善を通じ、半導体デバイスの高集積化、高性能化、高
信頼化、および歩留りや生産性の向上に大きく貢献する
ものである。
【図１】本発明の高融点金属膜の成膜方法を適用したプ
ロセス例において、コンタクトホールを被覆するＴｉ系
密着層上にＳｉ核が形成された状態を示す模式的断面図
である。
ロセス例において、コンタクトホールを被覆するＴｉ系
密着層上にＳｉ核が形成された状態を示す模式的断面図
である。
【図２】図１のＳｉ核が還元され、Ｔｉ系密着層の表面
がＷ核で覆われた状態を示す模式的断面図である。
がＷ核で覆われた状態を示す模式的断面図である。
【図３】図２のＷ核を足掛かりにしてＢｌｋ−Ｗ膜が高
速成長し、コンタクトホールが均一に埋め込まれた状態
を示す模式的断面図である。
速成長し、コンタクトホールが均一に埋め込まれた状態
を示す模式的断面図である。
【図４】図１ないし図３に示したプロセスを適用して作
製したＭＯＳ−ＦＥＴを別の断面にて示した模式的断面
図である。
製したＭＯＳ−ＦＥＴを別の断面にて示した模式的断面
図である。
【図５】従来プロセスにおいて、Ｔｉ系密着層を厚く形
成したためにコンタクトホールの実質的な開口径が狭ま
った状態を示す模式的断面図である。
成したためにコンタクトホールの実質的な開口径が狭ま
った状態を示す模式的断面図である。
【図６】従来プロセスにおいて、供給律速条件を採用し
た高速成長によりＢｌｋ−Ｗ膜のカバレージが劣化し、
コンタクトホール内にボイドが発生した状態を示す模式
的断面図である。
た高速成長によりＢｌｋ−Ｗ膜のカバレージが劣化し、
コンタクトホール内にボイドが発生した状態を示す模式
的断面図である。
１ Ｓｉ（１００）基板 ２ 不純物拡散領域 ３ ＳｉＯx 系層間絶縁膜 ４ コンタクトホール ５ Ｔｉ膜 ６ ＴｉＮ膜 ７ Ｔｉ系密着層 ８ Ｓｉ核 ９ Ｗ核 １０ Ｂｌｋ−Ｗ膜
Claims (8)
- 【請求項１】 基板を加熱しながらシラン系ガスを含む
雰囲気に曝す前処理工程と、 ＣＶＤにより前記基板上に高融点金属膜を成膜する成膜
工程とを有する高融点金属膜の成膜方法。 - 【請求項２】 前記前処理工程における前記雰囲気に不
活性ガスを添加する請求項１記載の高融点金属膜の成膜
方法。 - 【請求項３】 前記前処理工程の前に前記基板を所定時
間加熱する予備加熱工程を置く請求項１または請求項２
に記載の高融点金属膜の成膜方法。 - 【請求項４】 前記成膜工程では高融点金属の核形成と
高融点金属膜の高速成長とを順次行い、これら核形成と
高速成長とを共に表面反応律速条件下で進行させる請求
項１ないし請求項３のいずれか１項に記載の高融点金属
膜の成膜方法。 - 【請求項５】 前記高融点金属膜の高速成長は、核形成
時よりも低い基板加熱温度にて行う請求項４記載の高融
点金属膜の成膜方法。 - 【請求項６】 前記高融点金属膜としてタングステン膜
を成膜する請求項１ないし請求項５のいずれか１項に記
載の高融点金属膜の成膜方法。 - 【請求項７】 前記高融点金属膜の核形成は、４５０℃
以上の温度域で行う請求項６記載の高融点金属膜の成膜
方法。 - 【請求項８】 前記基板として表面にチタン系密着層を
有する基板を用いる請求項１ないし請求項７のいずれか
１項に記載の高融点金属膜の成膜方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26380594A JP3358328B2 (ja) | 1994-10-27 | 1994-10-27 | 高融点金属膜の成膜方法 |
| US08/546,715 US5686355A (en) | 1994-10-27 | 1995-10-23 | Method for forming film of refractory metal |
| KR1019950037250A KR100402547B1 (ko) | 1994-10-27 | 1995-10-26 | 고융점금속막의성막방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26380594A JP3358328B2 (ja) | 1994-10-27 | 1994-10-27 | 高融点金属膜の成膜方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08124876A true JPH08124876A (ja) | 1996-05-17 |
| JP3358328B2 JP3358328B2 (ja) | 2002-12-16 |
Family
ID=17394498
Family Applications (1)
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Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000265272A (ja) * | 1999-01-13 | 2000-09-26 | Tokyo Electron Ltd | タングステン層の形成方法及びタングステン層の積層構造 |
| KR100272523B1 (ko) * | 1998-01-26 | 2000-12-01 | 김영환 | 반도체소자의배선형성방법 |
| KR20010077743A (ko) * | 2000-02-08 | 2001-08-20 | 박종섭 | 비트 라인 및 그 제조 방법 |
| JP2002038271A (ja) * | 2000-06-28 | 2002-02-06 | Applied Materials Inc | 順次堆積技術を使用して耐熱金属層を堆積させ核生成層を形成させる方法及び装置 |
| JP2002129328A (ja) * | 2000-10-31 | 2002-05-09 | Applied Materials Inc | 気相堆積方法及び装置 |
| JP2002146531A (ja) * | 2000-10-31 | 2002-05-22 | Applied Materials Inc | 気相堆積方法及び装置 |
| JP2002520876A (ja) * | 1998-07-14 | 2002-07-09 | アプライド マテリアルズ インコーポレイテッド | タングステン及び窒化タングステンのインシチュ化学蒸着による、改善されたゲート電極接合構造 |
| KR20020072875A (ko) * | 2001-03-13 | 2002-09-19 | 삼성전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100430589B1 (ko) * | 2002-04-18 | 2004-05-10 | 아남반도체 주식회사 | 콘택 플러그 형성을 위한 씨.브이.디 텅스텐 증착 방법 |
| JP2004536225A (ja) * | 2001-07-16 | 2004-12-02 | アプライド マテリアルズ インコーポレイテッド | 表面処理後にタングステンを堆積して膜特性を改善するための方法及び装置 |
| US7060614B2 (en) | 2000-07-28 | 2006-06-13 | Tokyo Electron Limited | Method for forming film |
| US7235485B2 (en) | 2005-10-14 | 2007-06-26 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| KR100526452B1 (ko) * | 1997-12-29 | 2007-11-09 | 주식회사 하이닉스반도체 | 반도체 장치의 콘택 전극 형성방법 |
| JP2008060603A (ja) * | 2001-08-24 | 2008-03-13 | Tokyo Electron Ltd | 成膜方法 |
| JP2008303466A (ja) * | 2001-10-10 | 2008-12-18 | Applied Materials Inc | 一連の堆積技術を用いる耐火性金属層を堆積する方法 |
| US7659209B2 (en) | 2001-11-14 | 2010-02-09 | Canon Anelva Corporation | Barrier metal film production method |
| JP2010225697A (ja) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| US7977243B2 (en) | 2001-11-14 | 2011-07-12 | Canon Anelva Corporation | Barrier metal film production apparatus, barrier metal film production method, metal film production method, and metal film production apparatus |
| US8211799B2 (en) | 2005-01-19 | 2012-07-03 | Applied Materials, Inc. | Atomic layer deposition of tungsten materials |
| US8530349B2 (en) | 2010-04-19 | 2013-09-10 | Samsung Electronics Co., Ltd. | Methods for fabricating semiconductor devices including a seed generation accelerating layer |
| TWI493058B (zh) * | 2007-05-15 | 2015-07-21 | Applied Materials Inc | 鎢材料的原子層沈積法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6017818A (en) * | 1996-01-22 | 2000-01-25 | Texas Instruments Incorporated | Process for fabricating conformal Ti-Si-N and Ti-B-N based barrier films with low defect density |
| US5963836A (en) * | 1996-12-03 | 1999-10-05 | Genus, Inc. | Methods for minimizing as-deposited stress in tungsten silicide films |
| JPH10172969A (ja) * | 1996-12-06 | 1998-06-26 | Nec Corp | 半導体装置の製造方法 |
| DE19704533C2 (de) * | 1997-02-06 | 2000-10-26 | Siemens Ag | Verfahren zur Schichterzeugung auf einer Oberfläche |
| US6317599B1 (en) * | 1999-05-26 | 2001-11-13 | Wireless Valley Communications, Inc. | Method and system for automated optimization of antenna positioning in 3-D |
| TW472350B (en) | 1999-08-27 | 2002-01-11 | Texas Instruments Inc | Si-rich surface layer capped diffusion barriers |
| US7655555B2 (en) * | 1999-08-27 | 2010-02-02 | Texas Instruments Incorporated | In-situ co-deposition of Si in diffusion barrier material depositions with improved wettability, barrier efficiency, and device reliability |
| KR100364257B1 (ko) * | 1999-12-06 | 2002-12-11 | 삼성전자 주식회사 | 텅스텐 화학 기상 퇴적방법 및 텅스텐 플러그 형성방법 |
| US6579788B1 (en) * | 2000-09-18 | 2003-06-17 | Advanced Micro Devices, Inc. | Method of forming conductive interconnections on an integrated circuit device |
| US6958290B2 (en) | 2002-05-03 | 2005-10-25 | Texas Instruments Incorporated | Method and apparatus for improving adhesion between layers in integrated devices |
| US8487410B2 (en) | 2011-04-13 | 2013-07-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-silicon vias for semicondcutor substrate and method of manufacture |
| CN110137153B (zh) * | 2018-02-09 | 2021-03-30 | 联华电子股份有限公司 | 半导体装置及其形成方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61140133A (ja) * | 1984-12-13 | 1986-06-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61251053A (ja) * | 1985-04-30 | 1986-11-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0783021B2 (ja) * | 1985-07-10 | 1995-09-06 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| US5240505A (en) * | 1989-08-03 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method of an apparatus for forming thin film for semiconductor device |
| JPH0817162B2 (ja) * | 1989-08-03 | 1996-02-21 | 三菱電機株式会社 | 半導体デバイスの薄膜形成方法および装置 |
| US5028565A (en) * | 1989-08-25 | 1991-07-02 | Applied Materials, Inc. | Process for CVD deposition of tungsten layer on semiconductor wafer |
| JP2751606B2 (ja) * | 1990-09-12 | 1998-05-18 | ソニー株式会社 | 配線の形成方法 |
| JPH05144737A (ja) * | 1991-11-21 | 1993-06-11 | Sony Corp | 化学的気相成長法 |
| DE69327559T2 (de) * | 1992-03-25 | 2000-07-06 | Kanegafuchi Chemical Ind | Dünnfilm aus polysilizium und verfahren zu seiner herstellung |
| JPH06275624A (ja) * | 1993-03-19 | 1994-09-30 | Miyagi Oki Denki Kk | 導電層の形成方法 |
| JP3246046B2 (ja) * | 1993-03-23 | 2002-01-15 | ソニー株式会社 | 高融点金属膜の堆積方法 |
| US5529953A (en) * | 1994-10-14 | 1996-06-25 | Toshiba America Electronic Components, Inc. | Method of forming studs and interconnects in a multi-layered semiconductor device |
-
1994
- 1994-10-27 JP JP26380594A patent/JP3358328B2/ja not_active Expired - Lifetime
-
1995
- 1995-10-23 US US08/546,715 patent/US5686355A/en not_active Expired - Lifetime
- 1995-10-26 KR KR1019950037250A patent/KR100402547B1/ko not_active IP Right Cessation
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526452B1 (ko) * | 1997-12-29 | 2007-11-09 | 주식회사 하이닉스반도체 | 반도체 장치의 콘택 전극 형성방법 |
| KR100272523B1 (ko) * | 1998-01-26 | 2000-12-01 | 김영환 | 반도체소자의배선형성방법 |
| JP2002520876A (ja) * | 1998-07-14 | 2002-07-09 | アプライド マテリアルズ インコーポレイテッド | タングステン及び窒化タングステンのインシチュ化学蒸着による、改善されたゲート電極接合構造 |
| JP2000265272A (ja) * | 1999-01-13 | 2000-09-26 | Tokyo Electron Ltd | タングステン層の形成方法及びタングステン層の積層構造 |
| KR20010077743A (ko) * | 2000-02-08 | 2001-08-20 | 박종섭 | 비트 라인 및 그 제조 방법 |
| JP2002038271A (ja) * | 2000-06-28 | 2002-02-06 | Applied Materials Inc | 順次堆積技術を使用して耐熱金属層を堆積させ核生成層を形成させる方法及び装置 |
| US7060614B2 (en) | 2000-07-28 | 2006-06-13 | Tokyo Electron Limited | Method for forming film |
| JP2002146531A (ja) * | 2000-10-31 | 2002-05-22 | Applied Materials Inc | 気相堆積方法及び装置 |
| JP2002129328A (ja) * | 2000-10-31 | 2002-05-09 | Applied Materials Inc | 気相堆積方法及び装置 |
| KR20020072875A (ko) * | 2001-03-13 | 2002-09-19 | 삼성전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| JP2004536225A (ja) * | 2001-07-16 | 2004-12-02 | アプライド マテリアルズ インコーポレイテッド | 表面処理後にタングステンを堆積して膜特性を改善するための方法及び装置 |
| JP2008060603A (ja) * | 2001-08-24 | 2008-03-13 | Tokyo Electron Ltd | 成膜方法 |
| JP4595989B2 (ja) * | 2001-08-24 | 2010-12-08 | 東京エレクトロン株式会社 | 成膜方法 |
| JP2008303466A (ja) * | 2001-10-10 | 2008-12-18 | Applied Materials Inc | 一連の堆積技術を用いる耐火性金属層を堆積する方法 |
| US7659209B2 (en) | 2001-11-14 | 2010-02-09 | Canon Anelva Corporation | Barrier metal film production method |
| US7977243B2 (en) | 2001-11-14 | 2011-07-12 | Canon Anelva Corporation | Barrier metal film production apparatus, barrier metal film production method, metal film production method, and metal film production apparatus |
| KR100430589B1 (ko) * | 2002-04-18 | 2004-05-10 | 아남반도체 주식회사 | 콘택 플러그 형성을 위한 씨.브이.디 텅스텐 증착 방법 |
| US8211799B2 (en) | 2005-01-19 | 2012-07-03 | Applied Materials, Inc. | Atomic layer deposition of tungsten materials |
| US8513116B2 (en) | 2005-01-19 | 2013-08-20 | Applied Materials, Inc. | Atomic layer deposition of tungsten materials |
| US7235485B2 (en) | 2005-10-14 | 2007-06-26 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| TWI493058B (zh) * | 2007-05-15 | 2015-07-21 | Applied Materials Inc | 鎢材料的原子層沈積法 |
| JP2010225697A (ja) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
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| Publication number | Publication date |
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