JPH0787299B2 - 波形発生装置 - Google Patents
波形発生装置Info
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- JPH0787299B2 JPH0787299B2 JP21220587A JP21220587A JPH0787299B2 JP H0787299 B2 JPH0787299 B2 JP H0787299B2 JP 21220587 A JP21220587 A JP 21220587A JP 21220587 A JP21220587 A JP 21220587A JP H0787299 B2 JPH0787299 B2 JP H0787299B2
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- JP
- Japan
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- input terminal
- output
- operation mode
- multiplexer
- latch circuit
- Prior art date
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- Manipulation Of Pulses (AREA)
- Electrophonic Musical Instruments (AREA)
- Tests Of Electronic Circuits (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、直接デジタル合成（ダイレクト・デジタル・
シンセサイズ;DDS）技術を用いた波形発生装置に関する
ものであり、詳しくは、多機能化に関するものである。
シンセサイズ;DDS）技術を用いた波形発生装置に関する
ものであり、詳しくは、多機能化に関するものである。
（従来の技術） 波形発生装置の一種に、DDS技術を用いたものがある。
第４図は、このような装置の一例を示すブロック図であ
る。第４図において、１はステップ信号SAが加えられる
入力端子であり、加算器２の一方の入力端子Ａに接続さ
れている。３は加算器２の出力信号をラッチするラッチ
回路であり、その出力信号は加算器２の他方の入力端子
Ｂに加えられるとともに、メモリ４にアドレスとして加
えられている。メモリ４には予め正弦波データが格納さ
れている。このメモリ４に格納されている正弦波データ
はラッチ回路３から加えられるアドレスに応じて逐次D/
A変換器５に読み出され、アナログ信号に変換される。
第４図は、このような装置の一例を示すブロック図であ
る。第４図において、１はステップ信号SAが加えられる
入力端子であり、加算器２の一方の入力端子Ａに接続さ
れている。３は加算器２の出力信号をラッチするラッチ
回路であり、その出力信号は加算器２の他方の入力端子
Ｂに加えられるとともに、メモリ４にアドレスとして加
えられている。メモリ４には予め正弦波データが格納さ
れている。このメモリ４に格納されている正弦波データ
はラッチ回路３から加えられるアドレスに応じて逐次D/
A変換器５に読み出され、アナログ信号に変換される。
このような構成において、D/A変換器５から変換出力さ
れるアナログ信号の周波数はラッチ回路３からメモリ４
に加えられるアドレスの間隔で決定され、位相はアドレ
スの初期値により決定されることになる。
れるアナログ信号の周波数はラッチ回路３からメモリ４
に加えられるアドレスの間隔で決定され、位相はアドレ
スの初期値により決定されることになる。
ところで、このようなDDS技術を用いることにより、位
相差を持った周波数の等しい２つの周波数信号を発生さ
せたり、周波数を掃引させることも行われている。
相差を持った周波数の等しい２つの周波数信号を発生さ
せたり、周波数を掃引させることも行われている。
第５図は時分割で２波形を発生する装置の一例を示すブ
ロック図であり、第４図と同一部分には同一符号を付け
ている。第５図において、加算器２の出力端子は第１の
ラッチ回路31と第２のラッチ回路32のそれぞれの入力端
子に接続され、これら各ラッチ回路31,32の出力端子は
マルチプレクサ６に接続され、マルチプレクサ６の出力
端子はメモリ４のアドレス端子に接続されるとともに加
算器２のＢ端子に接続されている。
ロック図であり、第４図と同一部分には同一符号を付け
ている。第５図において、加算器２の出力端子は第１の
ラッチ回路31と第２のラッチ回路32のそれぞれの入力端
子に接続され、これら各ラッチ回路31,32の出力端子は
マルチプレクサ６に接続され、マルチプレクサ６の出力
端子はメモリ４のアドレス端子に接続されるとともに加
算器２のＢ端子に接続されている。
このような構成において、各ラッチ回路31,32へのラッ
チロックはマルチプレクサ６の切換に同期して選択的に
加えられ、マルチプレクサ６はクロックに同期して各ラ
ッチ回路31,32の出力信号を交互に出力する。これによ
り、メモリ４から、各ラッチ回路31,32の出力信号をア
ドレスとして、位相差を持つ周波数の等しい２つの波形
データが読み出されることになる。
チロックはマルチプレクサ６の切換に同期して選択的に
加えられ、マルチプレクサ６はクロックに同期して各ラ
ッチ回路31,32の出力信号を交互に出力する。これによ
り、メモリ４から、各ラッチ回路31,32の出力信号をア
ドレスとして、位相差を持つ周波数の等しい２つの波形
データが読み出されることになる。
第６図は、周波数をリニア掃引するために用いられる回
路の一部を示している。第６図において、７はステップ
信号SCが加えられる入力端子であり、加算器８の一方の
入力端子Ａに接続されている。９は加算器８の出力信号
をラッチするラッチ回路であり、その出力信号は加算器
８の他方の入力端子Ｄに加えられるとともに、第４図の
加算器２のＡ端子に加えられる。
路の一部を示している。第６図において、７はステップ
信号SCが加えられる入力端子であり、加算器８の一方の
入力端子Ａに接続されている。９は加算器８の出力信号
をラッチするラッチ回路であり、その出力信号は加算器
８の他方の入力端子Ｄに加えられるとともに、第４図の
加算器２のＡ端子に加えられる。
このように構成することにより、第４図のラッチ回路３
からメモリ４に加えられるアドレスの間隔はクロックに
応じて第６図のラッチ回路９の出力信号の割合で変化す
ることになり、メモリ４からアドレス間隔に比例して周
波数が掃引される波形データが読み出されることにな
る。
からメモリ４に加えられるアドレスの間隔はクロックに
応じて第６図のラッチ回路９の出力信号の割合で変化す
ることになり、メモリ４からアドレス間隔に比例して周
波数が掃引される波形データが読み出されることにな
る。
（発明が解決しようとする問題点） ところが、上記２つの機能を有する波形発生装置を構成
するために、それぞれの単機能を有する装置を単純に組
み合わせただけの場合には、単機能装置に比べて回路規
模が大きくなり、制御も複雑になってしまう。
するために、それぞれの単機能を有する装置を単純に組
み合わせただけの場合には、単機能装置に比べて回路規
模が大きくなり、制御も複雑になってしまう。
本発明は、このような点に着目したものであって、その
目的は、比較的簡単な回路構成で、容易に制御できる多
機能を有する波形発生装置を提供することにある。
目的は、比較的簡単な回路構成で、容易に制御できる多
機能を有する波形発生装置を提供することにある。
（問題点を解決するための手段） 本発明の波形発生装置は、 任意位相差の２つの正弦波を得る第１の動作モードと周
波数掃引波形を得る第２の動作モードを選択できる波形
発生装置であって、 第１の動作モードにおける出力周波数に対応したアドレ
ス間隔データと第２の動作モードにおける出力周波数の
変化に対応したアドレス間隔データを格納するレジスタ
と、 一方の入力端子Ａにこのレジスタに格納されているアド
レス間隔データが加えられ、第１の動作モードでは常に
入力端子Ａ側が選択され、第２の動作モードでは入力端
子A,Bが交互に選択される第１のマルチプレクサと、 一方の入力端子Ａに第１のマルチプレクサの出力信号が
加えられる加算器と、 一方の入力端子Ｂに加算器の出力信号が加えられ、他方
の入力端子Ａに第１の動作モードにおける第２の出力波
形の初期位相アドレスデータおよび第２の動作モードに
おける出力周波数に対応したアドレス間隔の初期値デー
タが加えられ、これら初期値データを第１のラッチ回路
に入力する時のみ入力端子Ａが選択されてその後の実行
時は常に入力端子Ｂが選択される第２のマルチプレクサ
と、 第２のマルチプレクサの出力端子に接続されてその出力
信号をラッチし、ラッチされた信号を前記第１のマルチ
プレクサの他方の入力端子Ｂに加える第１のラッチ回路
と、 一方の入力端子Ｂに第１のラッチ回路の出力信号が加え
られ、他方の入力端子Ａに第１の動作モードにおける第
１の出力波形の初期位相アドレスデータおよび第２の動
作モードにおける出力波形の初期位相データが加えら
れ、これら初期値データを第２のラッチ回路に入力する
時のみ入力端子Ａが選択されてその後の実行時は常に入
力端子Ｂが選択される第３のマルチプレクサと、 第３のマルチプレクサの出力端子に接続されてその出力
信号をラッチし、ラッチされた信号を前記加算器の他方
の入力端子Ｂに加える第２のラッチ回路と、 予め所定の波形データが格納されてこれら波形データが
第２のラッチ回路の出力信号をアドレスとして逐次読み
出され、第１の動作モードでは任意位相差の２つの正弦
波を交互に出力し、第２の動作モードでは周波数掃引波
形を出力するメモリ、 とで構成されたことを特徴とする。
波数掃引波形を得る第２の動作モードを選択できる波形
発生装置であって、 第１の動作モードにおける出力周波数に対応したアドレ
ス間隔データと第２の動作モードにおける出力周波数の
変化に対応したアドレス間隔データを格納するレジスタ
と、 一方の入力端子Ａにこのレジスタに格納されているアド
レス間隔データが加えられ、第１の動作モードでは常に
入力端子Ａ側が選択され、第２の動作モードでは入力端
子A,Bが交互に選択される第１のマルチプレクサと、 一方の入力端子Ａに第１のマルチプレクサの出力信号が
加えられる加算器と、 一方の入力端子Ｂに加算器の出力信号が加えられ、他方
の入力端子Ａに第１の動作モードにおける第２の出力波
形の初期位相アドレスデータおよび第２の動作モードに
おける出力周波数に対応したアドレス間隔の初期値デー
タが加えられ、これら初期値データを第１のラッチ回路
に入力する時のみ入力端子Ａが選択されてその後の実行
時は常に入力端子Ｂが選択される第２のマルチプレクサ
と、 第２のマルチプレクサの出力端子に接続されてその出力
信号をラッチし、ラッチされた信号を前記第１のマルチ
プレクサの他方の入力端子Ｂに加える第１のラッチ回路
と、 一方の入力端子Ｂに第１のラッチ回路の出力信号が加え
られ、他方の入力端子Ａに第１の動作モードにおける第
１の出力波形の初期位相アドレスデータおよび第２の動
作モードにおける出力波形の初期位相データが加えら
れ、これら初期値データを第２のラッチ回路に入力する
時のみ入力端子Ａが選択されてその後の実行時は常に入
力端子Ｂが選択される第３のマルチプレクサと、 第３のマルチプレクサの出力端子に接続されてその出力
信号をラッチし、ラッチされた信号を前記加算器の他方
の入力端子Ｂに加える第２のラッチ回路と、 予め所定の波形データが格納されてこれら波形データが
第２のラッチ回路の出力信号をアドレスとして逐次読み
出され、第１の動作モードでは任意位相差の２つの正弦
波を交互に出力し、第２の動作モードでは周波数掃引波
形を出力するメモリ、 とで構成されたことを特徴とする。
（実施例） 以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例の要部を示すブロック図で
ある。第１図において、10は第１の動作モードにおける
出力周波数に対応したアドレス間隔データと第２の動作
モードにおける出力周波数の変化に対応したアドレス間
隔データを初期値３として格納するレジスタであり、そ
の出力端子は第１のマルチプレクサ11の一方の入力端子
Ａに接続されている。第１のマルチプレクサ11の選択端
子Ｓにはゲート12が接続されている。このゲート12の一
方の入力端子にはモードＢ選択信号が加えられ、他方の
入力端子にはクロックCLK1が加えられている。13は一方
の入力端子Ａに第１のマルチプレクサ11の出力信号が加
えられる加算器である。14は第２のマルチプレクサであ
り、一方の入力端子Ｂに加算器13の出力信号が加えら
れ、他方の入力端子Ａに第１の動作モードにおける第２
の出力波形の初期位相アドレスデータおよび第２の動作
モードにおける出力周波数に対応したアドレス間隔の初
期値データが初期値２として加えられている。15は第２
のマルチプレクサ14の出力端子に接続されてその出力信
号をラッチし、ラッチされた信号を前記第１のマルチプ
レクサ11の他方の入力端子Ｂに加える第１のラッチ回路
である。16は第３のマルチプレクサであり、一方の入力
端子Ｂに第１のラッチ回路15の出力信号が加えられ、他
方の入力端子Ａに第１の動作モードにおける第１の出力
波形の初期位相アドレスデータおよび第２の動作モード
における出力波形の初期位相データが初期値１として加
えられている。17は第３のマルチプレクサ16の出力端子
に接続されてその出力信号をラッチし、ラッチされた信
号を前記加算器13の他方の入力端子Ｂに加える第２のラ
ッチ回路である。第１のラッチ回路15および第２のラッ
チ回路17のクロック端子にはそれぞれラッチクロックCL
K0が加えられている。なお、クロックCLK1の周期はCLK0
の周期の２倍に設定されている。18は予め所定の波形デ
ータ（一般的には正弦波データ）が格納され、これら波
形データが第２のラッチ回路17の出力信号をアドレスと
して逐次読み出されるメモリである。
ある。第１図において、10は第１の動作モードにおける
出力周波数に対応したアドレス間隔データと第２の動作
モードにおける出力周波数の変化に対応したアドレス間
隔データを初期値３として格納するレジスタであり、そ
の出力端子は第１のマルチプレクサ11の一方の入力端子
Ａに接続されている。第１のマルチプレクサ11の選択端
子Ｓにはゲート12が接続されている。このゲート12の一
方の入力端子にはモードＢ選択信号が加えられ、他方の
入力端子にはクロックCLK1が加えられている。13は一方
の入力端子Ａに第１のマルチプレクサ11の出力信号が加
えられる加算器である。14は第２のマルチプレクサであ
り、一方の入力端子Ｂに加算器13の出力信号が加えら
れ、他方の入力端子Ａに第１の動作モードにおける第２
の出力波形の初期位相アドレスデータおよび第２の動作
モードにおける出力周波数に対応したアドレス間隔の初
期値データが初期値２として加えられている。15は第２
のマルチプレクサ14の出力端子に接続されてその出力信
号をラッチし、ラッチされた信号を前記第１のマルチプ
レクサ11の他方の入力端子Ｂに加える第１のラッチ回路
である。16は第３のマルチプレクサであり、一方の入力
端子Ｂに第１のラッチ回路15の出力信号が加えられ、他
方の入力端子Ａに第１の動作モードにおける第１の出力
波形の初期位相アドレスデータおよび第２の動作モード
における出力波形の初期位相データが初期値１として加
えられている。17は第３のマルチプレクサ16の出力端子
に接続されてその出力信号をラッチし、ラッチされた信
号を前記加算器13の他方の入力端子Ｂに加える第２のラ
ッチ回路である。第１のラッチ回路15および第２のラッ
チ回路17のクロック端子にはそれぞれラッチクロックCL
K0が加えられている。なお、クロックCLK1の周期はCLK0
の周期の２倍に設定されている。18は予め所定の波形デ
ータ（一般的には正弦波データ）が格納され、これら波
形データが第２のラッチ回路17の出力信号をアドレスと
して逐次読み出されるメモリである。
このように構成された装置は、ゲート12を介して第１の
マルチプレクサ11の選択端子Ｓに加えられるモードＢ選
択信号に応じて、所定の位相差を有し周波数が等しい２
つの波形を出力する第１の動作モードＡまたは周波数掃
引波形を出力する第２の動作モードＢで動作する。
マルチプレクサ11の選択端子Ｓに加えられるモードＢ選
択信号に応じて、所定の位相差を有し周波数が等しい２
つの波形を出力する第１の動作モードＡまたは周波数掃
引波形を出力する第２の動作モードＢで動作する。
はじめに、動作モードＡについて説明する。
動作モードＡの場合、第１のマルチプレクサ11は常に入
力端子Ａが選択される。これにより、加算器13は、レジ
スタ10に格納されている周波数ｆに対応した初期値３の
データと第２のラッチ回路17の出力信号を加算して第２
のマルチプレクサ14の入力端子Ｂに出力する。この第２
のマルチプレクサ14は動作開始時にのみ入力端子Ａが選
択されて一方の波形の初期位相θB0に対応した初期値２
を第１のラッチ回路15に出力し、初期値設定後は常に入
力端子Ｂが選択されて加算器13の出力信号を第１のラッ
チ回路15に出力する。第１のラッチ回路15は、クロック
CLK0に従って第２のマルチプレクサ14の出力信号を逐次
ラッチし、第３のマルチプレクサ16の入力端子Ｂに出力
する。この第３のマルチプレクサ16も動作開始時にのみ
入力端子Ａが選択されて他方の波形の初期位相θA0に対
応した初期値１を第２のラッチ回路17に出力し、初期値
設定後は常に入力端子Ｂが選択されて第１のラッチ回路
15の出力信号を第２のラッチ回路17に出力する。第２の
ラッチ回路17は、クロックCLK0に従って第３のマルチプ
レクサ16の出力信号を逐次ラッチし、メモリ18のアドレ
ス端子にアドレスとして加えるとともに加算器13の入力
端子Ｂに加える。
力端子Ａが選択される。これにより、加算器13は、レジ
スタ10に格納されている周波数ｆに対応した初期値３の
データと第２のラッチ回路17の出力信号を加算して第２
のマルチプレクサ14の入力端子Ｂに出力する。この第２
のマルチプレクサ14は動作開始時にのみ入力端子Ａが選
択されて一方の波形の初期位相θB0に対応した初期値２
を第１のラッチ回路15に出力し、初期値設定後は常に入
力端子Ｂが選択されて加算器13の出力信号を第１のラッ
チ回路15に出力する。第１のラッチ回路15は、クロック
CLK0に従って第２のマルチプレクサ14の出力信号を逐次
ラッチし、第３のマルチプレクサ16の入力端子Ｂに出力
する。この第３のマルチプレクサ16も動作開始時にのみ
入力端子Ａが選択されて他方の波形の初期位相θA0に対
応した初期値１を第２のラッチ回路17に出力し、初期値
設定後は常に入力端子Ｂが選択されて第１のラッチ回路
15の出力信号を第２のラッチ回路17に出力する。第２の
ラッチ回路17は、クロックCLK0に従って第３のマルチプ
レクサ16の出力信号を逐次ラッチし、メモリ18のアドレ
ス端子にアドレスとして加えるとともに加算器13の入力
端子Ｂに加える。
この結果、各ラッチ回路15,17には一方の波形の位相デ
ータθAn（ｎ＝0,1,…）と他方の波形の位相データθBn
（ｎ＝0,1,…）が交互にラッチされ、メモリ18のアドレ
ス端子には第２のラッチ回路17の出力信号がアドレスと
して加えられる。そして、メモリ18から２つの波形デー
タDAn（ｎ＝0,1,…）とDBn（ｎ＝0,1,…）が交互に読み
出されることになる。第２図はこのような関係を示すタ
イミングチャートであり、（ａ）はクロックCLK0を示
し、（ｂ）は第１のラッチ回路15の出力信号を示し、
（ｃ）は第２のラッチ回路17の出力信号を示し、（ｄ）
はメモリ18から出力される波形データを示している。
ータθAn（ｎ＝0,1,…）と他方の波形の位相データθBn
（ｎ＝0,1,…）が交互にラッチされ、メモリ18のアドレ
ス端子には第２のラッチ回路17の出力信号がアドレスと
して加えられる。そして、メモリ18から２つの波形デー
タDAn（ｎ＝0,1,…）とDBn（ｎ＝0,1,…）が交互に読み
出されることになる。第２図はこのような関係を示すタ
イミングチャートであり、（ａ）はクロックCLK0を示
し、（ｂ）は第１のラッチ回路15の出力信号を示し、
（ｃ）は第２のラッチ回路17の出力信号を示し、（ｄ）
はメモリ18から出力される波形データを示している。
次に、動作モードＢについて説明する。
動作モードＢの場合、第１のマルチプレクサ11はゲート
12を介して加えられるクロックCLK0の周期が２倍になる
ように分周されたクロックCLK1に従って入力端子ＡとＢ
が交互に選択される。これにより、加算器13は、第１の
マルチプレクサ11の入力端子Ａが選択されている状態で
はレジスタ10に格納されている周波数変化Δｆに対応し
た初期値３のデータと第２のラッチ回路17の出力信号を
加算して第２のマルチプレクサ14の入力端子Ｂに出力
し、第１のマルチプレクサ11の入力端子Ｂが選択されて
いる状態では第１のラッチ回路15の出力信号と第２のラ
ッチ回路17の出力信号を加算して第２のマルチプレクサ
14の入力端子Ｂに出力する。この第２のマルチプレクサ
14は動作開始時にのみ入力端子Ａが選択されて出力波形
の初期周波数f0に対応した初期値２を第１のラッチ回路
15に出力し、初期値設定後は常に入力端子Ｂが選択され
て加算器13の出力信号を第１のラッチ回路15に出力す
る。第１のラッチ回路15は、クロックCLK0に従って第２
のマルチプレクサ14の出力信号を逐次ラッチし、第３の
マルチプレクサ16の入力端子Ｂに出力する。この第３の
マルチプレクサ16も動作開始時にのみ入力端子Ａが選択
されて出力波形の初期位相θ０に対応した初期値１を第
２のラッチ回路17に出力し、初期値設定後は常に入力端
子Ｂが選択されて第１のラッチ回路15の出力信号を第２
のラッチ回路17に出力する。第２のラッチ回路17は、ク
ロックCLK0に従って第３のマルチプレクサ16の出力信号
を逐次ラッチし、メモリ18のアドレス端子にアドレスと
して加えるとともに加算器13の入力端子Ｂに加える。
12を介して加えられるクロックCLK0の周期が２倍になる
ように分周されたクロックCLK1に従って入力端子ＡとＢ
が交互に選択される。これにより、加算器13は、第１の
マルチプレクサ11の入力端子Ａが選択されている状態で
はレジスタ10に格納されている周波数変化Δｆに対応し
た初期値３のデータと第２のラッチ回路17の出力信号を
加算して第２のマルチプレクサ14の入力端子Ｂに出力
し、第１のマルチプレクサ11の入力端子Ｂが選択されて
いる状態では第１のラッチ回路15の出力信号と第２のラ
ッチ回路17の出力信号を加算して第２のマルチプレクサ
14の入力端子Ｂに出力する。この第２のマルチプレクサ
14は動作開始時にのみ入力端子Ａが選択されて出力波形
の初期周波数f0に対応した初期値２を第１のラッチ回路
15に出力し、初期値設定後は常に入力端子Ｂが選択され
て加算器13の出力信号を第１のラッチ回路15に出力す
る。第１のラッチ回路15は、クロックCLK0に従って第２
のマルチプレクサ14の出力信号を逐次ラッチし、第３の
マルチプレクサ16の入力端子Ｂに出力する。この第３の
マルチプレクサ16も動作開始時にのみ入力端子Ａが選択
されて出力波形の初期位相θ０に対応した初期値１を第
２のラッチ回路17に出力し、初期値設定後は常に入力端
子Ｂが選択されて第１のラッチ回路15の出力信号を第２
のラッチ回路17に出力する。第２のラッチ回路17は、ク
ロックCLK0に従って第３のマルチプレクサ16の出力信号
を逐次ラッチし、メモリ18のアドレス端子にアドレスと
して加えるとともに加算器13の入力端子Ｂに加える。
この結果、各ラッチ回路15,17には出力波形の位相デー
タθｎ（ｎ＝0,1,…）と出力波形の周波数データfn（ｎ
＝0,1,…）が交互にラッチされ、メモリ18のアドレス端
子には第２のラッチ回路17の出力信号がアドレスとして
加えられる。そして、メモリ18から出力波形データDn（
ｎ＝0,1,…）がクロックCLK1の周期で逐次読み出される
ことになる。第３図はこのような関係を示すタイミング
チャートであり、（ａ）はクロックCLK0を示し、（ｂ）
はクロックCLK0を示し、（ｃ）は第１のラッチ回路15の
出力信号を示し、（ｄ）は第２のラッチ回路17の出力信
号を示し、（ｅ）はメモリ18から出力される波形データ
を示している。
タθｎ（ｎ＝0,1,…）と出力波形の周波数データfn（ｎ
＝0,1,…）が交互にラッチされ、メモリ18のアドレス端
子には第２のラッチ回路17の出力信号がアドレスとして
加えられる。そして、メモリ18から出力波形データDn（
ｎ＝0,1,…）がクロックCLK1の周期で逐次読み出される
ことになる。第３図はこのような関係を示すタイミング
チャートであり、（ａ）はクロックCLK0を示し、（ｂ）
はクロックCLK0を示し、（ｃ）は第１のラッチ回路15の
出力信号を示し、（ｄ）は第２のラッチ回路17の出力信
号を示し、（ｅ）はメモリ18から出力される波形データ
を示している。
このように構成することにより、第１の動作モードＡで
は、２波形の内の１波形を使用することにより単一の正
弦波を得ることができ、２波形の位相差を90゜に設定す
ることにより正弦波と余弦波を得ることができ、２波形
の初期位相の設定に応じて任意の位相差を持つ２つの正
弦波を得ることができる。そして、第２の動作モードＢ
では、周波数掃引波形を得ることができる。
は、２波形の内の１波形を使用することにより単一の正
弦波を得ることができ、２波形の位相差を90゜に設定す
ることにより正弦波と余弦波を得ることができ、２波形
の初期位相の設定に応じて任意の位相差を持つ２つの正
弦波を得ることができる。そして、第２の動作モードＢ
では、周波数掃引波形を得ることができる。
なお、上記実施例では、第２の動作モードＢにおけるリ
ニア掃引の例を示したが、レジスタ10に格納される初期
値３をクロックに応じて所定の関数に応じて変化させる
ことによりノンリニア掃引も行える。
ニア掃引の例を示したが、レジスタ10に格納される初期
値３をクロックに応じて所定の関数に応じて変化させる
ことによりノンリニア掃引も行える。
（発明の効果） 以上説明したように、本発明によれば、比較的簡単な回
路構成で、容易に制御できる多機能を有する波形発生装
置が実現でき、実用上の効果は大きい。
路構成で、容易に制御できる多機能を有する波形発生装
置が実現でき、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図お
よび第３図はそれぞれ第１図の動作を説明するためのタ
イミングチャート、第４図〜第６図はそれぞれ従来の装
置の一例を示すブロック図である。 10……レジスタ、11,14,16……マルチプレクサ、12……
ゲート、13……加算器、15,17……ラッチ回路、18……
メモリ。
よび第３図はそれぞれ第１図の動作を説明するためのタ
イミングチャート、第４図〜第６図はそれぞれ従来の装
置の一例を示すブロック図である。 10……レジスタ、11,14,16……マルチプレクサ、12……
ゲート、13……加算器、15,17……ラッチ回路、18……
メモリ。
Claims (1)
- 【請求項１】任意位相差の２つの正弦波を得る第１の動
作モードと周波数掃引波形を得る第２の動作モードを選
択できる波形発生装置であって、 第１の動作モードにおける出力周波数に対応したアドレ
ス間隔データと第２の動作モードにおける出力周波数の
変化に対応したアドレス間隔データを格納するレジスタ
と、 一方の入力端子Ａにこのレジスタに格納されているアド
レス間隔データが加えられ、第１の動作モードでは常に
入力端子Ａ側が選択され、第２の動作モードでは入力端
子A,Bが交互に選択される第１のマルチプレクサと、 一方の入力端子Ａに第１のマルチプレクサの出力信号が
加えられる加算器と、 一方の入力端子Ｂに加算器の出力信号が加えられ、他方
の入力端子Ａに第１の動作モードにおける第２の出力波
形の初期位相アドレスデータおよび第２の動作モードに
おける出力周波数に対応したアドレス間隔の初期値デー
タが加えられ、これら初期値データを第１のラッチ回路
に入力する時のみ入力端子Ａが選択されてその後の実行
時は常に入力端子Ｂが選択される第２のマルチプレクサ
と、 第２のマルチプレクサの出力端子に接続されてその出力
信号をラッチし、ラッチされた信号を前記第１のマルチ
プレクサの他方の入力端子Ｂに加える第１のラッチ回路
と、 一方の入力端子Ｂに第１のラッチ回路の出力信号が加え
られ、他方の入力端子Ａに第１の動作モードにおける第
１の出力波形の初期位相アドレスデータおよび第２の動
作モードにおける出力波形の初期位相データが加えら
れ、これら初期値データを第２のラッチ回路に入力する
時のみ入力端子Ａが選択されてその後の実行時は常に入
力端子Ｂが選択される第３のマルチプレクサと、 第３のマルチプレクサの出力端子に接続されてその出力
信号をラッチし、ラッチされた信号を前記加算器の他方
の入力端子Ｂに加える第２のラッチ回路と、 予め所定の波形データが格納されてこれら波形データが
第２のラッチ回路の出力信号をアドレスとして逐次読み
出され、第１の動作モードでは任意位相差の２つの正弦
波を交互に出力し、第２の動作モードでは周波数掃引波
形を出力するメモリ、 とで構成されたことを特徴とする波形発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21220587A JPH0787299B2 (ja) | 1987-08-26 | 1987-08-26 | 波形発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21220587A JPH0787299B2 (ja) | 1987-08-26 | 1987-08-26 | 波形発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6454907A JPS6454907A (en) | 1989-03-02 |
| JPH0787299B2 true JPH0787299B2 (ja) | 1995-09-20 |
Family
ID=16618663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21220587A Expired - Lifetime JPH0787299B2 (ja) | 1987-08-26 | 1987-08-26 | 波形発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787299B2 (ja) |
-
1987
- 1987-08-26 JP JP21220587A patent/JPH0787299B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6454907A (en) | 1989-03-02 |
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