JPS633346A - デイジタルパタ−ン発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、特にディジタル信号処理回路を有する装置の
試験の際に好適なディジタルパターン発生器に関するも
のである。

（従来の技術） 従来、この種の装置としては、特公昭５９−４９６０６
号公報に開示されたものがある。

従来のディジタルパターン発生器は第２図に示すように
、周波数設定用のスイッチ回路１．２と、該スイッチ回
路１．２の出力符号を一方の入力とする２進化１０進加
搾回路３．４と、該加葦回路３．４の出力を一時記憶す
る置￥ｌ器５，６と、出力関数、例えば正弦波の一周期
を所定の数て・等分した各点のサンプリング値（パター
ン）を、置数器５．６の出力に対応して出力する符号変
換回路７と、クロック回路８とから構成されている。

前記回路によれば、クロック回路８よりクロックパルス
が印加される毎に、スイッチ回路１゜２に設定された値
が順次、置数器５，６に加算されていき、この出力符号
に応じて符号変換回路７より各パターンが出力され、こ
れらによってディジタルパターンが形成される。

第３図は、前記回路の出力ディジタルパターンをアナロ
グ的に表わしたもので、同図（ａ）はスイッチ回路１．
２の設定値が「１」であって、符号変換回路７に記憶さ
れたパターンが順次読出された場合のディジタルパター
ンを示し、同図（ｂ）はスイッチ回路２の設定値が「２
」であって、符号変換回路７に記憶されたパターンが１
つ置きに読出された場合のディジタルパターンを示し、
同図（Ｃ）はスイッチ回路２の設定値が「３」であって
、符号変換回路７に記憶されたパターンが２つ置きに読
出された場合のディジタルパターンを示している。

ここで、第３図（ｂ）のディジタルパターンは同図（ａ
）のディジタルパターンに対して２倍の周波数となり、
同図（Ｃ）のディジタルパターンは同図（ａ）のディジ
タルパターンに対して３倍の周波数となっている。

（発明が解決しようとする問題点） 前述したように従来のディジタルパターン発生器では、
スイッチ回路１．２の設定値を変えることにより、その
ディジタルパターンの周波数を基準となる周波数（第３
図（ａ）における周波数）の整数倍に変更することが可
能であるが、該ディジタルパターンの周波数を任意の値
に変更するためには、クロック回路８から発生するクロ
ックパルスの周波数、即ち各パターンの発生周期を変更
しなければならない。

ところで、アナログ・ディジタル変換器等のディジタル
信号処理回路を有する装置を試験する場合、そのサンプ
リング周期と、試験信号としてのディジタルパターン中
の各パターンの発生国１’ＪＪとを一致（同期）させる
必要があるが、−般にサンプリング周期は一定の値に固
定されている。

従って、従来のディジタルパターン発生器を用いて前記
装置を試験する場合、試験信号としてのディジタルパタ
ーンの周波数を任意の値、例えばｌＨ２毎の連続的な値
に変更することができず、充分な試験が行えないという
問題点があった。

本発明は前記問題点を除去し、各パターンの発生周期を
変えることなく、任意の周波数のディジタルパターンを
発生し得る装置を提供することを目的とする。

（問題点を解決するための手段） 本発明では前記問題点を解決するため、出力関数の一周
期を所定の数で等分した各点のサンプリング値を記憶し
たメモリと、該メモリに対する読出しアドレスを作成す
るメモリアドレス作成回路と、前記メモリの出力値を一
時記憶するラッチ回路と、前記メモリアドレス作成回路
に対Ｊるアドレス歩進パルスを発生する第１のパルス発
生器と、前記ラッチ回路に対するストローブパルスを発
生する第２のパルス発生器とを備え、少なくとも第１の
パルス発生器の周波数を可変となした。

（作　用） 本発明によれば、第１のパルス発生器より入力されるア
ドレス歩進パルスにより、メモリアドレス作成回路のア
ドレス値が歩進され、該歩進されたアドレス値に対応す
るサンプリング値（パターン）がメモリより順次出力さ
れるが、ラッチ回路には第２のパルス発生器よりストロ
ーブパルスが入力された時のみ、前記パターンがラッチ
され、これが繰返され、最終的にディジタルパターンと
して出力される。従って、ストローブパルスの周波数、
即ちディジタルパターン中の各パターンの発生周期を一
定とした場合でも、第１のパルス発生回路によるアドレ
ス歩進パルスの周波数を変えることにより、ディジタル
パターンの周波数は任意に変更される。

（実施例） 第１図は本発明のディジタルパターン発生器の一実施例
を示すものである。図中、１１および１２はそれぞれ第
１および第２のパルス発生器、１３はメモリアドレス作
成回路、１４はメモリ、１５はラッチ回路である。

パルス発生器１１は、メモリアドレス作成回路１３に送
出するアドレス歩進パルス２１を発生するもので、その
周波数は図示しないダイヤル等を操作することにより、
任意の周波数に変更可能となっている。

また、パルス発生器１２は、ラッチ回路１５に対するス
トローブパルス２２を発生するもので、その周波数は固
定であり、例えば試験しようとする装置のサンプリング
周波数と同一である。

メモリアドレス作成回路１３は、パルス発生器１１から
供給されるアドレス歩進パルス２１をカウントし、メモ
リ１４に対するアドレス値２３を発生するもので、その
ビット数はメモリ１４の容量により任意に設定される。

なお、該アドレス値２３は所定値、例えばｒｎＪに達す
ると、初期値、例えば「１」に復帰し、以下、アドレス
歩進パルス２１が加えられている間、これを繰返す。

メモリ１４は、出力関数、例えば正弦波の一周期を所定
の数、例えばｎで等分した各点のサンプリング値（パタ
ーン）を、順次、アドレスの「１」番地よりｒｎＪ番地
に記憶させたものであり、メモリアドレス作成回路１３
からのアドレス値２３で指定されたアドレス内のパター
ンを出力する如くなっている。

ラッチ回路１５は、メモリ１４の出カバターン２４を、
パルス発生器１２から出力されるストローブパルス２２
でラッチし、ディジタルパターン２５として出力する。

前記構成によれば、パルス発生器１１より入力されるア
ドレス歩進パルス２１により、メモリアドレス作成回路
１３のアドレス値２３が歩進され、該歩進されたアドレ
ス値２３に対応するアドレス内のパターン２４がメモリ
１４より順次出力される。

一方、ラッチ回路１５にはパルス発生器１２′よりアド
レス歩進パルス２１と非同期なストローブパルス２２が
入力され又おり、該ストローブパルス２２の入力時点に
おける前記メモリ１４の出カバターン２４がラッチされ
、これが繰返されて最終的にディジタルパターン２５と
して出力される。

第４図（ａ）は、メモリ１４の出カバターン２４および
ストローブパルス２２の一例を示すものである。

出力ディジタルパターンの一周期の時間は、メモリ１４
からそのｎｕのデータを全て読出すために必要な時間で
ある。アドレス歩進パルス２１の周波数をｆｃとすると
、その１クロツクの周期は１／ｆＣであり、ｎ個のデー
タを全て読出すために必要な時間はｎ／ｆＣとなる。

ここで、ディジタルパターン２５の周波数をｆｘとする
と、 ｆｘ　＝　ｆｃ　／　ｎ　　　　　　　　　　・・・・
・（１）となり、メモリ１４内のデータ数（「））を固
定にした場合、周波数ｆｘはｆｃによって変化すること
がわかる。従って、パルス発生器１１の周波数ｆｃを変
えることより、ストローブパルス２２の周波数、即ち各
パターンの発生周期を変えることなく、任意の周波数ｆ
ｘのディジタルパターンを作り出すことができる。

また、前記ディジタルパターン２５を、ディジタルフィ
ルタ等を通してディジタル・アナログ変換器に接続する
ことにより、アナログ信号に変換することもでき、アナ
ログ信号の発生器としても使用可能である。

なお、前記実施例ではパルス発生器１２０周波数を固定
としたが、試験する装置のサンプリング周波数に合♂て
変更可能な構成とすることもでき、この場合でも、スト
［コープパルス２２の周波数とは無関係に、任意の周波
数のディジタルパターンを作り出すことができる。

また、前記実施例において、アドレス歩進パルス２１と
ストローブパルス２２とが非同期であるため、メモリ１
４の出カバターン２４とストローブパルス２２との間に
位相のずれが生じ、これが原因となってノイズが発生し
、信号対ｌ　ｇ比（Ｓ／Ｎ）の良い信号が得られなくな
る場合（特にストローブパルスの周波数に対して、メモ
リの出力の周波数が低い時など）があるが、これに対し
ては、メ七り１４内のデータ砧を増やすことにより、Ｓ
／Ｎの良い信号を得ることができる。

第４図（ｂ）は第４図（ａ）に対して、メモリ１４内の
データ拍を２倍とした場合の例を示す。

なお、この場合、出力ディジタルパターンの周波数を同
一とするためには、前記（１）式からも明らかなように
、アドレス歩進パルス２１の周波数も２倍とする必要が
ある。

（′Ｒ，明の効果） 以上説明したように本発明によれば、簡単な回路構成に
より、各パターンの発生周期を変えることなく、任意の
周波数のディジタルパターンを発生し得る装置を実現す
ることができ、ディジタル信号処理回路を有でる装置の
試験用のパターン発生器として有効に用いることかでき
る等の利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は従来
のディジタルパターン発生器の構成図、第３図は第２図
の回路による信号の波形図、第４図ｔよ第１図の回路に
よる信号の波形図である。 １１．１２・・・パルス発生器、１３・・・メモリアド
レス作成回路、１４・・・メモリ、１５・・・ラッチ回
路。

Claims (1)

1. 【特許請求の範囲】 出力関数の一周期を所定の数で等分した各点のサンプリ
   ング値を記憶したメモリと、 該メモリに対する読出しアドレスを作成するメモリアド
   レス作成回路と、 前記メモリの出力値を一時記憶するラッチ回路と、 前記メモリアドレス作成回路に対するアドレス歩進パル
   スを発生する第１のパルス発生器と、前記ラッチ回路に
   対するストローブパルスを発生する第２のパルス発生器
   とを備え、 少なくとも第１のパルス発生器の周波数を可変となした ことを特徴とするディジタルパターン発生器。