JPS599075B2 - 電子楽器の優先選択回路 - Google Patents

Description

【発明の詳細な説明】 本発明は鍵盤スイッチの１つの押鍵を検出した時は２音
の楽音波形形成回路の２音を発音し２つ以上の押鍵を検
出した時は最高音と最低音を優先して発音する電子楽器
の優先選択回路に関するものである。

従来、楽音波形の異なる２音を発生するシンセサイザ等
の優先選択回路としてはたとえば第１図のアナログ回路
が用いられる。

すなわち、定電流回路１を設け、その定電流をｎ個の抵
抗Ｒｎ−Ｒ１を接続した抵抗群２に流す。抵抗と抵抗の
間から鍵スイッチＫｎ−に１をそれぞれ引出し短絡する
鍵スイッチ群３が設けられる。その鍵スイッチ群３に出
力する電圧をＶ１、定電流回路１の出力に表われる電圧
をＶ２とする。いま鍵スイッチＫｎ−、とＫｎ−３を閉
じたとすると、抵抗Ｒｎ−１とＲｎ−２には電流が流れ
ず短絡されたことになる。この時電圧Ｖ１は鍵スイッチ
Ｋｎ−３の鍵を１つだけ押した時の所望の電圧を示すこ
とになる。次に鍵スイッチＫｎ−１の鍵を１つだけ押し
た時の所望の電圧は電圧Ｖ２と電圧Ｖ１を入力する演算
増幅器４を設け、鍵を押さない時のＶ２の値をＶｃとす
れば、ＶＣ−Ｖ２＋Ｖ１の演算を行なつてその出力とし
て求めることができる。このようにして鍵スイッチＫｎ
−１およびＫｎ−３の鍵を押すと、それに対応した前述
のＶＣ−Ｖ２＋Ｖ１とＶ１が出力される。これらの電圧
はサンプルホールド（Ｓ／Ｈ）回路５、６を介して楽音
波形形成回路７に出力される。この場合Ｋｎ−０、Ｋｎ
−３の外にＫｎ−２を押しても出力は変らない。すなわ
ち３鍵以上押した場合も同じような動作をして最高音と
最低音のみが出力される。このようにして２音の楽音波
形形成回路の最高音、最低音の優先回路の働きが行なわ
れるが、この構成では定電流回路を設けなければならな
いためその調整が複雑なこと、鍵スイツチの接触に伴な
うチャメリングが動作に影響を与えること、多数の高精
度の直列抵抗が必要であること等の問題点を含み、さら
に３音以上の優先選択回路は作れない等の欠点があつた
。本発明は上述の欠点を除去するもので、その目的は１
鍵を押した時２音の楽音の２音を発生し２鍵以上押した
時は最高音と最低音の２音を発生する機能を有する簡単
で高精度の電子楽器の優先選択回路を提供することであ
る。

前記目的を達成するため、本発明の電子楽器の優先選択
回路は鍵盤スイツチを順次、クロツクで走査し押鍵の時
分割信号を出力するキーデータ発生回路、前記走査クロ
ツクを計数するカウンタ、前記鍵盤スイツチの１走査時
間ごとに１個のパルスを発生し前記カウンタをりセツト
する１走査同期パルス発生回路、前記キーデータ発生回
路からの最初の押鍵信号によりその時の前記カウンタの
値を読み込む第１の記憶回路、前記キーデータ発生回路
からの押鍵信号により順次その時のカウンタの値を読み
込む第２の記憶回路、前記１走査同期パルス発生回路か
らのパルスにより前記第２の記憶回路の内容を読み込む
第３の記憶回路、前記第１と第３の記憶回路の内容を楽
音に変換する楽音波形形成回路、および鍵盤スイツチの
１つ以上の押鍵を検出した時第１と第３の記憶回路の内
容を前記楽音波形形成回路に入力する制御手段を具えた
ことを特徴とするものである。

以下本発明を実施例につき詳述する。

第２図ａ−ｃは本発明に用いるタイミングダイアグラム
を示す。

クロツク発生器からの６４クロツクを１走査時間として
低音から高音へと走査するものとする。６１鍵の鍵盤を
用いる場合、同図ａに示すように初めの３クロツクは使
用せず、残りの６１クロツクのパルスをそれぞれの鍵に
割り当てる。

また同図ｂに示すシリアルデータは鍵盤のどの鍵が押さ
れたかを時分割で示したものであり、同図ｃに示す１走
査同期パルスはクロツクの最初のパルスと同期するパル
スであり、１走査同期パルス発生回路により１走査時間
ごとに１個のパルスを発生する。第３図は本発明に用い
るキーデータ発生回路の１例を示す。

同図において、６１個の鍵スイツチ群１１の各１端をそ
れぞれ対応する６１個のＡＮＤ回路群１３の各一方の入
力端子に接続し、各他方の入力端子にクロツク発生器に
接続された６４順次パルス発生回路１２からの順次パル
スを入力する。ＡＮＤ回路群１３の出力端子には第２図
ｂに示すような時分割されたシリアルデータが出力され
る。第４図は本発明の実施例の構成を示す説明図である
。

同図において、クロツク発生器２１に接続されたキーデ
ータ発生回路２０の出力のシリアルデータおよび１走査
同期パルス発生回路２２の出力パルスは第２図ａ−ｃの
関係で出力される。キーデータ発生回路２０のシリアル
データ２がＮＡＮＤ回路２３の一方の入力端子に入力さ
れ、他方の入力端子にはクロツク発生器２１からのクロ
ツク３が入力される。ＮＡＮＤ回路２３の出力は、Ｄ端
子に常に高レベルが入力されているＤ形フリツプフロツ
プ（ＤＦＦ）２４のクロツク（０端子に入力される。Ｄ
ＦＦ２４のＱ端子はＮＡＮＤ回路２３の出力が一方の端
子に入力されているＮＯＲ回路２５の他方の端子に接続
される。ＮＯＲ回路２５の出力４はラツチ回路２６のＣ
端子に入力され、そのパルスを読み込み信号としてその
時のカウン３ｔ２９の値をＤ端子に入れラツチする。Ｎ
ＯＲ回路２５からの出力パルス４はシリアルデータの最
初の１パルスと同期して出るため、ラツチ回路２６には
最低音がラツチされることになる。ラツチ回路２６のＱ
端子の出力はＤ／Ａ変換器２７でＤ／Ａ変換され、ゲー
ト回路２８に入力される。カウンタ２９はクロツク発生
器２１からのクロツクを入力し．、６４クロツクを教え
るカウンタであり、１走査同期パルス発生回路２２から
の１走査同期パルス１でりセツトされる。ラツチ回路３
０のＣ端子にはＮＡＮＤ回路２３の出力を分岐しインバ
ータを介したパルス５が入り、そのパルス５を読込み信
号として、その時Ｄ端子に入力したカウンタ２９の値を
ラツチする。この場合Ｃ端子にはシリアルデータがある
ごとに、クロツク信号３とのＮＡＮＤをとりインバータ
を介したパルス５が入つでくるので、そのたびごとにカ
ウンタ２９の値をラツチする。ラツチ回路３１は１走査
同期パルス発生回路２２からの１走査同期パルス１を読
込み信号として、ラツチ回路３０のＱ出力よりラツチさ
れている内容をＤ端子に入力してラツチする。

すなわち、ラツチ回路３０に最後に記憶された信号であ
る最高音がラツチされることになり、Ｄ／Ａ変換器３２
においてＤ／Ａ変換されゲート回路３３に入力される。
このゲート回路３３は前述のゲート回路２８とどもに低
レベル制御信号でオンとなりＤ／Ａ変換した信号を通過
させ、高レベル制御信号でオフとなりＤ／Ａ変換した信
号を遮断する。ゲート回路２８を通過した最低音信号と
、ゲート回路３３を通過した最高音信号を楽音波形形成
回路３７に入力して楽音に変換する。ゲート回路２８，
３３はシフトレジスタ３５により共通に制御される。

すなわち、シフトレジスタ３５はクロツク端子に１走査
同期パルス発生回路からのクロツクパルス４を入力し、
りセツト端子にキーデータ発生回路２０からＮＡＮＤ回
路２３とインバータを介したシリアルデータパルス５を
入力し、シフト出力（Ｑ１ ）７がゲート回路２８、ゲ
ート回路３３に送られる。この構成で、１音押すとラツ
チ回路２６，３１には同じ信号値がラツチされ、Ｄ／Ａ
変換器２７，３２、ゲート回路２８，３３をそれぞれ経
由し楽音波形形成回路３７に入力され、異なる楽音波形
に対し同じ音高電圧で２音が同時に発音される。

この場合楽音波形は同一でもよく、１音の音量を土げた
ものとは異なる音感を与える。次に２音を押すとラツチ
回路２６には最低音にあたる信号がラツチされ、ラツチ
回路３１には最高音にあたる信号がラツチされ、楽音波
形形成回路３７からは最高音と最低音が発音され高低音
優先回路を形成する。第５図は第４図で用いるゲート回
路の１例を示す。

同図はゲート回路３３の場合につき例示したもので、ゲ
ート回路２８の場合も同様である。すなわちシフトレジ
スタ３６のＱ１出力を演算増幅器３３−１のθ端子に入
力し、４端子を所定レベルに保持し、その出力をダイオ
ード３３−２を介して演算増幅器３３−３の４端子に入
力する。そして演算増幅器３３−３のｅ端子と出力をＤ
／Ａ変換器３２に接続し、その出力レベルを制御するバ
ツフアとして動作させる。いまシフトレジスタ３２のＱ
１出力が低レベルで出力されると、演算増幅器３３−１
から゜は高レベルが出力され、ダイオード３３−２をオ
フ状態とする。その結果、演算増幅器３３−３の出力は
高レベルとなりＤ／Ａ′変換器の値を出力し楽音波形形
成回路３７より所望の楽音を発生する。

これに対し、シフトレジスタ３６のＱ１出力が高レベル
で出力されると、演算増幅器３３−１の出力として（ニ
）レベルが出力され、ダイオード３３−２をオン状態と
する。その結果、演算増幅器３３−３の出力は（ニ）レ
ベルとなり楽音波形形成回路３７からは音が発生されな
い。以下第６図、第７図のタイムチャートを用いて、そ
れぞれ全く押鍵しない場合、１音のみ押鍵した場合の動
作を説明する。第６図は全く押鍵しない場合のタイムチ
ャートである。

同図において、波形番号４〜７は第４図に示した各出力
を示す。

１走査同期パルス１に対し鍵を押さないからシリアルデ
ータ２はなく、そのため、信号４，５は低レベルである
ため、ラツチ回路２６，３０には新しい情報はラツチさ
れない。

またシフトレジスタ３５のりセツト端子にはパルス５が
入らないため、クロツク（０端子に入力される１走査同
期パルス４の１パルス目でシフト出力（ＱＯ）６が高レ
ベルとなり、２パルス目でシフト出力（Ｑ１ ）７が高
レベルとなり、この信号７によりゲート回路２８，３３
をオフとして信号を遮断する。従つて楽音波形形成回路
３７から楽音は出ない。第７図は１音のみ押鍵した場合
のタイムチャートを示す。

同図において、鍵を１つ押すため、１走査同期パルス１
の走査区間にシリアルデータ２が１パルス発生する。

これをクロツクにより同期をとり、ＮＯＲ回路２５の出
力４にパルスが出てラツチ回路２６に入り、その時のカ
ウンタ２９の値がラツチされる。ラツチされた値はＤ／
Ａ変換されゲート回路２８に入力される。またラツチ回
路３０のＣ端子にはシリアルデータ２に同期したパルス
５が入力され、ラツチ回路２６と同様にカウンタ２９の
値がラツチされる。そして１走査同期パルス４によりラ
ツチ回路３１に同じ値がラツチされる。ラツチされた値
はＤ／Ａ変換器３２によりＤ／Ａ変換されゲート回路３
３に入力される。シフトレジスタ３５のＣ端子に１走査
同期パルス１が入りＱ。出力６は高レベルになるが、シ
リアルデータ２に同期したパルス５がＲ端子に入ること
によりＱ。出力６は低レベルとなる。そのためシフトは
行なわれずＱ１出力７は低レベルを維持し続ける。従つ
て低レベル信号７によつてゲート回路２８，３３をオン
としてＤ／Ａ変換した値を楽音波形形成回路３７に入力
する。ラツチされた値は同じ値であるが、楽音波形形成
回路３７によつて同一または異なる別々の楽音波形に入
力されるから対応する音色となつて発音される。

鍵を２つ以上押した場合も、シフトレジスノ３５の動作
は同じであり、ゲート回路２８，３３はともにオンとな
り信号を通す。

この場合、前述のようにラツチ回路２６には最低音がラ
ツチされ、ラツチ回路３１には最高音がラツチされるか
ら、それぞれＤ／Ａ変換器２７，３２を介し楽音波形形
成回路３７に入力して最低音と最高音の２音の楽音が出
力される。第８図は本発明の他の実施例の構成を示す説
明図である。

第４図ではカウンタ２９の値を一方の径路としてラツチ
回路２６からＤ／Ａ変換器２７に導き、他方の径路とし
てラツチ回路３０とラツチ回路３１とを介しＤ／Ａ変換
器３２に導き、それぞれゲート回路２８とゲート回路３
３により最高音と最低音を出力するように制御される。
この場合Ｄ／Ａ変換器が２個用いられるのに対し、第８
図ではカウンタ２９の出力を１個のＤ／Ａ変換器４１に
よりアナログ信号に変換し、記憶回路として第４図のラ
ツチ回路２６，３０，３１の代りにサンプルホールド回
路４２，４３，４４を設けたものである。その他の制御
回路は第４図のとおりである。サンプルホールド回路は
アナログ処理であるため、サンプルホールド時間がかか
りラツチ回路に比し精度と高速性は劣るが、回路構成が
簡単となりとくにデータ量が少ない場合には有利である
。以上の実施例では、鍵スイツチ数は６１鍵として説明
したが、この鍵数は多くしても少なくしても適用しうる
ことは言うまでもない。

以上説明したように、本発明によれば、キーデータ発生
回路からの最初の押鍵信号によりその時のカウンタの値
を第１の記憶回路に読み込み、前記キーデータ発生回路
からの押鍵信号により順次その時のカウンタの値を第２
の記憶回路に読込み、１走査時間ごとに発生するクロツ
クパルスにより前記第２の記憶回路の内容を第３の記憶
回路に読込んでおき、鍵盤スイツチの１つ以上の押鍵を
検出した時第１と第３の記憶回路の内容を前記楽音波形
形成回路に入力するように制御するものであり、１鍵を
押した時は楽音波形が同一または異なる２音を発生し、
２鍵以上を押した時は最高音と最低音の２音を発生する
ようにしたものである。

本発明の構成はデジタル回路または１部アナログ回路を
取入れたデジタル回路であり、前述の従来例における定
電流回路や高精度抵抗等を用いることなく、多量のキー
データの高精度、高速処理が可能となり、かつ集積回路
化にも適し、小形低価格化にも有利な電子楽器の優先選
択回路を実現することができる。

【図面の簡単な説明】

第１図は従来例の説明図、第２図は本発明に用いるタイ
ミングダイアグラムの説明図、第３図は本発明に用いる
キーデータ発生回路の１例説明図、第４図は本発明の実
施例の構成を示す説明図、第５図は第４図の構成の１部
の詳細説明図、第６図、第７図は本発明の動作を示すタ
イムチヤート、第８図は本発明の他の実施例の構成を示
す説明図であり、図中、２０はキーデータ発生回路、２
１はクロツク発生器、２２は１走査同期パルス発生回路
、２３はＮＡＮＤ回路、２４はＤ形フリツプフロツプ、
２５はＮＯＲ回路、２６，３０，３１はラッチ回路、２
７，３２，４１はＤ／Ａ変換器、２８３３はゲート回路
、２９はカウンタ、３５）はシフトレジスタ、３７は楽
音波形形成回路、４２４３４４はサンプルホールド回路
を示す。

Claims (1)

1. 【特許請求の範囲】 １ 鍵盤スイッチを順次、クロックで走査し押鍵の時分
   割信号を出力するキーデータ発生回路、前記走査クロッ
   クを計数するカウンタ、前記鍵盤スイッチの１走査時間
   ごとに１個のパルスを発生し前記カウンタをリセットす
   る１走査同期パルス発生回路、前記キーデータ発生回路
   からの最初の押鍵信号によりその時の前記カウンタの値
   を読み込む第１の記憶回路、前記キーデータ発生回路か
   らの押鍵信号により順次その時のカウンタの値を読み込
   む第２の記憶回路、前記１走査同期パルス発生回路から
   のパルスにより前記第２の記憶回路の内容を読み込む第
   ３の記憶回路、前記第１と第３の記憶回路の内容を楽音
   に変換する楽音波形形成回路、および鍵盤スイッチの１
   つ以上の押鍵を検出した時第１と第３の記憶回路の内容
   を前記楽音波形形成回路に入力する制御手段を具えたこ
   とを特徴とする電子楽器の優先選択回路。 ２ 前記制御手段が、クロック端子に前記１走査同期パ
   ルス発生回路からのパルスを入力しリセット端子に前記
   キーデータ発生回路からの押鍵信号を入力するシフトレ
   ジスタより成り、該シフトレジスタの出力により前記第
   １と第３の記憶回路の前記楽音波形形成回路への入力を
   制御することを特徴とする特許請求の範囲第１項記載の
   電子楽器の優先選択回路。