JPS6049920B2 - 複音電子楽器 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル技術を用いることによつて所望の音数
を発音させるようにした複音電子楽器に関するものてあ
る。

従来、シンセサイザ等の単音楽器で複音をも発生するた
めには高低音の優先選択回路が用いられる。

たとえば、アナログ回路として定電流回路からの定電流
をｎ個の直列抵抗より成る抵抗群に流し、その各抵抗の
間からｎ個の鍵スイッチを引出し短絡する鍵スイッチ群
より成り、複数の押鍵でその最高音の最低音の２音を優
先的に発音するものである。しかしアナログ回路ては定
電流回路の調整や鍵スイッチのチヤタリングや高精度の
抵抗群等にそれぞれ製造上、特性上の問題点がある。そ
こで本出願人は特願昭５２−１６０５９７号（特開昭５
４−９２２１５号）により、これらをデジタル回路を用
いて、キーデータ発生回路からのシリアルデータをカウ
ンタとラッチ回路等を用いて制御し高低音２音の優先選
択回路を構成したものを提案した。これによつて前述の
問題点は殆ど解決したが、これまでの優先選択回路は高
低音２音のみを発音するもので３音以上を発音すること
はできなかつた。また３音以上を発音するために鍵スイ
ッチ毎に電圧制御発振器を用いる方法もあるがこの方法
では複数の発音の変化時の効果、たとえばボルタ５メン
ト効果等がかけられないという支障があるとともに高価
なものになつてしまう。これに対し、本出願人は特願昭
５３−１３３３２号（特開昭５４−１０６２ｍ号）によ
り、デジタル技術を用いて所望の音数を発音させるとと
もに発音の変５化時の効果がかけられる複音電子楽器を
提案した。

第１図は提案例の構成を示す説明図である。

提案例においては鍵盤数を６１鍵とし３音を発音するも
のとする。同図において、クロックパルス発生４，回路
１１からのクロックパルス１をキーデータ発生回路１２
に入れ、６１鍵盤を順次走査して押鍵の時分割信号であ
るシリアルデータＳＤ２を出力するとともに、１走査時
間毎に１個パルスを出す１走査同期パルス３を出力する
。またクロックパルス発生回路１１からのクロックパル
ス１をカウンタ１３に入れ計数する。このカウンタ１３
は６１鍵の場合、７すなわち６４個を計数するのに用い
られ′）鍵盤数の多少により変えるものとする。次に３
音に対応して図の破線で囲んで示す回路３０１，３０．
，３０３が設けられる。これらは同じ回路が並列接続さ
れているから回路３０１について説明する。θ 前述の
カウンタ１３の信号は記憶回路１４１に入力され、後述
する読み込み信号により記憶され、Ｄ／Ａ変換器１６１
によりＤ／Ａ変換され、ゲート回路１７１により開閉さ
れ楽音波形形成回路２５に入力される。

比較器１５１は記憶回路１７牡に入力されるカウンタ１
３の信号と出力信号を比較して一致した時一致信号４を
出力する。その一致信号４の一方はＡＮＤ回路２０１に
よりキーデータ発生回路１２の出力との論理積をとり押
鍵検出回路１８１に入力する。押鍵検出回路１８１１は
たとえばＱ。，Ｑｌ出力をもつたシフトレジスタを用い
てＡＮＤ回路２０１の出力をリセットＲ端子に入力する
。またシフトレジスタのクロックＣ端子には１走査同期
パルス３が入力されており、もしＡＮＤ回路２０１が１
走査時間中に低レベルを維持すると、１走査同期パルス
３により１つ目で９出力が高レベル、２つ目でＱ１出力
５が高レベルとなり、ゲート回路１７１に入力するとと
もに、分岐してＡＮＤ回路１９１にも入力する。このゲ
ート回路１７１は制御信号が高レベルの時人力信号を遮
断して出力せず、低レベルの時通過させるように動作す
るものである。ＡＮＤ回路２０１が１走査期間中高レベ
ルになると、１走査同期パルス３によりＱ。出力が高レ
ベルになつてもリセットされるので、Ｑ１出力５は低レ
ベルを維持し続け、ゲート回路１７１に入力してＤ／Ａ
変換された信号を通過させ、楽音波形形成回路２５に送
出する。そして、低レベルのＱ１出力は分岐されてＡＮ
Ｄ回路１９１に入力して記憶回路１４１の読み込み信号
をオフとする。比較器１５１の一致信号の他方は他の回
路３０２，３０３の比較器１５。

，１５３からの一致信号とともにＮＯＲ回路２１に入力
され、その出力はキーデータ発生回路１２からのシリア
ルデータ２とともにＡＮＤ回路２２に入力される。その
ＡＮＤ回路２２の出力はカウンタ２３に入力され、この
カウンタ２３はＡＮＤ回路２２の出力が高レベルの時動
作し、低レベルの時停止するものである。カウンタ２３
の出力はデコーダ２４に入力され、デコーダ２４の３本
の出力線に順次高レベル出力６１〜６３を発生させる。
その信号はキーデータ発生回路１２とシフトレジスタよ
り成る押鍵検出回路１８１の信号が入力されているＡＮ
Ｄ回路１９１に入力され、記憶回路１４１の読み込み信
号となる。従つて、ＡＮＤ回路２２が高レベルを出力す
る時、すなわちキーデータ発生回路１２からシリアルデ
ータ２のパルスが出力され回路３０１〜３０３の各記憶
回路１４１〜１４３に記憶されている信号と一致しない
低レベル信号が比較器１５１〜１５３から出力された時
、カウンタ２３が動作してデコーダ２４の高レベル出力
６１〜６３が移動し、回路３０１〜３０３のうち記憶で
きる回路、すなわち、その回路の押鍵検出回路１８１〜
１８３のシフトレジスタのＱ１出力５が高レベルを出力
している場合記憶回路１４１〜１４３のいずれかを探し
記憶させることになる。

これにより、複音とくに３音以上の音数を指定してこの
音数を優先発音しうるもので、その指定された音数以上
を押鍵しても優先音しか発音されないという機能をもた
せることができる。

本発明者は提案例につき再検討の結果、各音に対応する
回路に含まれる比較器１５１〜１５３をマルチプレクサ
を用いることにより１個の比較器で間に合わせることが
でき、構成を簡単化できることが分つた。

本発明の目的はデジタル技術を用いることによつて所望
の音数を発生させるようにし、とくに構成を簡単化した
複音電子楽器を提供することである。

前記目的を達成するため、本発明の複音電子楽器は、複
数の押鍵に各応じた複数の楽音を発生させる複音電子楽
器において、クロックパルス発生器の出力クロックパル
スを時分割パルスに変換して各鍵を順次走査し、該走査
の１走査毎に１走査同期パルスを出力すると共に、押鍵
の時分割信号を押鍵信号として出力するキーテータ発生
回路と、前記クロックパルス発生器のクロックパルスを
計数すると共に、前記１走査同期パルスによつてリセッ
トされるカウンタと、前記キーデータ発生器からの押鍵
信号により、その時の前記カウンタの値を読み込み記憶
する所定個数の記憶回路と、該各記憶回路の出力信号を
入力すると共に、該信号のうちの１つを後記指令回路か
らの順次パルスによつて選択して出力する選択回路と、
該選択回路の出力信号と前記記憶回路の出力信号とを比
較して一致信号を出力する共通１つの比較回路と、前記
キーデータ発生回路からの押鍵信号と前記比較回路から
の一致信号と後記指令回路からの順次パルスとにより制
御信号を出力する制御信号発生回路と、該制御信号発生
回路からの制御信号により押鍵検出信号を出力すると共
に、該制御信号発生回路からの制御信号がない場合に前
記１走査同期パルスによつて制御されて押鍵検出信号を
出力しないように動作する押鍵検出回路と、該押鍵検出
回路の押鍵検出信号により前記記憶回路の内容を楽音に
変換する楽音波形形成回路と、前記キーデータ発生回路
からの押鍵信号と前記比較回路の出力信号と前記押鍵検
出回路からの押鍵検出信号とにより制御されて前記記憶
回路へ前記カウンタの値を読み込ませると共に、前記選
択回路と前記制御信号発生回路とへ順次パルスを与える
指令回路と、を具え、前記指令回路は、前記クロックパ
ルス発生器の出力クロックパルスよりも遅くとも前記記
憶回路の個数倍の速さのク咄ンクパルスを入力して前記
クロックパルス発生器の出力クロックパルスに同期した
高速の順次パルスを発生し、該順次パルスで前記記憶回
路を順次走査するノ順次パルス発生手段と、前記キーデ
ータ発生回路からの押鍵信号の入力時に、前記比較回路
から一致信号がない場合、前記順次パルス発生手段を起
動させる起動手段と、前記キーデータ発生回路からの押
鍵信号の入力時に、前記押鍵検出回路から７押鍵検出信
号が出力されていない場合、前記順次パルス発生手段か
らの順次パルスにより前記記憶回路へ前記カウンタの値
を読み込ませる読み込み信号を発生する読み込み信号発
生手段と、からなる、ことを特徴とするものである。

以下本発明を実施例につき詳述する。

第２図は本発明の実施例の構成を示す説明図である。

同図において、第１図の提案例と異なる点は、各音の回
路３１，３０２，３０３に含まれた比較器１５１，１５
２，１５３を省き、各記憶回路１４１，１４。

，１４３の出力を分岐してデータマルチプレクサ３１に
入力し、デコーダの出力６１，６２，６３により選択し
、その選択された出力を比較回路３２に入れてカウンタ
１３の出力と比較し、一致信号をインバータ回路２１と
各ＡＮＤ回路２『１，２０″１等に入力する。ＡＮＤ回
路２０１をＡＮＤ回路２『１と２０″１としたのは、デ
ータマルチプレクサ３１の挿入に伴ない比較回路３２の
一致信号とデコーダ２４の出力との同期をとるためであ
る。また、クロックパルス発生回路１１とキーデータ発
生回路１２間に分周器１０を設けてあるが、これはカウ
ンタ２３がある状態のときにデコーダ２４がすべての記
憶回路１４１〜１４３を走査しうるようにしたものであ
る。その他の回路構成は第１図と同様であるから詳細は
省略し、本発明に関連する動作を主として回路３０１に
つき説明する。

キーデータ発生回路１２はキースイッチを順次走査し押
鍵信号を直列に送出する。

キースイッチの１走査が終了すると、１走査同期パルス
３がＳＹＮ端子から出力され、押鍵検出回路１８１とし
て使用しているシフトレジスタのクロックＣ端子に入力
され、またカウンタ１３をリセットする。このカウンタ
１３はキーデータ発生回路１２を作動させているクロッ
クパルスを入力しているので同期がとられている。押鍵
していない時押鍵検出回路のＱ１出力はＣ端子に１走査
同期パルスが２個以上入力されるので、高レベル“１゛
とな、り、ゲート回路１７１と．ＡＮＤ回路１９１に入
力される。このゲート回路１７１は前述のように高レ／
ｓ＜，７１１９９で信号を遮断し、低レ、，７ａ０Ｉで
通過させるようになつているので楽音は出力されない。
いま、キーデータ発生回路１２から押鍵信号が出力され
、記憶回路に対し読み込み信号を与える指令回路内のデ
コーダ２４からＡＮＤ回路１９１に高レベル゜゜１゛が
出力されていたとする。

その時ＡＮＤ回路１９１は高レベル“゜１゛を出力し、
４記憶回路１４１はその時のカウンタ１３の値を記憶し
てＤ／Ａ変換器１６１に出力する。指令回路内のデコー
ダ２４の出力６１〜６３はまたマルチプレクサ３１に入
力し、複数の記憶回路中記憶回路１４１の信号を比較回
路３２に送出する。

その時カウンタ１３の信号とマルチプレクサ３１からの
信号が一致するので、一致信号゜１゛をインバータ回路
２１を介してＡＮＤ回路２２に入力し、低レベル゜“０
゛を出力する。これによつてカウンタ２３の動作を停止
する。また一致信号の他の入力としてデコーダ２４から
の高レベル゜“１゛が入力されているＡＮＤ回路２『１
に入力され、その論理積“１゛の出力がさらに他の入力
としてキーデータ発生回路１２からのシリアルデータＳ
．Ｄ．２が入力されているＡＮＤ回路２『１に入力され
、押鍵検出回路１８１をリセットし、ゲート回路１７１
をオン状態としてＤ／Ａ変換された信号を楽音波形形成
回路２５に送出する。７ 楽音波形形成回路２５は電圧
制御発振器等を用いたものでＤ／Ａ変換された値、すな
わち、カウンタ値を記憶した記憶回路１４１の値に対応
した音高をもつ楽音を発生するものである。

押鍵検出回路１８１の低レベル“゜０゛出力はまｌたＡ
ＮＤ回路１９１に入力し、これをオフとし誤動作を防止
する。

キーデータ発生回路１２から次の押鍵信号が出力され、
カウンタ１３が次の状態に変化すると、比較回路３２の
出力は低レベル“゜０゛となる。

そしてデコーダ２４が記憶回路１４１〜１４３を走査し
て記憶できる場所を探す。デコーダ２４からの信号はマ
ルチプレクサ３１に入力されているからデコーダ２４か
ら走査している記憶回路１４１〜１４３の内容を比較回
路３２に出力する。そして一致すれば前述により当該回
路のゲート回路を開き、当該記憶回路の内容が楽音波形
回路２５に送出される。実施例では３音で説明したが、
複数音、たとえば記憶回路を１Ｃ＠設けている装置では
最高１暗の押鍵まで押鍵中発音することができ、鍵を離
すと押鍵検出回路のリセット端子にパルスが入力されて
いないため、１走査同期パルスによりＱ１出力が高レベ
ル゛゜１゛となりゲート回路がオフ状態となり停止する
。以上説明したように、本発明によれば、特願昭５３−
１３３３訝（特開昭５４−１０６２氏号）により提案し
た複音電子楽器において、複数音に対応する各回路に設
けた比較回路の代りにマルチプレクサと１個の比較回路
のみにより同等の機能を果すことができるから、構成の
簡略化、小形化、価格の低減化等に役立つ所が大きい。

【図面の簡単な説明】

第１図は提案例の構成説明図、第２図は本発明の実施例
の構成を示す説明図であり、図中、１０は分周器、１１
はクロックパルス発生器、１２はキーデータ発生回路、
１３，２３はカウンタ、１４１〜１４３は記憶回路、１
６１はＤ／Ａ変換器、１７１はゲート回路、１８１は押
鍵検出回路、１９１，２『１，２０″１，２２はＡＮＤ
回路、２１はインバータ回路、２４はデコーダ、２５は
楽音波形形成回路、３１はデコーダマルチプレクサ、３
２は比較回路を示す。

Claims (1)

1. 【特許請求の範囲】 １ 複数の押鍵に各応じた複数の楽音を発生させる複音
   電子楽器において、クロックパルス発生器の出力クロッ
   クパルスを時分割パルスに変換して各鍵を順次走査し、
   該走査の１走査毎に１走査同期パルスを出力すると共に
   、押鍵の時分割信号を押鍵信号として出力するキーデー
   タ発生回路１２と、前記クロックパルス発生器のクロッ
   クパルスを計数すると共に、前記１走査同期パルスによ
   つてリセットされるカウンタ１３と、前記キーデータ発
   生器からの押鍵信号により、その時の前記カウンタの値
   を読み込み記憶する所定個数の記憶回路１４と、該各記
   憶回路の出力信号を入力すると共に、該信号のうちの１
   つを後記指令回路からの順次パルスによつて選択して出
   力する選択回路３１と、該選択回路の出力信号と前記記
   憶回路の出力信号とを比較して一致信号を出力する共通
   １つの比較回路と、前記キーデータ発生回路からの押鍵
   信号と前記比較回路からの一致信号と後記指令回路から
   の順次パルスとにより制御信号を出力する制御信号発生
   回路２０と、該制御信号発生回路からの制御信号により
   押鍵検出信号を出力すると共に、該制御信号発生回路か
   らの制御信号がない場合に前記１走査同期パルスによつ
   て制御されて押鍵検出信号を出力しないように動作する
   押鍵検出回路１８と、該押鍵検出回路の押鍵検出信号に
   より前記記憶回路の内容を楽音に変換する楽音波形形成
   回路１６、１７、２５と、前記キーデータ発生回路から
   の押鍵信号と前記比較回路の出力信号と前記押鍵検出回
   路からの押鍵検出信号とにより制御されて前記記憶回路
   へ前記カウンタの値を読み込ませると共に、前記選択回
   路と前記制御信号発生回路とへ順次パルスを与える指令
   回路１９、２１、２２、２３、２４と、を具え、前記指
   令回路１９、２１、２２、２３、２４は、前記クロック
   パルス発生器の出力クロックパルスよりも遅くとも前記
   記憶回路の個数倍の速さのクロックパルスを入力して前
   記クロックパルス発生器の出力クロックパルスに同期し
   た高速の順次パルスを発生し、該順次パルスで前記記憶
   回路を１順次走査する順次パルス発生手段２３、２４と
   、前記キーデータ発生回路からの押鍵信号の入力時に、
   前記比較回路から一致信号がない場合、前記順次パルス
   発生手段を起動させる起動手段２１、２２と、前記キー
   データ発生回路からの押鍵信号の入力時に、前記押鍵検
   出回路から押鍵検出信号が出力されていない場合、前記
   順次パルス発生手段からの順次パルスにより前記記憶回
   路へ前記カウンタの値を読み込ませる読み込み信号を発
   生する読み込み信号発生手段１９と、からなる、 ことを特徴とする複音電子楽器。