JPS6049317B2 - 複音電子楽器 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル技術を用いることによつて所望の音数
を発音させるようにした複音電子楽器に関するものであ
る。

従来、シンセサイザ等の単音楽器で複音をも発生するた
めには高低音の優先選択回路が用いられる。

−たとえば、アナグロ回路として定電流回路からの定流
をｎ個の直列抵抗より成る抵抗群に流し、その各抵抗の
間からｎ個の鍵スイッチを引出し短絡する鍵スイッチ群
より成り、複数の押鍵でその最高音と最低音の２音を優
先的に発音するものである。しかしアナログ回路では定
電流回路の調整や鍵スイッチのチヤタリングや高精度の
抵抗群等にそれぞれ製造上、特性上の問題点がある。そ
こて本出願人は昭和５評１２月２８日の特許出願により
、これらをデジタル回路を用いて、キーデータ発生回路
からのシリアルデータをカウンタとラッチ回路等を用い
て制御し高低音２音の優先選択回路を構成したものを提
案した。これによつて前述の問題点は殆ど解決したが、
これまでの優先選択回路か高低音２音のみを発生するも
ので３音以上を発音することはできなかつた。また３音
以上発音するために鍵スイッチ毎に電圧制御発振器を用
いる方法もあるがこの方法では複数の発音の変化時の効
果、たとえばボルタメント効果等がかけられないという
支障があるとともに高価なものになつてしまう。本発明
の目的はデジタル技術を用いて所望の音数が発音される
とともに発音の変化時の効果がかけられる複音電子楽器
を提供することである。

前記目的を達成するため、本発明の複音電子楽器は、複
数の押鍵に各応じた複数の楽音を発生させる複音電子楽
器において、クロックパルス発生器の出力クロックパル
スを時分割パルスに変換して各鍵を順次走査し、該走査
の１走査毎に１走査同期パルスを出力すると共に、押鍵
の時分割信号を押鍵信号として出力するキーデータ発生
回路と、前記クロックパルス発生器のクロックパルスを
計数すると共に、前記１走査同期パルスによつてリセッ
トされるカウンタと、前記キーデータ発生器からの押鍵
信号によりその時の前記カウンタの値を読み込み記憶す
る所定個数の記憶回路と、該記憶回路に各対応して設け
られ、該記憶回路の入力と出力とを比較して一致信号を
出力する比較回路と、前記キーデータ発生回路から押鍵
信号と前記比較回路からの一致信号とにより制御信号を
出力する制御信号発生回路と、該制御信号発生回路から
の制御信号により押鍵検出信号を出力すると共に、該制
御信号発生回路からの制御信号がない場合に前記１走査
同期パルスによつて制御されて押鍵検出信号を出力しな
いように動作する押鍵検出回路と、該押鍵検出回路の押
鍵検出信号により前記記憶回路の内容を楽音に変換する
楽音波形形成回路と、前記キーデータ発生回路からの押
鍵信号と前記比較回路の出力信号と前記押鍵検出回路か
らの押鍵検出信号とにより制御されて前記記憶回路へ前
記カウンタの値を読み込ませる指令回路とを具え、前記
指令回路は、前記クロックパルス発生器からの出力クロ
ックパルスを入力とし、前記キーデータ発生回路からの
押鍵信号の入力時に、前記比較回路から一致信号がない
場合動作し、前記記憶回路の所定個数分の順次パルスを
発生する順次パルス発生手段と、前記キーデータ発生回
路からの押鍵信号の入力時に、前記押鍵検出回路から押
鍵検出信号が出力されていない場合、前記順次パルス発
生手段からの順次パルスにより前記記憶回路へ前記カウ
ンタの値を読み込ませる読み込み信号を発生する読み込
み信号発生手段と、からなる、ことを特徴とするもので
ある。以下本発明を実施例につき詳述する。図は本発明
の実施例の構成を示す説明図てある。

実施例においては鍵盤数を６１鍵とし３音を発音するも
のとする。同図において、クロックパルス発生回路１１
からのクロックパルス１をキーデータ発生回路１２に入
れ、６１鍵を順次走査して押鍵の時分割信号であるシリ
アルデータ（ＳＤ）２を出力するとともに、１走査時間
毎に１個パルスを出す１走査同期パルス３を出力する。
またクロックパルス発生回路１１からのクロックパルス
１をカウンタ１３に入れ計数する。このカウンタ１３は
６１鍵の場合、７すなわち６４個を計数するのに用いら
れる鍵盤数の多少により変えるものとする。次に３音に
対応して図の破線で囲んで示す回路３０１３０２，３０
３が設けられる。

これらは同じ回路が並列接続されているから回路３０１
について説明する。前述のカウンタ１３の信号は記憶回
路１４１に入力され、後述する読み込み信号により記憶
され、Ｄ／Ａ変換器１６１によりｔ）／Ａ変換され、ゲ
ート回路１７１により開閉され楽音波形形成回路２５に
入力される。

比較器１５１は記憶回路１４１に入力されるカウンタ１
３の信号と出力信号を比較して一致した時一致信号４を
出力する。その一致信号４の一方はＡＮＤ回路２０１に
よりキーデータ発生回路１２の出力との論理積をとり押
鍵検出回路１８１に入力する。押鍵検出回路１８１はた
とえばＱ。，．Ｑｌ出力をももつたシフトレジスタを用
いてＡＮＤ回路２０１の出力をリセット（Ｒ）端子に入
力する。またシフトレジスタのクロック（Ｃ）端子には
１走査同期パルス３が入力されており、もしＡＮＤ回路
２０１が１走査時間中に低レベルを維持すると、１走査
同期パルス３により１つ目でＱ。出力が高レベル、２つ
目でＱ，出力５が高レベルとなり、ゲート回路１７１に
入力するとともに、分岐してＡＮＤ回路１９１にも入力
する。このゲート回路１７１は制御信号が高レベルの時
人力信号を遮断して出力せず、低レベルの時通過させる
ように動作するものである。ＡＮＤ回路２０１が１走査
時間中高レベルになると、１走査同期パルス３によりＱ
。出力５が高レベルになつてもリセットされるので、Ｑ
１出力５は低レベルを維持し続け、ゲート回路１７１に
入力してＤ／Ａ変換された信号を通過させ、楽音波形形
成回路２５に送出する。そして、低レベルのＱ１出力は
分岐されてＡＮＤ回路１９１に入力して記憶回路１４１
の読み込み信号をオフとする。比較器１５１の一致信号
の他方は他の回路３０２，３０３の比較器１５２，１５
３からの一致信号とともに、ＮＯＲ回路２１に入力され
、その出力はキーデータ発生回路１２からのシリアルデ
ータ２とともにＡＮＤ回路２２に入力される。その．Ａ
ＮＤ回路２２の出力はカウンタ２３に入力され、このカ
ウンタ２３はＡＮＤ回路２２の出力が高レベルの時動作
し、低レベルの時停止する。カウンタ２３の出力はデコ
ーダ２４に入力され、デコーダ２４の３本の出力線に順
次高レベル６１〜６３を発生させる。その信号はキーデ
ータ発生回路１２とシフトレジスタより成る押鍵検出回
路１８１の信号が入力されているＡＮＤ回路１９１に入
力され、記憶回路１４１の読み込み信号となる。従つて
、ＡＮＤ回路２２が高レベルを出力する時、すなわちキ
ーデータ発生回路１２からシリアルデータ２のパルスが
出力され回路３０１〜３０３の各記憶回路１４１〜１４
３に記憶されている信号と一致しない低レベル信号が比
較器１５１〜１５３から出力された時、カウンタ２３が
動作してデコーダ２４の高レベル出力６１〜６３が移動
し、回路３０１〜３０３のうち記憶できる回路、すなわ
ち、その回路の押鍵検出回路１８１〜１８３のシフトレ
ジスタのＱ１出力５が高レベルを出力している場合記憶
回路１４１〜１４３のいずれかを探し記憶させることに
なる。

以上の構成に基いて動作を説明する。

鍵盤を全然押さない時は、押鍵検出回路１８１〜１８３
のシフトレジスタのクロック（Ｃ）端子に１走査同期パ
ルス３が入力され、Ｑ１出力５は高レベルとなりゲート
回路１７１〜１７３をオフとしＤ／Ａ変換された信号を
遮断する。

いまＣ．Ｅ．．Ｇ音の鍵盤を押したものとする。

キーデータ発生回路１２は押鍵信号を得るために、鍵盤
の低音から高音に走査するものとすれば、まずＣ音を走
査した時パルスを生じて回路３０１のＡＮＤ回路１９１
へ入力される。（この場合回路３０２，３０３のＡＮＤ
回路１９。，１９３へも入力される。）その時のデコー
ダ２４の高レベル出力６１がＡＮＤ回路１９１へ入力さ
れているものとする。また押鍵検出回路１８１のシフト
レジスタのＱ１出力５はクロック（Ｃ）端子に入力され
る１走査同期パルス３により高レベルになつているため
、ＡＮＤ回路１９１の出力にはシリアルデータ２と同基
した読み込みパルスを生じ、その時のＣ音と対応したカ
ウンタ１３の信号を記憶回路１４１に記憶させる。記憶
回路１４１は隣時にその信号を記憶してＤ／Ａ変換器１
６１に出ｌ力する。その時比較器１５１は一致信号４を
出力し２分岐しその一方の出力をＡＮＤ回路２０１に入
力し、これとシリアルデータ２との論理積をとり押鍵検
出回路１８１のシフトレジスタのリセット（Ｒ）端子に
入力してこれをリセットする。そｉの時のＱ１出力５は
低レベルとなりゲート回路１７１をオンとして、Ｄ／Ａ
変換器１６１からの信号を楽音波形形成回路２５に入力
させる。なおこの場合比較器１５１の一致信号４の他に
分岐出力がＮＯＲ回路２１に入力され、ＡＮＤ回路２１
に入フカされ、ＡＮＤ回路２２の出力を低レベルにする
からカウシタ２３を動作させない。次に、キーデータ発
生回路１２でＥ音を走査した時、パルスを生じて回路３
０１〜〜３０３のＡＮＤ回路１９１〜１９３に入力され
る。

その時のデコーダ２４の高レベル出力６１は回路３０１
のＡＮＤ回路１９１へ出力されているが、押鍵検出回路
１８１からの出力５が低レベルであるため、ＡＮＤ回路
１９１はオフとなり記憶回路１４１に記憶されない。ま
た、３つの比較回路１１〜１５３に一致信号がなく、Ａ
ＮＤ回路２２からの高レベルが出力されるのでカウンタ
２３が動作してデコーダ２４の高レベル６２が回路３０
。のＡＮＤ回路１９。に出力される。回路３０２の押鍵
検出回路１８２のシフトレジスタの出力５は高レベルに
なつているので、ＡＮＤ回路１９２の出力にはシリアル
データ２と同期した読み込みパルスを生じその時のＥ音
に対応したカウンタ１３の信号を回路３０２の記憶回路
１４２に記憶させる。記憶回路１４。は瞬時にその信号
を記憶してＤ／Ａ変換器１６２に出力する。その時比較
器１５２の一致信号４を２分岐しその一方をＡＮＤ回路
２０２に入力しシリアルデータ２との論理積をとり、押
鍵検出回路１８．のシフトレジスタのリセット（Ｒ）端
子に出力されてリセットされる。その時押鍵検出回路１
８２のシフトレジスタのＱ１出力５は低レベルであるか
ら、ゲート回路１７２をオンにしてＤ／Ａ変換器１６２
からの信号を楽音波形形成回路２５に入力させる。前述
したように、比較器１５２の一致信号４の他の分岐出力
はＮＯＲ回路２１に入力され、ＡＮＤ回路２２の出力を
低レベルにしてカウンタ２３を動作させない。同様に、
キーデータ発生回路１２でＧ音を走査した時、カウンタ
１３の値を記憶し楽音波形形成回路２５に出力する。

１走査終了後キーデータ発生回路１２がＣｌＥ．Ｇ音の
時押鍵信号に出力する。

その後、押鍵検出回路１８１〜１８３の出力５は低レベ
ルが出力されているので記憶回路１４１〜１４３に新し
く記憶されることなく押鍵し続ける限り前記３音が出力
する。いまＣ．Ｅ．Ｇ音からＣ．．Ｅ．．Ｆ音に鍵盤を
変えたとする。

キーデータ発生回路１２からのＣ、Ｅ音の押鍵信号に対
し、回路３０１，３０。の記憶回路１４１，１４。には
該当する信号が記憶されているので、前述したように、
その内容はそのまま維持する。次のＦ音を走査した時押
鍵信号が入力されるが、その時のカウンタ１３の信号は
回路３０１，３０。，３０３に記憶されている信号とは
一致しないので、比較器１５１〜１５３からは低レベル
信号４が出力される。従つて、ＮＯＲ回路２１を介して
ＡＮＤ回路２２に高レベルが出力され、カウンタ２３を
１パルス分動作させてデコーダ２４の出力６１〜６３を
１つ移動させ記憶できる記憶回路を捜す。すなわち、デ
コーダ２４の高レベル出力が、高レベルのシリアルデー
タ２とともに回路３０１〜３０。のＡＮＤ回路１９１・
〜１９３に入力されるが、回路３０１，３０。は押鍵検
出回路１８１，１８２から低レベルが出力されているの
で記憶されない。これに対し、、回路３０は押鍵検出回
路１８３から高レベルが出力されているので、デコーダ
２４の高レベルが，ＡＮＤ回路１９３に入力された時、
読み込みパルスが出力され記憶回路１４３にＦ音に対応
するカウンタ１３の信号が記憶されＤ／Ａ変換器１６３
に出力する。この時、比較器１５３は一致信号４を出力
してＡＮＤ回路２０３に入力し、一致信号４とシリアル
データ２との論理積をとる。その出力を押鍵検出回路１
８３のシフトレジスタのリセット（Ｒ）端子に入れリセ
ットすることにより、そのＱ１出力５は低レベルとなり
、ゲート回路１７３をオンとしてＤ／Ａ変換器１６３か
らの信号を楽音波形形成回路２５に入力させる。デコー
ダ２４の高レベルが回路３０１に出力されていた場合、
回路３０３に移動するのに２回の走査が必要であるが、
これは瞬時に行なわれるので演奏者は不快感を感じない
。

この構成で４音以上押した場合、初めの３音までは前述
のとおり、それぞれの回路の記憶回路に記憶されるが、
シリアルデータに４音目の押鍵信号が出力された時３つ
の押鍵検出回路１８１〜１８３からは全て低レベルが出
力されているため、記憶回路１９１〜１９３に読み込み
パルスが生じない。

従つて初めの３音が優先されて４音以上は出力されない
。また、図中カウンタ２３、デコーダ２４の代りにシフ
トレジスタを用いてもよい。

また記憶回路１４１，１４３は実施例ではデジタル回路
を用いているが、カウンタ１３との間にＤ／Ａ変換器を
設けてアナログ回路のたとえばサンプルホールド回路を
用いることができる。以上説明したように、本発明によ
れば、キーデータ発生回路からの押鍵信号によりその時
のカウンタの値を記憶回路群に読み込み、この記憶回路
の入力と出力とを比較回路群に入れて一致信号を出力し
、この一致信号により押鍵検出回路群で押鍵信号を検出
し、これを制御信号として前記記憶回路の内容を楽音波
形形成回路に送り楽音に変換する複音電子楽器てあり、
前記キーデータ発生回路からの押鍵信号を入力した場合
前記記憶回路を順次走査することにより、前記押鍵検出
回路から押鍵が検出されない記憶回路に対しカウンタ、
デコーダ等より成る指令回路により読み込みパルスを発
生するように構成される。

これにより、複音とくに３音以上の音数を指定してこの
音数を優先発音しうるもので、その指定された音数以上
を押鍵しても優先音しか発音されないという機能をもた
せることができるものである。

【図面の簡単な説明】

図は本発明の実施例の構成を示す説明図であり、図中、
１１はクロックパルス発生回路、１２はキーデータ発生
回路、１３，２３はカウンタ、１４１〜１４３は記憶回
路、１５１〜１５３は比較器、１６１〜１６３はＤ／Ａ
変換器、１７１〜１７３はゲート回路、１８１〜１８３
は押鍵検出回路、１９１〜１９３，２０１〜２０３，２
２は．ＡＮＤ回路、２１はＮＯＲ回路、２４はデコーダ
、２４は楽音波形形成回路を示す。

Claims (1)

1. 【特許請求の範囲】 １ 複数の押鍵に各応じた複数の楽音を発生させる複音
   電子楽器において、クロックパルス発生器の出力クロッ
   クパルスを時分割パルスに変換して各鍵を順次走査し、
   該走査の１走前に１走査同期パルスを出力すると共に、
   押鍵の時分割信号を押鍵信号として出力するキーデータ
   発生回路１２と、前記クロックパルス発生器のクロック
   パルスを計数すると共に、前記１走査同期パルスによつ
   てリセットされるカウント１３と、前記キーデータ発生
   器からの押鍵信号によりその時の前記カウンタの値を読
   み込み記憶する所定個数の記憶回路１４と、該記憶回路
   に各対応して設けられ、該記憶回路の入力と出力とを比
   較して一致信号を出力する比較回路１５と、前記キーデ
   ータ発生回路からの押鍵信号と前記比較回路からの一致
   信号とにより制御信号を出力する制御信号発生回路２０
   と、該制御信号発生回路からの制御信号により押鍵検出
   信号を出力すると共に、該制御信号発生回路からの制御
   信号がない場合に、前記１走査同期パルスによつて制御
   されて押鍵検出信号を出力しないように動作する押鍵検
   出回路１８と、該押鍵検出回路の押鍵検出信号により前
   記記憶回路の内容を楽音に変換する楽音波形形成回路１
   ６，１７，２５と、前記キーデータ発生回路からの押鍵
   信号と前記比較回路の出力信号と前記押鍵検出回路から
   の押鍵検出信号とにより制御されて前記記憶回路へ前記
   カウンタの値を読み込ませる指令回路１９，２３，２４
   と、を具え、 前記指令回路１９，２３，２４は、 前記クロックパルス発生器からの出力クロックパルスを
   入力とし、前記キーデータ発生回路からの押鍵信号の入
   力時に、前記比較回路から一致信号がない場合動作し、
   前記記憶回路の所定個数分の順次パルスを発生する順次
   パルス発生手段２３，２４と、前記キーデータ発生回路
   からの押鍵信号の入力時に、前記押鍵検出回路から押鍵
   検出信号が出力されていない場合、前記順次パルス発生
   手段からの順次パルスにより前記記憶回路へ前記カウン
   タの値を読み込ませる読み込み信号を発生する読み込み
   信号発生手段１９と、からなる、 ことを特徴とする複音電子楽器。