JPS6049319B2 - 複音電子楽器 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル技術を用いることによつて所望の音数
を発音させるようにした複音電子楽器に関するものであ
る。

従来、シンセサイザ等の単音楽器で複音をも発生するた
めには高低温の優先選択回路が用いられる。

たとえば、アナログ回路として定電流回路からの定電流
をｎ個の直列抵抗より成る抵抗群に流し、その各抵抗の
間からｎ個の鍵スイッチを引出し短絡する鍵スイッチ群
より成り、複数の押鍵でその最高音と最低音の２音を優
先的に発音するものてある。しかしアナログ回路では定
電流回路の調整や鍵スイッチのチヤタリングや高精度の
抵抗群等にそれぞれ製造上、特性上の問題点がある。そ
こて本出願人は昭和５師１２月２８日の特許出願により
、これらをデジタル回路を用いて、キーデータ発生回路
からのシアリルデータをカウンタとラッチ回路等を用い
て制御し高低音２音の優先選択回路を構成したものを提
案した。これによつて前述の問題点は殆ど解決したが、
これまでの優先選択回路は高低音２音のみを発音するも
ので３音以上を発音することはできなかつた。また３音
以上を発音するために鍵スイッチ毎に電圧制御発振器を
用いる方法もあるがこの方法では複数の発音の変化時の
効果、たとえばボルタメント効果等がかけられないとい
う支障がある。本発明の目的はデジタル技術を用いて所
望の音数を発音させるとともに発音の変化時の効果がか
けられる複数電子楽器を提供することである。

前記目的を達成するため、本発明の複音電子楽器は、複
数の押鍵に各応じた複数の楽音を発生さ．せる複音電子
楽器において、第１のクロックパルス発生器の出力クロ
ックパルスを時分割パルスに変換して各鍵を順次走査し
、該走査の１走査毎に１走査同期パルスを出力すると共
に、押鍵の時分割信号を押鍵信号として出力するキーデ
ータ発生・回路と、前記第１のクロックパルス発生器の
クロックパルスを計数すると共に、前記第１走査同期パ
ルスによつてリセットされるカウンタと、前記キーデー
タ発生器からの押鍵信号により、その時の前記第１のカ
ウンタの値を読み込み記憶する所定個数の記憶回路と、
該記憶回路に各対応して設けられ、該記憶回路の入力と
出力とを比較して一致信号を出力する比較回路と、前記
キーデータ発生回路からの押鍵信号と前記比較回路から
の一致信号とにより制御信号を出力する制御信号発生回
路と、該制御信号発生回路からの制御信号により押鍵検
出信号を出力すると共に、該制御信号発生回路からの制
御信号がない場合に前記１走査同期）パルスによつて制
御されて押鍵検出信号を出力しないように動作する押鍵
検出回路と、該押鍵検出回路の押鍵検出信号により前記
記憶回路の内容を楽音に変換する楽音波形形成回路と、
前記キーデータ発生回路からの押鍵信号と前記比較回路
の出・力信号と前記押鍵検出回路からの押鍵検出信号と
により制御されて前記記憶回路へ前記カウンタの値を読
み込ませる指令回路と、を具え、前記指令回路は、前記
第１のクロックパルス発生器の出力クロックパルスより
少なくとも前記記憶回路の個゛数倍速いクロックパルス
を出力する第２のクロックパルス発生器と、該第２のク
ロックパルス発生器からの出力クロックパルスを入力と
し、少なくとも前記記憶回路の個数分の時分割パルスを
発生し、該時分割パルスで該記憶回路を順次走査する時
分割パルス発生手段と、前記キーデータ発出回路からの
押鍵信号の入力時に、前記比較回路から一致信号がない
場合、前記時分割パルス発生手段または前記第２のクロ
ックパルス発生器を起動させる起動回路と、前記キーデ
ータ発生回路からの押鍵信号の入力時に、前記押鍵検出
回路から押鍵検出信号が出力されていない場合、前記時
分割発生手段からの時分割パルスにより前記記憶回路へ
前記カウンタの値を読み込ませる読み込み信号発生手段
と、からなる、ことを特徴とするものである。以下本発
明を実施例につき詳述する。

図は本発明の実施例の構成を示す説明図てある。

実施例においては鍵盤数を６１鍵とし、３音を発音する
ものとする。同図において、クロックパルス発生回路１
１からのクロックパルス１をキーデータ発生回路１２に
入れ、６１鍵盤を順次走査して押鍵の時分割信号である
シリアルデータ（ＳＤ）２を出力するとともに、１走査
時間毎に１個パルスを出す１走査同期パルス３を出力す
る。またクロックパルス発生回路１１からのクロックパ
ルス１をカウンタ１３に入れ計数する。このカウンタ１
３は６１鍵の場合、７すなわち６４個を計数するのに用
いられた鍵盤数の多少により変えるものとする。次に３
音に対応して図の破線で囲んで示す回路３０１，３０。

，３０３が設けられる。これらは同じ回路が並列接続さ
れているから回路３０１について説明する。前述のカウ
ンタ１３の信号は記憶回路１４１に入力され、後述する
読み込み信号により記憶され、Ｄ／Ａ変換器１６１によ
りＤ／Ａ変換され、ゲート回路１７１により開閉され楽
音波形形成回路２５に入力される。

比較器１５１は記憶回路１４１に入力されるカウンタ１
３の信号と出力信号を比較して一致した時一致信号４を
出力する。その一致信号４の一方はＡＮＤ回路２０１に
よりキーデータ発生回路１２の出力との論理積をとり押
鍵検出回路１８１に．入力する。押鍵検出回路１８，は
たとえばＱ．９ｌ出力をもつたシフトレジスータを用い
てＡＮＤ回部２０１の出力をリセット（Ｒ）端子に入力
する。またシフトレジスタのクロック（Ｃ）端子に：は
１走査同期パルス３が入力されており、もしＡＮＤ回路
２０１が１走査時間中に低レベルを維持すると、１走査
同期パルス３により１つ目でＱ。出力が高レベル、２つ
目でＱ１出力５が高レベルとなり、ゲート回路１７１に
入力するとともに、分岐してＡＮＤ回路１９１にも入力
する。このゲート回路１７１は制御信号が高レベルの時
人力信号を遮断して出力せず、低レベルの時通過させる
ように動作するものである。ＡＮＤ回路２０１が１走査
時間中高レベルになると、１走査同期パルス３によりＱ
。出力が高レベルになつてもリセットされるので、Ｑ１
出力５は低レベルを維持し、ゲート回路１７１に入力し
てＤ／Ａ変換された信号を通過させ楽音波形形成回路２
５に送出する。そして、低レベルのＱ１出力は分岐され
てＭ巾回路１９１に入力して記憶回路１４１の読み込み
信号をオフとする。比較器１５１の一致信号の他方の回
路３０２，３０．の比較器１５。

，１５３からの一致信号とともにＮＯＲ回路２１に入力
され、その出力はキーデータ発生回路１２からのシリア
ルデータ２とともにＡＮＤ回路２２に入力される。その
ＡＮＤ回路２２の出力はカウンタ２３に入力され、この
カウンタ２３はＡＮＤ回路２２の出力が高レベルの時動
作し、低レベルの時停止するものである。カウンタ２３
の出力はデコーダ２４に入力され、デコーダ２４の３本
の出力線に順次高レベル出力６１〜６３を発生させる。
その信号はキーデータ発生回路１２と押鍵検出回路１８
１の信号が入力されているＡＮＤ回路１９１に入力され
、記憶回路１４１の読み込み信号となる。従つて、ＡＮ
Ｄ回路２２が高レベルを出力する時、すなわちキーデー
タ発生回路１２からシリアルデータ２のパルスが出力さ
れ、回路３０１〜３０３の各記憶回路１４１〜１４３に
記憶されている信号と一致しない低レベル信号が比較器
１５１〜１５３から出力された時、カウンタ２３が動作
してデコーダ２４の高レベル出力６１〜６３が移動し、
回路３０１〜３０３のうち記憶できる回路、すなわちそ
の回路の押鍵検出回路１８１〜１８３のシストレジスタ
のＱ１出力５が高レベルを出力している場合記憶回路１
５１〜１５３のいずれかを探し記憶されることになる。
以上の構成は本発明の先行出願の他の提案による基本回
路である。

これにより複音とくに３音以上の音数を指定して優先発
生しうる機能を実現できる。しかしこの構成の難点は、
前述のとおり、各音に対応し記憶できる記憶回路を探す
のに、３音を放音する回路においては最大２走査期間を
必要とし、発音数が多くなるとそれだけ全部の音を発音
するのに時間がかかることである。１ 本発明ではこの
点を改良するものであり、前記比較器１５１〜１５３の
出力をＮＯＲ回路２１を介して、キーデータ発生回路１
２からのシリアルデータ２とともにＡＮＤ回路２２９に
入力し、このＡＮＤ回路２２からの高レベル出力により
新た】に設けたクロツパルス発生回路２６を起動しカウ
ンタ２３を駆動する。

クロックパルス発生回路２６はクロックパルス発生回路
１１の３倍以上のクロック速度をもつたクロックを発生
する。この速いクロックで駆動されカウンタ２３の出力
をデコフーダ２４に入れ、時分割出力６１〜６３を回路
３０１〜３０３に送り記憶できる記憶回路１５１〜１５
３を探す。この場合、クロックパルス発生回路１１の１
パルスの間に全記憶回路１５１〜１５３を完全に走査す
ることができるものである。そしてＡＮＤ回路２２が低
レベルになるとこの速いパルスは停止する。以上の本発
明の構成に基いて動作を説明する。

鍵盤を押さない時は、押鍵検出回路１８１〜１８３のシ
フトレジスタのクロック（Ｃ）端子に１走査同期パルス
３が入力され、Ｑ１出力５は高レベルとなり、ゲート回
路１７１〜１７３をオフとしＤ／Ａ変換された信号を遮
断する。いまＣ，．Ｅ．．Ｇ音の鍵盤を押したものとす
る。キーデータ発生回路１２は押鍵信号を得るために、
鍵盤の低音から高温に走査するものとすれば、まずＣ音
を走査した時パルスを生じて回路３０１のＡＮＤ回路１
９１へ入力される。（この場合回路３０２，３０３のＡ
ＮＤ回路１９２，１９３へも入力される。）その時のデ
コーダ２４の高レベル出力６１がＡＮＤ回路１９１へ入
力されているものとする。また押鍵検出回路１８１のシ
フトレジスタのＱ１出力５はクロック（Ｃ）端子に入力
される１走査同期パルス３により高レベルになつている
ため、ＡＮＤ回路１９１の出力にはシリアルデータ２と
同期した読み込みパルスを生じ、その時のＣ音と対応し
たカウンタ１３の信号を記憶回路１４１に記憶させる。
記憶回路１４１は瞬時にその信号を記憶してＤ／Ａ変換
器１６１に出力する。ぞの時比較器１５１は一致信号４
を出力し２分岐しその一方の出力をＡＮＤ回路２０１に
入力し、これとシリアルデータ２との論理積をとり押鍵
検出回路１８１のシフトレジスタのリセット（Ｒ）端子
に入力してリセットする。その時のＱ１出力５は低レベ
ルとなりゲート回路１７１を．オンとして、Ｄ／Ａ変換
器１６１からの信号を楽音波形形成回路２５に入力され
る。なおこの場合、比較器１５１の出力４の他の分岐出
力がＮＯＲ回路２１に入力され、ＡＮＤ回路２２の出力
を低レベルにするからクロックパルス発生回路２６を、
従つてカウンタ２３を動作させない。次に、キーデータ
発生回路１２でＥ音を走査した時、パルスを生じて回路
３０１〜３０３の．ＡＮＤ回路１９１〜１９３に入力さ
れる。その時デコーダ２４の高レベル出力６１は回路３
０１のくＡＮＤ回路１９１へ出力されているが、押鍵検
出回路１８１のシフトレジスタからのＱ１出力５が低レ
ベルであるため、ＡＮＤ回路１９１はオフとなり記憶回
路１牡に記憶されない。また３つの比較回路１５１〜１
５３には一致信号がなく、ＡＮＤ回路２２から高レベル
が出力されるので、前述によりクロックパルス発生回路
１１の３倍以上のクロック速度をもつクロックを発生す
るクロックパルス発生回路２６のクロックにより高速に
カウンタ２３が動作してデコーダ２４の高レベル６２が
回路３０２のＡＮＤ回路１９２に出力される。回路３０
２の押鍵検出回路１８２のシフトレジスタ出力５は高レ
ベルになつているので、フＡＮＤ回路１９２の出力には
シリアルデータ２と同期した読み込みパルスを生じ、そ
の時のＥ音に対応したカウンタ１３の信号を回路３０２
の記憶回路１４２に記憶させる。記憶回路１４２は瞬時
にその信号を記憶してＤ／Ａ変換器１６２に出力１する
。その時比較器１５２の一致信号４を２分岐し、その一
方をＡＮＤ回路２０２に入力しシリアルデータ２との論
理積をとり、押鍵検出回路１８２のシフトレジスタのリ
トセツト（Ｒ）端子に出力されリセットされる。その時
押鍵検出回路１８１２のＱ１出力５は低レベルであるか
ら、ゲート回路１７。をオンにしてＤ／Ａ変換器１６２
からの信号を楽音波形形成回路２５に入力させる。前述
したように、比較器１５。の一致信号４の他の分岐出力
はＮＯＲ回路２１に入力され、ＡＮＤ回路２２の出力を
低レベルにしてクロックパルス発生回路２６、従つてカ
ウンタ２３を動作させない。同様に、キーデータ発生回
路１２でＧ音を走査した時カウンタ１３の値を記憶し楽
音波形形成回路２５に出力する。

このようにして、１走査期間中にキーデータ発生回路１
２がＣ．．Ｅ，．Ｇ音の時押鍵信号を出力する。

その後押鍵検出回路１８１〜１８３の出力５は低レベル
が出力されているので記憶回路１４１〜１４３に新しく
記憶されることなく押鍵し続ける限り前記３音が出力す
る。いま、Ｃ．．Ｅ，．Ｇ音からがＣ．．Ｅ．．Ｇ音に
鍵盤を変えたとする。

キーデータ発生回路１２からのＣ．．Ｅ音の押鍵信号に
対し、回路３０１，３０．の記憶回路１４１，１４２に
は該当する信号が記憶されているので、前述したように
、その内容はそのまま維持する。次のＦ音を走査した時
、押鍵信号が入力されるが、その時のカウンタ１３の信
号は回路３０１，３０。

，３０３に記憶されている信号とは一致しないので、比
較器１５１〜１５３からは低レベル信号４が出力される
。従つたＮＯＲ回路２１を介してＡＮＤ回路２２に高レ
ベルが出力され、クロックパルス発生回路２６のクロッ
クによつてカウンタ２３を動作させる。そしてキーデー
タ発生回路１２とカウンタ１３がＦ音の信号を出力して
いる間にカウンタ２３を１パルス分動作させデコーダ２
４の出力６１〜６３を動作させ記憶できる記憶回路を捜
す。すなわちデコーダ２４の高レベル出力が高レベルの
シリアルデータ２とともに回路３０１〜３０３のＡＮＤ
回路１９１〜１９３に入力されるが、回路３０１，３０
。は押鍵検出回路１８１，１８２から低レベルが出力さ
れているので記憶されない。これに対し、回路３０３は
押鍵検出回路１８３から高レベルが出力されているので
、デコーダ２４の高レベルがＡＮＤ回路１９３に入力さ
れた時、読み込みパルスが出力され記憶回路１４３にＦ
音に対応するカウンタ１３の信号が記憶されＤ／Ａ変換
器１６３に出力する。この時、比較器１５３は一致信号
４を出力してＡＮＤ回路２０３に入力し一致信号４とシ
リアルデータ２との論理積をとる。その出力を押鍵検出
回路１８のシフトレジスタのリセット（Ｒ）端子に入れ
てリセットすることにより、そのシフトレジスタのＱ１
出力５は低レベルとなり、ゲート回路１７３をオンとし
てＤ／Ａ変換器１６３からの信号を楽音波形形成回路２
５に入力させる。同時に比較器１５３の一致信号４がＮ
ＯＲ回路２１を介して．ＡＮＤ回路２２の出力を低レベ
ルとし、クロックパルス発静回路２６、従つてカウンタ
２３の動作を停止して、デコーダ２４の高レベル出力６
３を回路３０３のＡＮＤ回路１９３に出力したままとな
る。これによつて従来記憶できる記憶回路を探すのに所
定の走査回数を必要としたが、これを１走査期間内に短
縮することができる。この構成て４音以上押した場合、
初めの３音までは前述したとおり記憶されるが、シリア
ルデータに４音目の押鍵信号が出力された時比較器１５
１〜１５３からの一致信号４は出力されないので、ＡＮ
Ｄ回路２２は高レベルを出力しクロックパルス発生回路
２６をオンとしてカウンタ２３を３倍以上のクロック速
度で動作させる。

その間デコーダ２４の高レベル出力が順次記憶回路１４
１〜１４３を走査するが、記憶回路１４１〜１４３には
既に記憶されている３つの押鍵検出回路１８１〜１８３
からは低レベルが出力されているので４音目は記憶され
ない。このようにして３音だけが優先選択される。実施
例では４音目のシリアルデータに対するデコーダ２４の
走査の後、クロックパルス発生回路２６がオフとなつて
キーデータ発生回路１２とカウンタ１３が作動して５音
目以上のシリアルデータを出すが、しかし４音目以上は
記憶されないので楽音波形形成回路２５から発音されな
い。

実施例中のカウンタ２３、デコーダ２４の代りにシフト
レジスタを用いてもよい。また記憶回路１４１〜１４３
は実施例ではデジタル回路を用いているが、カウンタ１
３との間にＤ／Ａ変換器を設けてアナログ回路のたとえ
ばサンプルホールド回路を用いることができる。以上説
明したように、本発明によれば、キーデータ発生回路か
らの押鍵信号によりその時のカウンタの値を記憶回路群
に読み込み、この記憶回路の入力と出力とを比較回路群
に入れて一致信号を出力し、この一致信号により押鍵検
出回路群て押鍵信号を検出しこれを制御信号として前記
記憶回路の内容を楽音波形形成回路に送り楽音に変換す
る複音電子楽器であり、前記キーデータ発生回路からの
押鍵信号を入力した場合前記記憶回路を順次走査するこ
とにより、前記押鍵検出回路から押鍵が検出されない記
憶回路に対しカウンタ、デコーダ等より成る指令回路に
より読み込みパルスを・発生するようにし、さらにこの
指令回路をカウンタの走査クロックより速いクロック速
度をもつクロックパルス発生回路で駆動するように構成
したものである。

これにより、複音とくに３音以上の音数を指定してこの
音数を優先発音する機能を有：するとともに、複数音た
とえば３音に対し記憶できる記憶回路を捜すのに最大２
走査期間を要するのに対し記憶回路を高速走査するクロ
ックパルス発生回路を設けることにより１走査期間内に
短縮することができる。冫図面の簡単な説明 図は本発明の実施例の構成を示す説明図てあり、図中、
１１はクロックパルス発生回路、１２はキーデータ発生
回路、１３，２３はカウンタ、１４１〜１４３は記憶回
路、１５１〜１５３は比較器、１６１〜１６３はＤ／Ａ
変換器、１７１〜１７３はゲート回路、１８１〜１８３
は押鍵検出回路、１９１〜１９３，２０１〜２０３，２
２はＡＮＤ回路、２１はＮＯＲ回路、２４はデコーダ、
２５は楽音波形形成回路、２６はクロックパルス発生回
路を示す。

Claims (1)

1. 【特許請求の範囲】 １ 複数の押鍵に各応じた複数の楽音を発生させる複音
   電子楽器において、第１のクロックパルス発生器の出力
   クロックパルスを時分割パルスに変換して各鍵を順次走
   査し、該走査の１走査毎に１走査同期パルスを出力する
   と共に、押鍵の時分割信号を押鍵信号として出力するキ
   ーデータ発生回路１２と、前記第１のクロックパルス発
   生器のクロックパルスを計数すると共に、前記１走査同
   期パルスによつてリセットされるカウンタ１３と、前記
   キーデータ発生器からの押鍵信号により、その時の前記
   第１のカウンタの値を読み込み記憶する所定個数の記憶
   回路１４と、該記憶回路に各対応して設けられ、該記憶
   回路の入力と出力とを比較して一致信号を出力する比較
   回路１５と、前記キーデータ発生回路からの押鍵信号と
   前記比較回路からの一致信号とにより制御信号を出力す
   る制御信号発生回路２０と、該制御信号発生回路からの
   制御信号により押鍵検出信号を出力すると共に、該制御
   信号発生回路からの制御信号がない場合に前記１走査同
   期パルスによつて制御されて押鍵検出信号を出力しない
   ように動作する押鍵検出回路１８と、該押鍵検出回路の
   押鍵検出信号により前記記憶回路の内容を楽音に変換す
   る楽音波形形成回路１６，１７，２５と、前記キーデー
   タ発生回路からの押鍵信号と前記比較回路の出力信号と
   前記押鍵検出回路からの押鍵検出信号とにより制御され
   て前記記憶回路へ前記カウンタの値を読み込ませる指令
   回路１９，２１，２２，２３，２４，２６と、を具え、 前記指令回路１９，２１，２２，２３，２４，２６は、
   前記第１のクロックパルス発生器の出力クロックパルス
   より少なくとも前記記憶回路の個数倍速いクロックパル
   スを出力する第２のクロックパルス発生器２６と、該第
   ２のクロックパルス発生器からの出力クロックパルスを
   入力とし、少なくとも前記記憶回路の個数分の時分割パ
   ルスを発生し、該時分割パルスで該記憶回路と順次走査
   する時分割パルス発生手段２３，２４と、前記キーデー
   タ発生回路からの押鍵信号の入力時に、前記比較回路か
   ら一致信号がない場合、前記時分割パルス発生手段また
   は前記第２のクロックパルス発生器を起動させる起動回
   路２１，２２と、前記キーデータ発生回路からの押鍵信
   号の入力時に、前記押鍵検出回路から押鍵検出信号が出
   力されていない場合、前記時分割発生手段からの時分割
   パルスにより前記記憶回路へ前記カウンタの値を読み込
   ませる読み込み信号を発生する読み込み信号発生手段１
   ９と、からなる、 ことを特徴とする複音電子楽器。