JPS599074B2 - 電子楽器の優先選択回路 - Google Patents

Description

【発明の詳細な説明】 本発明は鍵盤スイッチの１つの押鍵を検出した５ 時は
２音の楽音波形形成回路の１音だけ発音し、２つ以上の
押鍵を検出した時は最高音と最低音を優先して発音する
電子楽器の優先選択回路に関するものである。

従来、楽音波形の異なる２音を発生するシンセｏ サイ
ザ等の優先選択回路としてはたとえば第１図のアナログ
回路が用いられる。

すなわち、定電流回路１を設け、その定電流をｎ個の抵
抗Ｒｎ〜Ｒ１を接続した抵抗群２に流す。抵抗と抵抗の
間から鍵スイッチＫｎ−に１をそれぞれ引出し短絡す５
る鍵スイッチ群３が設けられる。その鍵スイッチ群３
に出力する電圧をＶｌ、定電流回路１の出力に表われる
電圧をＶ２とする。いま鍵スイッチＫｎ−、とＫｎ−３
を閉じたとすると、抵抗Ｒｎ−、とＲｎ９には電流が流
れず短絡されたことになる。０ この時電圧Ｖ４は健ス
イッチＫｎ−３の鍵を１つだけ押した時の所望の電圧を
示すことになる。

次に鍵スイッチＫｎ−０の鍵を１つだけ押した時の所望
の電圧は電圧Ｖ２と電圧Ｖ１を入力する演算増幅器４を
設け、鍵を押さない時のＶ２の値をＶｃとす５ れば、
Ｖｃ−Ｖ２＋Ｖｌの演算を行なつてその出力として求め
ることができる。このようにして鍵スイッチＫｎ−、お
よびＫｎ−３の鍵を押すと、それに対応した前述の。

−２＋１と１が出力される。

これらの電圧はサンプルホールド（Ｓ／４１）回路５，
６を介して楽音波形形成回路７に出力される。この場合
Ｋｎ−１，Ｋｎ−３の外にＫｎ−２を押しても出力は変
らない。すなわち３鍵以上押した場合も同じような動作
をして最高音と最低音のみが出力される。このようにし
て２音の楽音波形形成回路の最高音、最低音の優先回路
の働きが行なわれるが、この構成では定電流回路を設け
なければならないためその調整が複雑なこと、鍵スイツ
チの接触に伴なうチヤタリングが動作に影響を与えるこ
と、多数の高精度の直列抵抗が必要であること等の問題
点を含み、さらに３音以上の優先選択回路は作れない等
の欠点があつた。本発明は上述の欠点を除去するもので
、その目的は１鍵を押した時２音の楽音のうち１音を発
生し２鍵以上押した時は最高音と最低音の２音を発生す
る機能を有する簡単で高精度の電子楽器の優先選択回路
を提供することである。

前記目的を達成するため、本発明の電子楽器の優先選択
回路は鍵盤スイツチを順次、クロツクで走査し押鍵の時
分割信号を出力するキーデータ発生回路、前記走査クロ
ツクを計数するカウンタ、前記鍵盤スイツチの１走査時
間ごとに１個のパルスを発生し前記カウンタをりセツト
する１走査同期パルス発生回路、前記キーデータ発生回
路からの最初の押鍵信号によりその時の前記カウンタの
値を読み込む第１の記憶回路、前記キーデータ発生回路
からの押鍵信号により順次その時のカウンタの値を読み
込む第２の記憶回路、前記１走査同期パルス発生回路か
らのパルスにより前記第２の記憶回路の内容を読み込む
第３の記憶回路、前記第１と第３の記憶回路の内容を楽
音に変換する楽音波形形成回路、および鍵盤スイツチの
１つの押鍵を検出した時は前記第１または第３の何れか
の記憶回路の内容を前記楽音波形形成回路に入力し、鍵
盤スイツチの２つ以上の押鍵を検出した時は前記第１と
第３の記憶回路の内容を前記楽音波形形成回路に入力す
る制御手段を具えたことを特徴とするものである。

以下本発明を実施例につき詳述する。

第２図ａ−ｃは本発明に用いるタイミングダイヤグラム
を示す。

クロツク発生器からの６４クロツクを１走査時間として
低音から高音へと走査するものとする。６１鍵の鍵盤を
用いる場合、同図ａに示すように初めの３クロツクは使
用せず、残りの６１クロツクのパルスをそれぞれの鍵に
割り当てる。

また同図ｂに示すシリアルデータは鍵盤のどの鍵が押さ
れたかを時分割で示したものであり、同図Ｃに示す１走
査同期パルスはクロツクの最初のパルスと同期するパル
スであり、１走査同期パルス発牛回路により１走査時間
ごとに１個のパルスを発牛する。第３図は本発明に用い
るキーデータ発生回路の１例を示す。

同図において、６１個の鍵スイツチ群１１の各１端をそ
れぞれ対応する６１個のＡＮＤ回路群１３の各一方の入
力端子に接続し、各他方の入力端子にクロツク発生器に
接続された６４順次パルス発生回路１２からの順次パル
スを入力する。ＡＮＤ回路群１３の出力端子には第２図
ｂに示すような時分割されたシリアルデータが出力され
る。第４図は本発明の実施例の構成を示す説明図である
。

同図において、クロツク発生器２１に接続されたキーデ
ータ発生回路２０の出力のシリアルデータおよび１走査
同期パルス発生回路２２の出力パルスは第２図ａ−ｃの
関係で出力される。キーデータ発生回路２０のシリアル
データ２がＮＡＮＤ回路２３の一方の入力端子に入力さ
れ、他方の入力端子にはクロツク発生器２１からのクロ
ツク３が入力される。ＮＡＮＤ回路２３の出力は、Ｄ端
子に常に高レベルが入力されているＤ形フリツプフロツ
プ（ＤＦＦ）２４のクロツク（０端子に入力される。Ｄ
ＦＦ２４のＱ端子はＮＡＮＤ回路２３の出力が一方の端
子に入力されているＮＯＲ回路２５の他方の端子に接続
される。ＮＯＲ回路２５の出力４はラツチ回路２６のＣ
端子に入力され、そのパルスを読み込み信号としてその
時のカウンタ２９の値をＤ端子に入れラツチする。ＮＯ
Ｒ回路２５からの出力パルス４は、シリアルデータの最
初の１パルスと同期して出るため、ラッチ回路２６には
最低音がラツチされることになる。ラツチ回路２６のＱ
端子の出力はＤ／Ａ変換器２７でＤ／Ａ変換され、ゲー
ト回路２８に入力される。カウンタ２９はクロツク発生
器２１からのクロツクを入力し，．６４クロツクを数え
るカウンタであり、１走査同期パルス発生回路２２から
の１走査同期パルス１でりセツトされる。

ラツチ回路３０のＣ端子にはＮＡＮＤ回路２３の出力を
分岐しインバータを介したパルス５が入り、そのパルス
５を読込み信号として、その時Ｄ端子に入力したカウン
タ２９の値をラツチする。この場合Ｃ端子にはシリアル
データがあることに、クロツク信号３とのＮＡＮＤをと
りインバータを介したパルス５が入つてくるので、その
たびごとにカウンタ２９の値をラツチする。ラツチ回路
３１は１走査同期パルス発生回路２２からの１走査同期
パルス１を読込み信号として、ラツチ回路３０のＱ出力
よりラツチされている内容をＤ端子に入力してラツチす
る。

すなわち、ラツチ回路３０に最後に記憶された信号であ
る最高音がラツチされることになり、Ｄ／Ａ変換器３２
においてＤ／Ａ変換されゲート回路３３に入力される。
このゲート回路３３は前述のゲート回路２８とともに低
レベル制御信号でオンとなりＤ／Ａ変換した信号を通過
させ、高レベル制御信号でオフとなりＤ／Ａ変換した信
号を遮断する。ゲート回路２８を通過した最低音信号と
、ゲート回路３３を通過した最高音信号を楽音波形形成
回路３７に入力して楽音に変換する。ゲート回路２８は
、信号５をＣ端子に入れ１走査同期パルス１をりセツト
（｛端子に入れたシフトレジスタ３４のシフトＱ１端子
の出力７をＤ形フリツプフロツプ（ＤＦＦ）３５のＤ端
子に入れ、０端子からの出力［相］により制御される。

この場合には全く押鍵しない時と１音を押鍵した時は信
号を通過させず、２音以上押鍵した時信号を通過させる
。ゲート回路３３は、１走査同期パルス１をＣ端子に、
信号５をＲ端子に入れたシフトレジスタ３６のシフトＱ
，端子からの出力９により制御される。この場合には全
く押鍵しない時信号を通過させず、１音以上押鍵した時
信号を通過させる。第５図は第４図で用いるゲート回路
の１例を示す。

同図はゲート回路３３の場合につき例示したもので、ゲ
ート回路２８の場合も同様である。すなわちシフトレジ
スタ３６のＱ１出力を演算増幅器３３−１のｅ端子に入
れ、１端子を所定レベルに保持し、その出力をダイオー
ド３３−２を介して演算増幅器３３−３の１端子に入力
する。そして演算増幅器３３−３のｅ端子と出力をＤ／
Ａ変換器３２に接続し、その出力レベルを制御するバツ
フアとして動作させる。いまシフトレジスタ３６のＱ１
出力が低レベルで出力されると、演算増幅器３３−１か
らは高レベルが出力され、ダイオード３３−２をオフ状
態とする。その結果、演算増幅器３３−３の出力はＤ／
Ａ変換器の値を出力し楽音波形形成回路３７より所望の
楽音を発生する。これに対し、シフトレジスタ３６のＱ
１出力が高レベルで出力されると、演算増幅器３３−１
の出力として（−）レベルが出力され、ダイオード３３
−２をオン状態とする。

その結果、演算増幅器３３−３の出力は（−）レベルと
なり楽音波形形成回路３７からは音が発生されない。以
下第６図、第７図、第８図のタイムチヤートを用いて、
それぞれ全く押鍵しない場合、１音のみ押鍵した場合、
２音押鍵した場合の動作を説明する。第６図は全く押鍵
しない場合のタイムチヤートである。

同図において、波形番号１〜［相］は第４図に示した各
出力を示す。

１走査同期パルス１に対し鍵を押さないからシリアルデ
ータ２はなく、そのため信号４，５は低レベルであるた
めラツチ回路２６，３０には新しい情報はラツチされな
い。

またシフトレジスタ３４のＣ端子にはクロツクが入力さ
れないため、出力Ｑ。，Ｑｌは信号６，７に見られるよ
うに低レベルを維持する。このためＤＦＦ３５のＱ出力
は高レベルであり、その信号［相］がゲート回路２８を
オフとして信号を通さない。またシフトレジスタ３６の
Ｒ端子にはパルスが入らないため、１走査同期パルスの
１パルス目で、ＱＯ出力８が高レベルとなり、２パルス
目でＱ，出力９が高レベルとなり、この信号９によりゲ
ート回路３３をオフとして信号を通さない。従つて楽音
は出力されない。第７図は１音を押鍵した場合のタイム
チヤートである。

同図において、鍵を１つ押すため、１走査同期パルス１
の走査区間にシリアルデータ２が１パルス発生する。

これをクロツク３により同期をとりＮＯＲ回路２５の出
力４にパルスが出てラツチ回路２６に入り、その時のカ
ウンタ２９の値がラッチされる。その時シフトレジスタ
３４のＣ端子には１走査時間に１パルスの信号１が入力
されるから、ＱＯ出力６は高レベルとなるがＱ１出力７
は低レベルのまま維持される。そしてＤＦＦｌ５のＯ出
力から取出した信号［相］には高レベルが維持され続け
るため、ゲート回路２８をオフとしてＤ／Ａ変換した信
号を通さない。またラツチ回路３０のＣ端子にはシリア
ルデータ２に同期したパルス５が入力されラツチ回路２
６と同様にカウンタ２９の値がラツチされる。

そして１走査同期パルス１によりラツチ回路３１に同じ
値がラツチされる。この時シフトレジスタ３６のＣ端子
には１走査同期パルス１が入りＱ。出力８は高レベルに
なるが、そのＲ端子にはシリアルデータ２と同期したパ
ルス５が入力し、そのため、ＱＯ，Ｑｌ出力とも低レベ
ルとなり、Ｑ，の信号９はゲート回路３３をオンとしＤ
／Ａ変換された信号を通過させる。このようにしてゲー
ト回路３３よりＤ／Ａ変換された１音が楽音波形形成回
路３７に入力する。

この場合、回路的には１音以上であれば最高音が出力さ
れることになり、１音だけの場合にはこの楽音が選択出
力される。第８図は２音を押鍵した場合のタイムチヤー
トである。

同図において、鍵を２つ押すため、１走査同期パルス１
の走査時間にシリアルデータ２が２パルス発生する。

これらをクロツク３により同期をとりＮＯＲ回路２５の
出力４には最初のシリアルデータと同期したパルスを発
生し、ラツチ回路２６に入力されその時のカウンタ２９
の値をラツチする。２番目のシリアルデータの時はＤＦ
Ｆ２４がりセツトされないからＮＯＲ回路２５の出力４
にはパルスは発生せず、よつてラツチ回路２６のＣ端子
にはパルスは入力されず、１走査時間後に発生する次の
走査時間の最初のシリアルデータまで同じ内容が保持さ
れる。

信号５にはシリアルデータ２と同期したパルスが発生し
シフトレジスタ３４のＣ端子に入力され、シフトレジス
タ３４のＱ。

出力６には最初のシリアルデータで、Ｑ，出力７には２
番目のシリアルデータで高レベルとなる。そしてＤＦＦ
３５に高レベルが入力されると、それまで高レベルであ
つたＱ出力の信号［相］が低レベルとなり、１走査同期
パルス１によつてゲート回路２８をオンとし、Ｄ／Ａ変
換された最低音の値を楽音波形形成回路３７に入力する
。またラツチ何路３０のＣ端子にはシリアルデータ２と
同期したパルス５が入力され、２つのパルスごとにその
時のカウンタ２９の値がラツチされる。

ラツチ回路３０のＱ出力を入力するラツチ回路３１は１
走査同期パルス１がＣ端子に入つた時、その時ラツチし
てあるラツチ回路３０の値をラツチする。すなわち１走
査同期パルス１が入力される時はキーデータ発生回路２
０の６１鍵の走査が終つている時であるからラツチ回路
３０には最高音の値がラツチされていることになり、そ
れがラツチ回路３１にラツチされることになる。この場
合シフトレジスタ３６のＣ端子には１走査同期パルス１
が入力し、ＱＯ出力８は高レベルになるが、Ｒ端子には
シリアルデータ２と同期したパルス５が入るから、Ｑ１
出力９は低レベルを維持し続ける。よつてゲート回路３
３はオンとなりＤ／Ａ変換された最高音の値を楽音波形
形成回路３７に入力する。以上の実施例においては、低
音から高音へ順次クロツクパルスで走査しており、１音
押鍵した場合には高音優先回路側から出力するようにな
つているが、高音から低音に走査してもよい。

そのときは１音押鍵した場合低音優先回路側から出力す
る。第９図は本発明の他の実施例の構成を示す説明図で
ある。

この場合にはＤＦＦ３５のＱ出力［相］をゲート回路３
３に、シフトレジスタ３６のＱ１出力９をゲート回路２
８に入力することにより高音から低音に走査する場合、
１音押鍵した場合には高音優先回路側から出力する。第
１０図は本発明のさらに他の実施例の構成を示す説明図
である。

第４図ではカウンタ２９の値を一方の径路としてラツチ
回路２６からＤ／Ａ変換器２７に導き、他方の径路とし
てラツチ回路３０とラツチ回路３１とを介しＤ／Ａ変換
器３２に導き、それぞれゲート回路２８−とゲート回路
３３により最高音と最低音を出力するように制御される
。この場合Ｄ／Ａ変換器が２個用いられるのに対し、第
１０図ではカウンタ２９の出力を１個のＤ／Ａ変換器４
１によりアナログ信号に変換し、記憶回路として第４図
のラツチ回路２６，３０，３１の代りにサンプルホール
ド回路４２，４３，４４を設けたものである。その他の
制御回路は第４図のとおりである。サンブルホールド回
路はアナログ処理であるため、サンプルホールド時間が
かかりラツチ回路に比し精度と高速性は劣るが、回路構
成が簡単となり、とくにデータ量が少ない場合には有利
である。以上の実施例で、鍵スイツチ数は６１鍵として
説明したが、この鍵数は多くしても少なくしても適用し
うることは言うまでもない。

以上説明したように、本発明によれば、キーデータ発生
回路からの最初の押鍵信号によりその時のカウンタの値
を第１の記憶回路に読み込み、前記キーデータ発生回路
からの押鍵信号により順次その時のカウンタの値を第２
の記憶回路に読込み、１走査時間ごとに発生するパルス
により前記第２の記憶回路の内容を第３の記憶回路に読
み込んでおき、鍵盤スイツチの１つの押鍵を検出した時
は前記第１または第３の何れかの記憶回路の内容を楽音
波形形成回路に入力し、また鍵盤スィッチの２つ以上の
押鍵を検出した時は前記第１と第３の記憶回路の内容を
楽音波形形成回路に入力するように制御するものであり
、１鍵押した時は２つの楽音のうち１音を発生し、２鍵
以上を押した時最高音と最低音の２音を発生するように
したものである。

本発明の構成はデジタル回路または１部アナログ回路を
取入れたデジタル回路であり、前述の従来例における定
電流回路や高精度抵抗等を用いることなく、多量のキー
データの高精度、高速処理が可能となり、かつ集積回路
化にも適し、小形低価格化にも有利な電子楽器の優先選
択回路を実現することができる。

【図面の簡単な説明】

第１図は従来例の説明図、第２図は本発明に用いるタイ
ミングダイヤグラムの説明図、第３図は本発明に用いる
キーデータ発生回路の１例説明図、第４図は本発明の実
施例の構成を示す説明図、第５図は第４図の構成の１部
の詳細説明図、第６図〜第８図は本発明の動作を示すタ
イムチヤート、第９図および第１０図はそれぞれ本発明
の他の実施例の構成を示す説明図であり、図中、２０は
キーデータ発生回路、２１はクロック発生器、２２は１
走査同期パルス発生回路、２３はＮＡＮＤ回路、２４，
３５はＤ形フリツプフロツプ、２５はＮＯＲ回路、２６
，３０，３１はラツチ回路、２７，３２，４１はＤ／Ａ
変換器、２８，３３はゲート回路、２９はカウンタ、３
４，３６はシフトレジスタ、３７は楽音波形形成回路、
４２，４３，４４はサンプルホールド回路を示す。

Claims (1)

1. 【特許請求の範囲】 １ 鍵盤スイッチを順次、クロックで走査し押鍵の時分
   割信号を出力するキーデータ発生回路、前記走査クロッ
   クを計数するカウンタ、前記鍵盤スイッチの１走査時間
   ごとに１個のパルスを発生し前記カウンタをリセットす
   る１走査同期パルス発生回路、前記キーデータ発生回路
   からの最初の押鍵信号によりその時の前記カウンタの値
   を読み込む第１の記憶回路、前記キーデータ発生回路か
   らの押鍵信号により順次その時のカウンタの値を読み込
   む第２の記憶回路、前記１走査同期パルス発生回路から
   のパルスにより前記第２の記憶回路の内容を読み込む第
   ３の記憶回路、前記第１と第３の記憶回路の内容を楽音
   に変換する楽音波形形成回路、および鍵盤スイッチの１
   つの押鍵を検出した時は前記第１または第３の何れかの
   記憶回路の内容を前記楽音波形形成回路に入力し、鍵盤
   スイッチの２つ以上の押鍵を検出した時は前記第１と第
   ３の記憶回路の内容を前記楽音波形形成回路に入力する
   制御手段を具えたことを特徴とする電子楽器の優先選択
   回路。 ２ 前記制御手段が、クロック端子に前記キーデータ発
   生回路からの押鍵信号を入力しリセット端子に前記１走
   査同期パルス発生回路からのパルスを入力する第１のシ
   フトレジスタ、クロック端子に前記１走査同期パルス発
   生回路からのパルスを入力しリセット端子に前記キーデ
   ータ発生回路からの押鍵信号を入力する第２のシフトレ
   ジスタ、および第１のシフトレジスタの出力信号を前記
   １走査同期パルス発生回路からのパルスと同期して保持
   する第４の記憶回路より成り、前記第２のシフトレジス
   タおよび前記第４の記憶回路の出力により前記第１また
   は第３の記憶回路の前記楽音波形形成回路への入力を制
   御することを特徴とする特許請求の範囲第１項記載の電
   子楽器の優先選択回路。