JPS599076B2 - 電子楽器の優先選択回路 - Google Patents

Description

【発明の詳細な説明】 本発明は鍵盤スイッチの押鍵信号を検出し楽音波形形成
回路に送り高音優先または低音優先で発音させる電子楽
器の優先選択回路に関するものである。

従来、楽音波形の異なる２音を発生するシンセサイザ等
の優先選択回路としてはたとえば第１図のアナログ回路
が用いられる。

すなわち、定電流回路１を設け、その定電流をｎ個の抵
抗Ｒｎ−Ｒ１を接続した抵抗群２に流す。抵抗と抵抗の
間から鍵スイッチＫｎ−に１をそれぞれ引出し短絡する
鍵スイッチ群３が設けられる。そのスイッチ群３に出力
する電圧をＶ１とする。

いま鍵スイッチＫｎとＫｎ−２を閉じたとすると、抵抗
Ｒｎ−１、Ｒｎ−？は電流が流れず短絡されたことにな
る。結局鍵スイッチ群３に出力する電圧Ｖ１は鍵スイッ
チＫｎ−２を１つだけ閉じた電圧である、この場合鍵ス
イッチＫｎ−、を閉じても電圧Ｖ１には変りない。つま
り電圧Ｖ１は最低の電圧を出力する鍵スイッチの電圧と
なるから、この電圧をサンプルホールド（Ｓ／Ｈ）回路
４を介して楽音波形形成回路５に送る。同様に３鍵以上
押した場合も同じような動作により鍵スイッチの電圧を
最高音または最低音に対応させれば楽音波形形成回路の
高音または低音の優先回路として用いることができる。
この構成では定電流回路を設けなければならないためそ
の調整が複雑なこと、鍵スイッチの接触に伴なうチヤタ
リングが動作に影響を与えること、多数の高精度の直列
抵抗が必要であること等の欠点があつた。

本発明は上述の欠点を除去するもので、その目的は鍵盤
スイッチの押鍵により高音優先または低音優先で発音す
る機能を有する簡単で高精度の電子楽器の優先選択回路
を提供することである。

前記目的を達成するため、本発明の電子楽器の優先選択
回路は鍵盤スイッチを順次、クロックで走査し押鍵の時
分割信号を出力するキーデータ発生回路、前記走査クロ
ツクを計数するカウンタ、前記鍵盤スイツチの１走査時
間ごとに１個のパルスを発生し前記カウンタをりセツト
する１走査同期パルス発生回路、前記キーデータ発生回
路からの押鍵信号によりその時の前記カウンタの値を読
み込む第１の記憶回路、前記１走査同期パルス発生回路
からのパルスによりその時の第１の記憶回路の内容を読
み込む第２の記憶回路、該第２の記憶回路の内容を楽音
に変換する楽音波形形成回路、および１つ以上の押鍵を
検出した時前記第２の記憶回路の内容を前記楽音波形形
成回路に入力する制御手段を具えたことを特徴とするも
のである。以下本発明を実施例につき詳述する。第２図
ａ−ｃは本発明に用いるクロツクを示す。

クロツク発生器からの６４クロツクを１走査時間として
低音から高音へと走査するものとする。６１鍵の鍵盤を
用いる場合、同図ａに示すように初めの３クロツクは使
用せず、残りの６１クロツクのパルスをそれぞれの鍵に
割り当てる。

また同図ｂに示すシリアルデータは鍵盤のどの鍵が押さ
れたかを時分割で示したものであり、同図Ｃに示す１走
査同期パルスはクロツクの最初のパルスと同期するパル
スであり、１走査同期パルス発生回路により１走査時間
ごとに１個のパルスを発生する。第３図は本発明に用い
るキーデータ発生回路の１例を示す。

同図において、６１個の鍵スイツチ群１１の各１端をそ
れぞれ対応する６１個のＡＮＤ回路群１３の各一方の入
力端子に接続し、各他方の入力端子にクロツク発生器に
接続された６４順次パルス発生回路１２からの順次パル
スを入力する。ＡＮＤ回路群１３の出力端子には第２図
ｂに示すような時分割されたシリアルデータが出力され
る。第４図は本発明の実施例の構成を示す説明図である
。

同図において、クロツク発生器２１に接続されたキーデ
ータ発生回路２０の出力のシリアルデータおよび１走査
同期パルス発生回路２２の出力パルスは第２図ａ−ｃの
関係で出力される。キーデータ発生回路２０のシリアル
データ２がＡＮＤ回路２３の一方の入力端子に入力され
、他方の入力端子にはクロツク発生器２１からのクロツ
ク３が入力される。ＡＮＤ回路２３の出力４はラツチ回
路２４のクロツク（Ｃ）端子に入力され、そのパルスを
読み込み信号としてその時のカウンタ２８の値をＤ端子
に入れラツチする。シリアルデータパルス２が次々に入
るとラツチするカウンタ２８の信号も次々と変化する。
ラツチ回路２５は１走査同期パルス発生回路２２からの
１走査同期パルス１を読み込み信号として、ラツチ回路
２４のＱ出力よりラツチされている内容をＤ端子に入力
してラツチする。すなわちラツチ回路２５に最後に記憶
された信号である最高音がラツチされることになる。ラ
ツチ回路２５のＱ端子の出力はＤ／Ａ変換器２６でＤ／
Ａ変換され、ゲート回路２７に入力される。カウンタ２
８はクロツク発生器２１からのクロツクを入力し、６４
クロツクを数えるカウンタであり、１走査同期パルス発
生回路２２からの１走査同期パルス１でりセツトされる
。

ゲート回路２７は制御信号の低レベルでオン、高レベル
でオフとなり、Ｄ／Ａ変換した信号を通過させまたは遮
断する。

このゲート回路２７はシフトレジスタ２９のクロツク（
Ｃ）端子に１走査同期パルス１を入れ、りセツト（Ｒ）
端子にシリアルデータ２に同期したパルス４を入れ、そ
のＱ１出力６により制御が行なわれる。Ｑ１出力６は鍵
を押さない時高レベルを出力しゲート回路２７をオフと
し信号を遮断し、鍵を１つ以上押すと低レベルを出力し
てゲート回路２７をオンとして信号を通過させる。第５
図は第４図で用いるゲート回路の１例を示す。

すなわち、シフトレジスタ２９のＱ，出力を演算増幅器
２７−１のθ端子に入力し、１端子を所定レベルに保持
し、その出力をダイオード２７−２を介して演算増幅器
２７−３の１端子に入力する。そして演算増幅器２７−
３のｅ端子と出力をＤ／Ａ変換器２６に接続し、その出
力レベルを制御するバツフアとして動作させる。いまシ
フトレジスタ２９のＱ１出力が低レベルで出力されると
、演算増幅器２７−１からは高レベルが出力され、ダイ
オード２７−２をオフ状態とする。その結果、演算増幅
器２７−３の出力は高レベルとなりＤ／Ａ変換器の値を
出力し楽音波形形成回路３０より所望の楽音を発生する
。これに対し、シフトレジスタ２９のＱ１出力が高レベ
ルで出力されると、演算増幅器２７−１の出力として（
−）レベルが出力され、ダイオード２７−２をオン状態
とする。その結果、演算増幅器２７−３の出力は（一）
レベルとなり楽音波形形成回路３０からは音が発生され
ない。以下第６図、第７図のタイムチヤートを用いて、
それぞれ全く押鍵しない場合、１音のみ押鍵した場合の
動作を説明する。

第６図は全く押鍵しない場合のタイムチヤートである。

同図において、波形番号１〜６は第４図に示した各出力
を示す。

１走査同期パルス１に対し鍵を押さないからシリアルデ
ータ２はなく、そのため信号４は低レベルであるから、
ラツチ回路２４には新しい情報はラツチされない。

またシフトレジスタ２９のＲ端子にはパルスが入らない
ため、Ｃ端子に入力される１走査同期パルス１の１パル
ス目でシフト出力（ＱＯ）（１）が高レベルとなり、２
パルス目でシフト出力（Ｑ１）０が高レベルとなり、こ
の信号６によりゲート回路２７をオフとして信号を遮断
する。

従つて楽音波形形成回路３０から楽音は出ない。第７図
は１音のみ押鍵した場合のタイムチヤートを示す。

同図において、鍵を１つ押すため１走査同期パルス１の
走査区間にシリアルデータ２が１パルス発生する。これ
をクロツクにより同期をとりＡＮＤ回路２３の出力４に
パルスが出てラツチ回路２４に入り、その時のカウンタ
２８の値がラツチされる。そして前述のようにラッチ回
路２５は１走査同期パルス１によりラツチ回路２４に記
憶された同じ値がラツチされる。ラツチ回路２５の内容
はＤ／Ａ変換されゲート回路２７に入力される。シフト
レジスタ２９のＣ端子には１走査同期パルス１が入りＱ
。出力５は高レベルになるが、シリアルデータ２に同期
したパルス４がＲ端子に入るから再びＱ。出力５は低レ
ベルとなる。そのためシフトは行なわれずＱ１出力６は
低レベルを維持し続ける。従つて低レベル信号６により
ゲート回路２７をオンとしてＤ／Ａ変換した信号を通過
させる。鍵を２つ以上押した場合も、シフトレジスタ２
９の動作は同じであり、ゲート回路２７はオンとなり信
号を通す。

この場合前述のように、ラツチ回路２５には１走査同期
パルス１により最高音がラツチされるからＤ／Ａ変換器
２６を介し楽音波形形成回路３０に入力し最高音の楽音
が出力される。上述の構成によれば、全く鍵を押さない
時は音が出ず、１鍵以上押すことにより最高音の楽音を
出力する機能を有することになる。

すなわち、本実施例ではキーデータ発生回路２０を低音
から高音に走査した場合で高音優先回路が得られたが、
高音から低音に走査すると低音優先回路が得られる。第
８図は本発明の他の実施例の構成を示す説明図である。

第４図ではカウンタ２８の値をラツチ回路２５からＤ／
Ａ変換器２６を経てゲート回路２７に導いているが、第
８図ではカウンタ２８の値をＤ／Ａ変換器４１によりア
ナログ信号に変換し記憶回路として第４図のラツチ回路
２４，２５の代りにサンプルホールド回路４２，４３を
用いてゲート回路２８に導いたものである。その他の制
御回路は第４図のとおりである。サンプルホールド回路
はアナログ処理であるため、サンプルホールド時間がか
かりラツチ回路に比し精度と高速性は劣るが、回路構成
が簡単となり、とくにデータ量が少ない場合有利である
。実施例では、鍵スイツチ数は６１鍵として説明したが
、この鍵数は多くしても少なくしても適用しうることは
言うまでもない。

以上説明したように、本発明によれば、キーデータ発生
回路からの押鍵信号により順次その時のカウンタの値を
第１の記憶回路に読込み、１走査時間ごとに発生するパ
ルスにより前記第１の記憶回路の内容を第２の記憶回路
に読み込んでおき、該第２の記憶回路の内容を楽音波形
形成回路に入力するように制御することにより、鍵盤ス
イツチの１つ以上の押鍵により高音優先または低音優先
で発音しうる優先選択回路が得られる。

本発明の構成はデジタル回路または１部アナログ回路を
取入れたデジタル回路であり、前述の従来例における定
電流回路や高精度抵抗等を用いることなく、多量のキー
データの高精度、高速処理が可能となり、かつ集積回路
化にも適し、小形低価格化にも有利な電子楽器の優先選
択回路を実現することができる。

【図面の簡単な説明】

第１図は従来例の説明図、第２図は本発明に用いるタイ
ミングダイヤグラムの説明図、第３図は本発明に用いる
キーデータ発生回路の１例の説明図、第４図は本発明の
実施例の構成を示す説明図、第５図は第４図の構成の１
部の詳細説明図、第６図、第７図は本発明の動作を示す
タイムチヤート、第８図は本発明の他の実施例の構成を
示す説明図であり、図中、２０はキーデータ発生回路、
２１はクロツク発生器、２２は１走査同期パルス発生回
路、２３はＮＡＮＤ回路、２４，２５はラツチ回路、２
６，４１はＤ／Ａ変換器、２７はゲート回路、２８はカ
ウンタ、２９はシフトレジスタ、３０は楽音波形形成回
路、４２，４３はサンプルホールド回路を示す。

Claims (1)

1. 【特許請求の範囲】 １ 鍵盤スイッチを順次、クロックで走査し押鍵の時分
   割信号を出力するキーデータ発生回路、前記走査クロッ
   クを計数するカウンタ、前記鍵盤スイッチの１走査時間
   ごとに１個のパルスを発生し前記カウンタをリセットす
   る１走査同期パルス発生回路、前記キーデータ発生回路
   からの押鍵信号によりその時の前記カウンタの値を読み
   込む第１の記憶回路、前記１走査同期パルス発生回路か
   らのパルスによりその時の第１の記憶回路の内容を読み
   込む第２の記憶回路、該第２の記憶回路の内容を楽音に
   変換する楽音波形形成回路、および１つ以上の押鍵を検
   出した時前記第２の記憶回路の内容を前記楽音波形形成
   回路に入力する制御手段を具えたことを特徴とする電子
   楽器の優先選択回路。 ２ 前記制御手段が、クロック端子に前記１走査同期パ
   ルス発生回路からのパルスを入力しリセット端子に前記
   キーデータ発生回路からの押鍵信号を入力するシフトレ
   ジスタより成り、該シフトレジスタの出力により前記楽
   音波形形成回路への入力を制御することを特徴とする特
   許請求の範囲第１項記載の電子楽器の優先選択回路。