JPS599073B2 - 電子楽器の優先選択回路 - Google Patents

Description

【発明の詳細な説明】 本発明は鍵盤スイッチの押鍵信号を検出し楽音波形形成
回路に送り高音優先または低音優先で発音させる電子楽
器の優先選択回路に関するものである。

従来、楽音波形の異なる２音を発生するシンセサイザ等
の優先選択回路としてはたとえば第１図のアナログ回路
が用いられる。

すなわち、定電流回路１を設け、その定電流をｎ個の抵
抗Ｒｎ−Ｒ、を接続した抵抗群２に流す。抵抗と抵抗の
間から鍵スイッチＫｎ−に１をそれぞれ引出し短絡する
鍵スイッチ群３が設けられる。そのスイッチ群３に出力
する電圧をＶ１とする。

いま鍵スイッチＫｎとＫｎ−、を閉じたとすると、抵抗
Ｒｎ−１、Ｒｎ−２には電流が流れず短絡されたことに
なる。結局鍵スイッチ群３に出力する電圧Ｖ、は鍵スイ
ッチＫｎ−２を１つだけ閉じた電圧である。この場合鍵
スイッチＫｎ−１を閉じても電圧Ｖｌには変りない。つ
まり電圧Ｖ１は最低の電圧を出力する鍵スイッチの電圧
となるから、この電圧をサンプルホールド（Ｓ／Ｈ）回
路４を介して楽音波形形成回路５に送る。同様に３鍵以
上押した場合も同じような動作により鍵スイッチの電圧
を最高音または最低音に対応させれば楽音波形形成回路
の高音または低音の優先回路として用いることができる
。この構成では定電流回路を設けなければならないため
その調整が複雑なこと、鍵スイッチの接触に伴なうチヤ
タリングが動作に影響を与えること、多数の高精度の直
列抵抗が必要であること等の欠点があつた。

本発明は上述の欠点、を除去するもので、その目的は鍵
盤スイッチの押鍵により高音優先または低音優先で発音
する機能を有する簡単で高精度の電子楽器の優先選択回
路を提供することである。

前記目的を達成するため、本発明の電子楽器の優先選択
回路は鍵盤スイツチを順次クロツクで走査し押鍵の時分
割信号を出力するキーデータ発生回路、該キーデータ発
生回路からの押鍵信号を計数する第１のカウンタ、前記
走査クロツクを計数する第２のカウンタ、前記鍵盤スイ
ツチの１走査時間ごとに１個のパルスを発生し前記両カ
ウンタをりセツトする１走査同期パルス発生回路、該１
走査同期パルス発生回路からのパルスにより前記第１の
カウンタの値を記憶する第１の記憶回路、前記第１のカ
ウンタの計数値が前記第１の記憶回路の内容と一致した
時前記第２のカウンタの値を記憶する第２の記憶回路、
該第２の記憶回路の内容を楽音に変換する楽音波形形成
回路、および１つ以上の押鍵を検出した時前記第２の記
憶回路の内容を前記楽音波形形成回路に入力する制御手
段を具えたことを特徴とするものである。以下本発明を
実施例につき詳述する。

第２図ａ−ｃは本発明に用いるタイミングダイヤグラム
を示す。

クロツク発生器からの６４クロックを１走査時間として
低音から高音へと走査するものとする。６１鍵の鍵盤を
用いる場合、同図ａに示すように初めの３クロツクは使
用せず、残りの６１クロツクのパルスをそれぞれの鍵に
割り当てる。

また同図ｂに示すシリアルデータは鍵盤のどの鍵が押さ
れたかを時分割で示したものであり、同図ｃに示す１走
査同期パルスはクロツクの最初のパルスと同期するパル
スであり、１走査同期パルス発生回路により１走査時間
ごとに１個のパルスを発生する。第３図は本発明に用い
るキーデータ発生回路の１例を示す。

同図において、６１個の鍵スイツチ群１１の各１端をそ
れぞれ対応する６１個のＡＮＤ回路群１３の各一方の入
力端子に接続し、各他方の入力端子にクロツク発生器に
接続された６４順次パルス発生回路１２からの順次パル
スを入力する。

ＡＮＤ回路群１３の出力端子には第２図ｂに示すような
時分割されたシリアルデータが出力される。第４図は本
発明の実施例の構成を示す説明図である。同図において
、クロツク発生器２１に接続されたキーデータ発生回路
２０の出力のシリアルデータおよび１走査同期パルス発
生回路２２の出力パルスは第２図ａ−ｃの関係で出力さ
れる。

キーデータ発生回路２０のシリアルデータ２がＡＮＤ回
路２３の一方の入力端子に入力され、他方の入力端子に
はクロツク発生器２１からのクロツク３が入力される。
ＡＮＤ回路２３の出力パルス４はカウンタ２４に入力し
て計数される。まず最初の１走査によつて鍵盤スイツチ
を押している数と等しい値がカウンタ２４に計数される
。その１走査の後に発生する１走査同期パルス発生回路
２２からの１走査同期パルス１をラツチ回路２６のクロ
ツク（０端子に入れ、カウンタ２４の内容をラツチする
とともにカウンタ２４をりセツトする。

次の１走査によつてＡＮＤ回路２３から出力されるパル
ス４がカウンタ２４で計数される。そしてカウンタ２４
の計数値Ａとラツチ回路２６にラツチされている内容Ｂ
とを比較器２５により比較し等しい時（Ａ＝Ｂ）、一致
信号パルス５を・出力する。一方カウンタ２７はクロツ
ク発生器２１のクロツクを計数するもので、１走査同期
パルス発生器２２からの１走査同期パルス１によつてり
セツトされる。

このカウンタ２７の計数値をラツチ回路２８に入力し、
前述の比較器２５からの一致信号パルス５を読み込み信
号として前述のとおりカウンタ２４の値Ａとラツチ回路
２６の内容Ｂの一致した時のカウンタ２７の値をラツチ
する。ラツチ回路２８のラツチされた信号はＤ／Ａ変換
器２９でＤ／Ａ変換されゲート回路３０に入力される。
よつてキー・データ発生回路２０は第２図で説明したよ
うに低音から高音へ走査した１走査期間の最後のシリア
ルデータつまり最高音が出力されることとなる。次の走
査においても同じ動作を繰り返す。同様に、途中で押鍵
数を変えた場合、初めの１走査でカウンタ２４によりシ
リアルデータの数をカウントし、１走査同期パルスによ
りラツチ回路２６にラツチされ、次の走査で比較器２５
で比較されて、最高音にあたるカウンタ２７の信号がラ
ツチ回路２８にラツチされる。

すなわち１走査動作が遅れるが、きわめて短時間である
ので問題はない。またゲート回路３０は制御信号の低レ
ベルでオン、高レベルでオフとなり、Ｄ／Ａ変換した信
号を通過させまたは遮断する。

このゲート回路３０はシフトレジスタ３１のクロツク（
０端子に１走査同期パルス１を入れ、りセツト（８）端
子に前述のカウンタ２４の値とラツチ回路２６の内容と
の一致信号５を入れ、そのＱ１出力７により制御が行な
われる。Ｑ１出力のは鍵を押さない時高レベルを出力し
てゲート回路３０をオフとし信号を遮断し、鍵を１つ以
上押すと低レベルを出力してゲート回路３０をオンとし
てＤ／Ａ変換した信号を楽音波形形成回路３２に入力し
最高音を発音する。すなわち、シフトレジスタ３１は鍵
を押していない時はＲ端子にパルスが入らないため、１
走査同期パルスの１パルス目でＱ。出力５が高レベルと
なり、２パルス目でＱ１出力７が高レベルとなり、ゲー
ト回路３０に入力されオフとする。鍵を１つ以上押すと
Ｃ端子に入力される１走査同期パルスによつてＱ。出力
６が高レベルになつても、Ｒ端子に入るパルスによつて
低レベルとなるから、ＱＯ出力６は高レベル、低レベル
を繰り返えすが、Ｑ１出力７は低レベルを維持し続ける
。この低レベル信号７がゲート回路３０をオンとしてＤ
／Ａ変換した信号を通過させるものである。第５図は第
４図のゲート回路の１例を示す。

同図において、ゲート制御用のシフトレジスタ３１のＱ
１出力７を演算増幅器３０−１のｅ端子に入力し、１端
子を所定レベルに保持し、その出力をダイオード３０−
２を介して演算増幅器３０３の１端子に入力する。そし
て演算増幅器３０−３のＯ端子と出力をＤ／Ａ変換器２
９に接続し、その出力レベルを制御するバツフアとして
動作させる。いまシフトレジスタ３１のＱ１出力が低レ
ベルで出力されると、演算増幅器３０−１からは高レベ
ルが出力され、ダイオード３０−２をオフ状態とする。

その結果、演算増幅器３０−３の出力は高レベルとなり
Ｄ／Ａ変換器の値を出力し楽音波形形成回路３２より所
望の楽音を発生する。これに対し、シフトレジスタ３１
のＱ１出力が高レベルで出力されると、演算増幅３０−
１の出力として（ト）レベルが出力され、ダイオード３
０−２をオン状態とする。その結果、演算増幅器３０−
３の出力は（ハ）レベルとなり楽音波形形成回路３２か
らは音が発生されない。上述の構成によれば、全く鍵を
押さない時は音が出ず、１鍵以上押すことにより最高音
の楽音を出力する機能を有することになる。

すなわち、本実施例ではキーデータ発生回路２０を低音
から高音に走査した場合で高音優先回路が得られたが、
高音から低音に走査すると低音優先回路が得られる。ま
た、本実施例のラツチ回路２６にカウント「１」の信号
をラツチし続けてやると、シリアルデータの最初の信号
、すなわち最低音の時比較器２５からパルスが出て最低
音のカウンタ２７の信号をラツチ回路２８にラツチする
ことにより低音優先回路が得られる。

さらに、シリアルデータの何番目かの音を優先的に出し
たい場合、たとえば２番目の音を優先的に発音したい場
合にはラツチ回路２６にカウント「２」の信号をラツチ
し続けてやるとシリアルデータの２番目の信号の時に比
較器２５からパルスが出てその時のカウンタ２７の信号
をラツチ回路２８にラツチする。

従つて任意の音を優先選択することが可能となる。第６
図は本発明の他の実施例の構成を示す説明図である。

第４図ではカウンタ２７の値をラツチ回路２８からＤ／
Ａ変換器２９を経てゲート回路３０に導いているが、第
６図ではカウンタ２７の値をＤ／Ａ変換器４１によりア
ナログ信号に変換し記憶回路として第４図のラツチ回路
２８の代りにサンプルホールド回路４２を介してゲート
回路３０に導いたものである。その他の制御回路は第４
図のとおりである。サンプルホールド回路はアナログ処
理であるため、サンプルホールド時間がかかりラツチ回
路に比し精度と高速性が劣るが回路構成が簡単となり、
とくにデータ量が少ない場合には有利である。実施例で
は鍵スイツチ数は６１鍵として説明したが、この鍵数は
多くしても少なくしても適用しうることは言うまでもな
い。

またカウンタ２６の代りにシフトレジスタを用いても計
数回路の役目を果すことができる。以上説明したように
、本発明によれば、キーデータ発生回路からのクロツク
走査の押鍵信号を第１のカウンタに計数し、１走査同期
パルス発生回路からのパルスにより該第１のカウンタの
値を第１の記憶回路に記憶させ、次の走査で前記第１の
カウンタの値と前記第１の記憶回路の内容が一致した時
のクロツク走査の第２のカウンタの値を第２の記憶回路
に読み込んでおき、該第２の記憶回路の内容を楽音に変
換するように制御することにより、鍵盤スイツチの１つ
以上の押鍵により高音優先または低音優先で発音しうる
優先選択回路が得られる。

本発明の構成はデジタル回路または１部アナログ回路を
取入れたデジタル回路であり、前述の従来例における定
電流回路や高精度抵抗等を用いることなく、多量のキー
データの高精度、高速処理が可能となり、かつ集積回路
化にも適し、小形低価格化にも有利な電子楽器の優先選
択回路を実現することができる。

【図面の簡単な説明】

第１図は従来例の説明図、第２図は本発明に用いるタイ
ミングダイヤグラムの説明図、第３図は本発明に用いる
キーデータ発生回路の１例の説明図、第４図は本発明の
実施例の構成を示す説明図、第５図は第４図の構成の１
部の詳細説明図、第６図は本発明の他の実施例の構成を
示す説明図であり、図中、２０はキーデータ発生回路、
２１はクロツク発生器、２２は１走査同期パルス発生回
路、２３はＮＡＮＤ回路、２４，２７はカウンタ、２５
は比較器、２６，２８はラツチ回路、２９，４１はＤ／
Ａ変換器、３０はゲート回路、３１はシフトレジスタ、
３２は楽音波形形成回路、４２はサンプルホールド回路
を示す。

Claims (1)

1. 【特許請求の範囲】 １ 鍵盤スイッチを順次、クロックで走査し押盤の時分
   割信号を出力するキーデータ発生回路、該キーデータ発
   生回路からの押鍵信号を計数する第１のカウンタ、前記
   走査クロックを計数する第２のカウンタ、前記鍵盤スイ
   ッチの１走査時間ごとに１個のパルスを発生し前記両カ
   ウンタをリセットする１走査同期パルス発生回路、該１
   走査同期パルス発生回路からのパルスにより前記第１の
   カウンタの値を記憶する第１の記憶回路、前記第１のカ
   ウンタの計数値が前記第１の記憶回路の内容と一致した
   時前記第２のカウンタの値を記憶する第２の記憶回路、
   該第２の記憶回路の内容を楽音に変換する楽音波形形成
   回路、および１つ以上の押鍵を検出した時前記第２の記
   憶回路の内容を前記楽音波形形成回路に入力する制御手
   段を具えたことを特徴とする電子楽器の優先選択回路。 ２ 前記制御手段が、クロック端子に前記１走査同期パ
   ルス発生回路からのパルスを入力しリセット端子に前記
   第１のカウンタの計数値と前記第１の記憶回路の内容と
   の一致信号を入力するシフトレジスタより成り、該シフ
   トレジスタの出力により前記楽音波形形成回路への入力
   を制御することを特徴とする特許請求の範囲第１項記載
   の電子楽器の優先選択回路。