JPH0786597A - Ｓｏｉ構造ｍｏｓトランジスタの製造方法 - Google Patents
Ｓｏｉ構造ｍｏｓトランジスタの製造方法Info
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- JPH0786597A JPH0786597A JP24979393A JP24979393A JPH0786597A JP H0786597 A JPH0786597 A JP H0786597A JP 24979393 A JP24979393 A JP 24979393A JP 24979393 A JP24979393 A JP 24979393A JP H0786597 A JPH0786597 A JP H0786597A
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Abstract
(57)【要約】
【目的】 微細加工精度の限界に依存しないチャネル長
を有するＭＯＳトランジスタを提供する。 【構成】 Ｐ型不純物を含有するポリシリコン膜３をパ
ターニングしてソース／ドレイン４を形成した後、その
対向面に絶縁体からなるサイドウォールスペーサー５を
形成し、その上に、Ｎ型不純物を含有するポリシリコン
膜を形成した後、これをパターニングしてチャネル領域
６を形成する。更に、ゲート絶縁膜７を形成し、その上
にゲート電極８を形成する。このＭＯＳトランジスタの
チャネル長には、チャネル領域６の側面部の長さｈと上
面部の長さｗとが寄与する。
を有するＭＯＳトランジスタを提供する。 【構成】 Ｐ型不純物を含有するポリシリコン膜３をパ
ターニングしてソース／ドレイン４を形成した後、その
対向面に絶縁体からなるサイドウォールスペーサー５を
形成し、その上に、Ｎ型不純物を含有するポリシリコン
膜を形成した後、これをパターニングしてチャネル領域
６を形成する。更に、ゲート絶縁膜７を形成し、その上
にゲート電極８を形成する。このＭＯＳトランジスタの
チャネル長には、チャネル領域６の側面部の長さｈと上
面部の長さｗとが寄与する。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ(Silicon On In
sulator 又は Semiconductor On Insulator)基板に形成
されたＭＯＳトランジスタ（本発明において、「ＳＯＩ
構造ＭＯＳトランジスタ」と称する。）の製造方法に関
するものである。
sulator 又は Semiconductor On Insulator)基板に形成
されたＭＯＳトランジスタ（本発明において、「ＳＯＩ
構造ＭＯＳトランジスタ」と称する。）の製造方法に関
するものである。
【０００２】
【従来の技術】図２に従来のＳＯＩ構造を有するＭＯＳ
トランジスタの製造方法を示す。
トランジスタの製造方法を示す。
【０００３】その製造方法を説明すると、まず、図２
（ａ）に示すように、半導体シリコン基板２１の上にシ
リコンの熱酸化又はＣＶＤによるシリコン酸化膜の堆積
によって例えば数百ｎｍの厚さの絶縁膜２２を形成す
る。
（ａ）に示すように、半導体シリコン基板２１の上にシ
リコンの熱酸化又はＣＶＤによるシリコン酸化膜の堆積
によって例えば数百ｎｍの厚さの絶縁膜２２を形成す
る。
【０００４】次に、この絶縁膜２２の上に、ＣＶＤポリ
シリコンやアモルファスシリコンなどの半導体材料によ
って、半導体シリコン層２３を形成する。
シリコンやアモルファスシリコンなどの半導体材料によ
って、半導体シリコン層２３を形成する。
【０００５】次に、図２（ｂ）に示すように、半導体シ
リコン層２３を熱酸化してゲート絶縁膜２４を形成す
る。そして、ゲート絶縁膜２４を通して半導体シリコン
層２３に例えばＮ型の不純物をイオン注入する。
リコン層２３を熱酸化してゲート絶縁膜２４を形成す
る。そして、ゲート絶縁膜２４を通して半導体シリコン
層２３に例えばＮ型の不純物をイオン注入する。
【０００６】次に、図２（ｃ）に示すように、ゲート絶
縁膜２４上にタングステンポリサイドや高濃度に燐をド
ープしたポリシリコンなどを堆積し、パターニングを行
うことによって、ゲート長がｗのゲート電極２５を形成
する。
縁膜２４上にタングステンポリサイドや高濃度に燐をド
ープしたポリシリコンなどを堆積し、パターニングを行
うことによって、ゲート長がｗのゲート電極２５を形成
する。
【０００７】次に、図２（ｄ）に示すように、ゲート電
極２５をマスクとして、ゲート絶縁膜２４を通して半導
体シリコン層２３に例えばＰ型の不純物をイオン注入す
ることによって、ソース／ドレイン領域２６を形成す
る。
極２５をマスクとして、ゲート絶縁膜２４を通して半導
体シリコン層２３に例えばＰ型の不純物をイオン注入す
ることによって、ソース／ドレイン領域２６を形成す
る。
【０００８】以上に説明したのと類似の技術は、例え
ば、"A POLYSILICON TRANSISTOR TECHNOLOGY FOR LARGE
CAPACITY SRAMs" (IEDM 90, pp.469-472)に記載されて
いる。
ば、"A POLYSILICON TRANSISTOR TECHNOLOGY FOR LARGE
CAPACITY SRAMs" (IEDM 90, pp.469-472)に記載されて
いる。
【０００９】
【発明が解決しようとする課題】上述した従来のＳＯＩ
構造ＭＯＳトランジスタにおいては、図示の如く、ソー
ス／ドレイン領域とチャネル領域とは同一半導体シリコ
ン層の中にあり、ソースとドレインとの間のチャネル長
はゲート長で決定されていた。そのため、微細化された
ＭＯＳデバイスにおいてゲート長が短くなった場合、短
チャネル効果が発生するという問題があった。
構造ＭＯＳトランジスタにおいては、図示の如く、ソー
ス／ドレイン領域とチャネル領域とは同一半導体シリコ
ン層の中にあり、ソースとドレインとの間のチャネル長
はゲート長で決定されていた。そのため、微細化された
ＭＯＳデバイスにおいてゲート長が短くなった場合、短
チャネル効果が発生するという問題があった。
【００１０】そこで、本発明の目的は、ＭＯＳデバイス
の微細化によって発生する短チャネル効果を回避し、チ
ャネル長が微細加工精度に依存しない安定な電気的特性
を有するＳＯＩ構造ＭＯＳトランジスタの製造方法を提
供することにある。
の微細化によって発生する短チャネル効果を回避し、チ
ャネル長が微細加工精度に依存しない安定な電気的特性
を有するＳＯＩ構造ＭＯＳトランジスタの製造方法を提
供することにある。
【００１１】
【課題を解決するための手段】上述した課題を解決する
ために、本発明によるＳＯＩ構造ＭＯＳトランジスタの
製造方法は、絶縁基板上に第１導電型の半導体層を形成
する工程と、前記第１導電型の半導体層をパターニング
して、所定の間隙で以て互いに対向する一対の第１導電
型の半導体層を形成する工程と、前記一対の第１導電型
の半導体層の前記間隙内の側壁に絶縁体からなるサイド
ウォールスペーサーを形成する工程と、前記一対の第１
導電型の半導体層の上面から前記間隙を跨いだ領域に第
２導電型の半導体層を形成する工程と、前記一対の第１
導電型の半導体層及び前記第２導電型の半導体層の上に
誘電体薄膜を形成する工程と、前記第２導電型の半導体
層に対向する領域の前記誘電体薄膜の上にゲート電極を
形成する工程とを有する。
ために、本発明によるＳＯＩ構造ＭＯＳトランジスタの
製造方法は、絶縁基板上に第１導電型の半導体層を形成
する工程と、前記第１導電型の半導体層をパターニング
して、所定の間隙で以て互いに対向する一対の第１導電
型の半導体層を形成する工程と、前記一対の第１導電型
の半導体層の前記間隙内の側壁に絶縁体からなるサイド
ウォールスペーサーを形成する工程と、前記一対の第１
導電型の半導体層の上面から前記間隙を跨いだ領域に第
２導電型の半導体層を形成する工程と、前記一対の第１
導電型の半導体層及び前記第２導電型の半導体層の上に
誘電体薄膜を形成する工程と、前記第２導電型の半導体
層に対向する領域の前記誘電体薄膜の上にゲート電極を
形成する工程とを有する。
【００１２】本発明の好ましい態様においては、前記第
１導電型の半導体層及び前記第２導電型の半導体層を夫
々多結晶シリコン又は非晶質シリコンから形成する。
１導電型の半導体層及び前記第２導電型の半導体層を夫
々多結晶シリコン又は非晶質シリコンから形成する。
【００１３】本発明の別の好ましい態様においては、前
記第１導電型の半導体層をチタンポリサイド又はタング
ステンポリサイドで形成する。
記第１導電型の半導体層をチタンポリサイド又はタング
ステンポリサイドで形成する。
【００１４】本発明の更に好ましい態様においては、前
記ゲート電極を多結晶シリコン又はタングステンポリサ
イドで形成する。
記ゲート電極を多結晶シリコン又はタングステンポリサ
イドで形成する。
【００１５】本発明の更に好ましい態様においては、前
記誘電体薄膜を、酸化シリコン、窒化シリコン又はそれ
らの複合膜で形成する。
記誘電体薄膜を、酸化シリコン、窒化シリコン又はそれ
らの複合膜で形成する。
【００１６】本発明の更に好ましい態様においては、前
記誘電体薄膜を、前記第１導電型の半導体層及び前記第
２導電型の半導体層の熱酸化又は熱窒化で形成する。
記誘電体薄膜を、前記第１導電型の半導体層及び前記第
２導電型の半導体層の熱酸化又は熱窒化で形成する。
【００１７】
【作用】本発明の方法により製造されたＳＯＩ構造ＭＯ
Ｓトランジスタでは、所定の間隙を以て互いに対向する
一対の第１導電型の半導体層により構成されるソース／
ドレイン領域の上に形成された第２導電型の半導体層が
チャネル領域となるので、そのチャネル領域の側面部と
上面部とが共にＭＯＳトランジスタのチャネル長に寄与
する。
Ｓトランジスタでは、所定の間隙を以て互いに対向する
一対の第１導電型の半導体層により構成されるソース／
ドレイン領域の上に形成された第２導電型の半導体層が
チャネル領域となるので、そのチャネル領域の側面部と
上面部とが共にＭＯＳトランジスタのチャネル長に寄与
する。
【００１８】従って、従来のＳＯＩ構造ＭＯＳトランジ
スタのチャネル長がチャネル領域の上面部の長さ（ゲー
ト長）のみで決まっていたために、微細加工精度によっ
てチャネル長にばらつきが発生し、ＭＯＳトランジスタ
の電気的特性に変動が生じていたのに対し、本発明によ
り製造されたＳＯＩ構造ＭＯＳトランジスタではチャネ
ル領域の側面部もチャネル長として利用されるので、本
発明により、微細加工精度に因らない安定な電気的特性
を有するＳＯＩ構造ＭＯＳトランジスタを提供すること
ができる。
スタのチャネル長がチャネル領域の上面部の長さ（ゲー
ト長）のみで決まっていたために、微細加工精度によっ
てチャネル長にばらつきが発生し、ＭＯＳトランジスタ
の電気的特性に変動が生じていたのに対し、本発明によ
り製造されたＳＯＩ構造ＭＯＳトランジスタではチャネ
ル領域の側面部もチャネル長として利用されるので、本
発明により、微細加工精度に因らない安定な電気的特性
を有するＳＯＩ構造ＭＯＳトランジスタを提供すること
ができる。
【００１９】
【実施例】以下、本発明の一実施例を図１を参照しなが
ら説明する。
ら説明する。
【００２０】まず、図１（ａ）に示すように、半導体シ
リコン基板１の上にシリコンの熱酸化やＣＶＤによるシ
リコン酸化膜の堆積などにより絶縁膜２を形成する。こ
の絶縁膜２は、例えば、数百ｎｍの厚さで形成する。
リコン基板１の上にシリコンの熱酸化やＣＶＤによるシ
リコン酸化膜の堆積などにより絶縁膜２を形成する。こ
の絶縁膜２は、例えば、数百ｎｍの厚さで形成する。
【００２１】次に、絶縁膜２の上に、ＣＶＤ法やスパッ
タ法などによって、チタンポリサイド、タングステンポ
リサイド、ポリシリコン等を１００〜２００ｎｍの厚み
に堆積し、第１の半導体シリコン層３を形成する。
タ法などによって、チタンポリサイド、タングステンポ
リサイド、ポリシリコン等を１００〜２００ｎｍの厚み
に堆積し、第１の半導体シリコン層３を形成する。
【００２２】この第１の半導体シリコン層３はＭＯＳト
ランジスタのソース／ドレイン領域となるので、イオン
注入や拡散法などによって、例えばＰ型の不純物を高濃
度に導入しておく。また、第１の半導体シリコン層３に
例えばタングステンポリサイドを使用した場合、後に形
成するチャネル領域と半導体−半導体接合を得るため
に、タングステンポリサイドの上層がポリシリコン、下
層がタングステンシリサイドとなるように形成する。
ランジスタのソース／ドレイン領域となるので、イオン
注入や拡散法などによって、例えばＰ型の不純物を高濃
度に導入しておく。また、第１の半導体シリコン層３に
例えばタングステンポリサイドを使用した場合、後に形
成するチャネル領域と半導体−半導体接合を得るため
に、タングステンポリサイドの上層がポリシリコン、下
層がタングステンシリサイドとなるように形成する。
【００２３】次に、図１（ｂ）に示すように、第１の半
導体シリコン層３をフォトリソグラフィ及びエッチング
技術によりパターニングして分離し、所定の間隙を以て
互いに対向する一対のソース／ドレイン領域４を形成す
る。
導体シリコン層３をフォトリソグラフィ及びエッチング
技術によりパターニングして分離し、所定の間隙を以て
互いに対向する一対のソース／ドレイン領域４を形成す
る。
【００２４】次に、ソース／ドレイン領域４の側面部
に、酸化シリコンや窒化シリコンなどの絶縁体によって
サイドウォールスペーサー５を形成する。
に、酸化シリコンや窒化シリコンなどの絶縁体によって
サイドウォールスペーサー５を形成する。
【００２５】次に、図１（ｃ）に示すように、ＣＶＤポ
リシリコンやアモルファスシリコンなどの半導体材料に
よって、半導体シリコン基板１上に第２の半導体シリコ
ン層を形成し、イオン注入や拡散法などによって、例え
ばＮ型の不純物を低濃度に導入する。
リシリコンやアモルファスシリコンなどの半導体材料に
よって、半導体シリコン基板１上に第２の半導体シリコ
ン層を形成し、イオン注入や拡散法などによって、例え
ばＮ型の不純物を低濃度に導入する。
【００２６】次に、この第２の半導体シリコン層をフォ
トリソグラフィ及びエッチング技術によりパターニング
して、チャネル領域６を形成する。
トリソグラフィ及びエッチング技術によりパターニング
して、チャネル領域６を形成する。
【００２７】ここで、第２の半導体シリコン層の厚みｈ
は、チャネル領域６の側面部分の長さであり、チャネル
長の一部となる。従って、第２の半導体シリコン層の厚
みｈが厚いほどチャネル長は長くなり、微細加工精度に
因らない安定な電気的特性を有するトランジスタを提供
できる。但し、本実施例においては、第２の半導体シリ
コン層の厚みｈは、加工性との兼ね合いを考慮して、数
百ｎｍに設定する。
は、チャネル領域６の側面部分の長さであり、チャネル
長の一部となる。従って、第２の半導体シリコン層の厚
みｈが厚いほどチャネル長は長くなり、微細加工精度に
因らない安定な電気的特性を有するトランジスタを提供
できる。但し、本実施例においては、第２の半導体シリ
コン層の厚みｈは、加工性との兼ね合いを考慮して、数
百ｎｍに設定する。
【００２８】また、チャネル領域６の両端の底面部がソ
ース／ドレイン領域４の夫々の上面部と電気的に接続す
るように、チャネル領域６をソース／ドレイン領域４に
夫々オーバーラップさせて形成する。
ース／ドレイン領域４の夫々の上面部と電気的に接続す
るように、チャネル領域６をソース／ドレイン領域４に
夫々オーバーラップさせて形成する。
【００２９】次に、図１（ｄ）に示すように、ソース／
ドレイン領域４及びチャネル領域６を構成する半導体シ
リコン層の熱酸化又はソース／ドレイン領域４及びチャ
ネル領域６上へのＣＶＤによるシリコン酸化膜の堆積に
よって、ゲート絶縁膜７を形成する。なお、ゲート絶縁
膜は、各半導体シリコン層の熱窒化やＣＶＤによるシリ
コン窒化膜の堆積によって形成しても良い。また、ゲー
ト絶縁膜は、ＯＮＯ膜で形成しても良い。
ドレイン領域４及びチャネル領域６を構成する半導体シ
リコン層の熱酸化又はソース／ドレイン領域４及びチャ
ネル領域６上へのＣＶＤによるシリコン酸化膜の堆積に
よって、ゲート絶縁膜７を形成する。なお、ゲート絶縁
膜は、各半導体シリコン層の熱窒化やＣＶＤによるシリ
コン窒化膜の堆積によって形成しても良い。また、ゲー
ト絶縁膜は、ＯＮＯ膜で形成しても良い。
【００３０】次に、図１（ｅ）に示すように、全体にタ
ングステンポリサイドや高濃度に燐をドープしたポリシ
リコンなどを堆積し、チャネル領域６の上面部と側面部
とを覆うようにパターニングすることによって、ゲート
電極８を形成する。
ングステンポリサイドや高濃度に燐をドープしたポリシ
リコンなどを堆積し、チャネル領域６の上面部と側面部
とを覆うようにパターニングすることによって、ゲート
電極８を形成する。
【００３１】以上のようにして形成した本実施例のＳＯ
Ｉ構造ＭＯＳトランジスタでは、図１（ｅ）に示すよう
に、互いに対向するソース／ドレイン領域４の対向面は
絶縁体からなるサイドウォールスペーサー５で塞がれて
おり、ソース／ドレイン領域４とチャネル領域６とはソ
ース／ドレイン領域４の上面でのみ接触している。そし
て、このＭＯＳトランジスタのチャネルは、ゲート電極
８に対向したチャネル領域６の表面近傍部分に沿って形
成されるので、チャネル領域６の水平長さのみならずそ
の垂直長さもチャネル長に寄与する。従って、チャネル
領域６の平面幅に比較してチャネル長を大きく取ること
ができ、微細なＭＯＳデバイスに対しても充分なチャネ
ル長を確保することができる。
Ｉ構造ＭＯＳトランジスタでは、図１（ｅ）に示すよう
に、互いに対向するソース／ドレイン領域４の対向面は
絶縁体からなるサイドウォールスペーサー５で塞がれて
おり、ソース／ドレイン領域４とチャネル領域６とはソ
ース／ドレイン領域４の上面でのみ接触している。そし
て、このＭＯＳトランジスタのチャネルは、ゲート電極
８に対向したチャネル領域６の表面近傍部分に沿って形
成されるので、チャネル領域６の水平長さのみならずそ
の垂直長さもチャネル長に寄与する。従って、チャネル
領域６の平面幅に比較してチャネル長を大きく取ること
ができ、微細なＭＯＳデバイスに対しても充分なチャネ
ル長を確保することができる。
【００３２】なお、本実施例で用いた半導体シリコン基
板１は機械的強度を保つための台座であり、半導体シリ
コン基板１の代わりに絶縁体基板を使用したときは、絶
縁膜２の形成は必要ない。また、本実施例において、半
導体シリコン基板１をスターティングマテリアルとした
例を説明したが、絶縁体基板をスターティングマテリア
ルとした場合でも以下の説明での製造方法は適用可能で
ある。
板１は機械的強度を保つための台座であり、半導体シリ
コン基板１の代わりに絶縁体基板を使用したときは、絶
縁膜２の形成は必要ない。また、本実施例において、半
導体シリコン基板１をスターティングマテリアルとした
例を説明したが、絶縁体基板をスターティングマテリア
ルとした場合でも以下の説明での製造方法は適用可能で
ある。
【００３３】
【発明の効果】本発明のＳＯＩ構造ＭＯＳトランジスタ
の製造方法によれば、ＭＯＳデバイスの微細化によって
発生する短チャネル効果を回避でき、フォトリソグラフ
ィー工程等における微細加工精度に依存しない安定な電
気的特性を有するＳＯＩ構造ＭＯＳトランジスタを実現
できる。
の製造方法によれば、ＭＯＳデバイスの微細化によって
発生する短チャネル効果を回避でき、フォトリソグラフ
ィー工程等における微細加工精度に依存しない安定な電
気的特性を有するＳＯＩ構造ＭＯＳトランジスタを実現
できる。
【００３４】また、ＭＯＳトランジスタのチャネル長
は、チャネル領域の膜厚でも制御できるため、微細加工
精度以上に精密に制御することができる。
は、チャネル領域の膜厚でも制御できるため、微細加工
精度以上に精密に制御することができる。
【図１】本発明の一実施例によるＭＯＳトランジスタの
製造方法を工程順に示す縦断面図である。
製造方法を工程順に示す縦断面図である。
【図２】従来のＭＯＳトランジスタの製造方法を工程順
に示す縦断面図である。
に示す縦断面図である。
１ 半導体シリコン基板 ２ 絶縁膜 ３ 第１の半導体シリコン層 ４ ソース／ドレイン領域 ５ サイドウォールスペーサー ６ チャネル領域 ７ ゲート絶縁膜 ８ ゲート電極
Claims (6)
- 【請求項１】 絶縁基板上に第１導電型の半導体層を形
成する工程と、 前記第１導電型の半導体層をパターニングして、所定の
間隙で以て互いに対向する一対の第１導電型の半導体層
を形成する工程と、 前記一対の第１導電型の半導体層の前記間隙内の側壁に
絶縁体からなるサイドウォールスペーサーを形成する工
程と、 前記一対の第１導電型の半導体層の上面から前記間隙を
跨いだ領域に第２導電型の半導体層を形成する工程と、 前記一対の第１導電型の半導体層及び前記第２導電型の
半導体層の上に誘電体薄膜を形成する工程と、 前記第２導電型の半導体層に対向する領域の前記誘電体
薄膜の上にゲート電極を形成する工程とを有することを
特徴とするＳＯＩ構造ＭＯＳトランジスタの製造方法。 - 【請求項２】 前記第１導電型の半導体層及び前記第２
導電型の半導体層を夫々多結晶シリコン又は非晶質シリ
コンから形成することを特徴とする請求項１に記載のＳ
ＯＩ構造ＭＯＳトランジスタの製造方法。 - 【請求項３】 前記第１導電型の半導体層をチタンポリ
サイド又はタングステンポリサイドで形成することを特
徴とする請求項１に記載のＳＯＩ構造ＭＯＳトランジス
タの製造方法。 - 【請求項４】 前記ゲート電極を多結晶シリコン又はタ
ングステンポリサイドで形成することを特徴とする請求
項１〜３のいずれか１項に記載のＳＯＩ構造ＭＯＳトラ
ンジスタの製造方法。 - 【請求項５】 前記誘電体薄膜を、酸化シリコン、窒化
シリコン又はそれらの複合膜で形成することを特徴とす
る請求項１〜４のいずれか１項に記載のＳＯＩ構造ＭＯ
Ｓトランジスタの製造方法。 - 【請求項６】 前記誘電体薄膜を、前記第１導電型の半
導体層及び前記第２導電型の半導体層の熱酸化又は熱窒
化で形成することを特徴とする請求項５に記載のＳＯＩ
構造ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24979393A JP3295188B2 (ja) | 1993-09-10 | 1993-09-10 | Ｓｏｉ構造ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24979393A JP3295188B2 (ja) | 1993-09-10 | 1993-09-10 | Ｓｏｉ構造ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786597A true JPH0786597A (ja) | 1995-03-31 |
| JP3295188B2 JP3295188B2 (ja) | 2002-06-24 |
Family
ID=17198306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24979393A Expired - Lifetime JP3295188B2 (ja) | 1993-09-10 | 1993-09-10 | Ｓｏｉ構造ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3295188B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011155250A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法 |
| JP2012134477A (ja) * | 2010-11-30 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
| JP2014209596A (ja) * | 2013-03-26 | 2014-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JP2015159319A (ja) * | 2010-02-05 | 2015-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9174263B2 (en) | 2012-05-23 | 2015-11-03 | Temper Ip, Llc | Tool and shell using induction heating |
| US9656317B1 (en) | 2014-02-03 | 2017-05-23 | Temper Ip, Llc | Stamp, mold, quench of aluminum and magnesium sheet |
-
1993
- 1993-09-10 JP JP24979393A patent/JP3295188B2/ja not_active Expired - Lifetime
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