JPH0785663A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0785663A JPH0785663A JP5229352A JP22935293A JPH0785663A JP H0785663 A JPH0785663 A JP H0785663A JP 5229352 A JP5229352 A JP 5229352A JP 22935293 A JP22935293 A JP 22935293A JP H0785663 A JPH0785663 A JP H0785663A
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- JP
- Japan
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- signal
- level
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Abstract
(57)【要約】
【目的】半導体記憶装置の出力イネーブル信号の、ハザ
ードの発生とアクセス遅れを防止する。 【構成】内部クロック信号によってラッチするデータ出
力マスク信号ラッチ回路１１の出力を内部クロック信号
のディレイにより発生するラッチ信号φ４によりラッチ
する回路１２の出力の否定と、内部クロックに同期して
読み出し命令にて発生する制御信号との論理積を第２の
制御信号とし、第２の制御信号をセット入力、内部クロ
ックをリセット入力とするＲ−Ｓフリップフロップの出
力を出力イネーブル信号とすることで、出力イネーブル
信号のハザードを防止し、また出力データマスク信号の
遅れによる出力イネーブル信号の遅れを防止してアクセ
スを高速化する。
ードの発生とアクセス遅れを防止する。 【構成】内部クロック信号によってラッチするデータ出
力マスク信号ラッチ回路１１の出力を内部クロック信号
のディレイにより発生するラッチ信号φ４によりラッチ
する回路１２の出力の否定と、内部クロックに同期して
読み出し命令にて発生する制御信号との論理積を第２の
制御信号とし、第２の制御信号をセット入力、内部クロ
ックをリセット入力とするＲ−Ｓフリップフロップの出
力を出力イネーブル信号とすることで、出力イネーブル
信号のハザードを防止し、また出力データマスク信号の
遅れによる出力イネーブル信号の遅れを防止してアクセ
スを高速化する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に外部入力されるクロック信号に同期して動作し、出
力データのマスク制御が可能な半導体記憶装置に関す
る。
特に外部入力されるクロック信号に同期して動作し、出
力データのマスク制御が可能な半導体記憶装置に関す
る。
【０００２】
【従来の技術】一般的に、半導体記憶装置における出力
データの制御は、出力イネーブル信号の制御により行っ
ている。図３は従来例の出力イネーブル信号を発生する
回路の構成図で、図４はその動作を示すタイミングチャ
ートである。φ２１は内部クロック信号、φ２２はプリ
出力イネーブル信号、φ２３は外部入力される出力デー
タマスク信号、φ２４は内部出力データマスク信号、φ
２５は出力イネーブル信号、３１，３２はデータマスク
信号をラッチする回路、３３は出力イネーブル信号であ
る。
データの制御は、出力イネーブル信号の制御により行っ
ている。図３は従来例の出力イネーブル信号を発生する
回路の構成図で、図４はその動作を示すタイミングチャ
ートである。φ２１は内部クロック信号、φ２２はプリ
出力イネーブル信号、φ２３は外部入力される出力デー
タマスク信号、φ２４は内部出力データマスク信号、φ
２５は出力イネーブル信号、３１，３２はデータマスク
信号をラッチする回路、３３は出力イネーブル信号であ
る。
【０００３】内部クロック信号φ２１は外部クロック信
号ＣＬＫに同期して発生し、またプリ出力イネーブル信
号φ２２は内部クロック信号φ２１に同期して発生し、
それぞれ図４に示すタイミングで動作する。
号ＣＬＫに同期して発生し、またプリ出力イネーブル信
号φ２２は内部クロック信号φ２１に同期して発生し、
それぞれ図４に示すタイミングで動作する。
【０００４】以下図４のタイミングチャートを用いて図
３の回路の動作を説明する。
３の回路の動作を説明する。
【０００５】クロックサイクルＣ１０１のφ２１の立ち
上がりエッジで外部入力される出力データマスク信号φ
２３をラッチ回路３１でラッチする。クロックサイクル
Ｃ１０２のφ２１の立ち上がりエッジ時、内部出力デー
タマスク信号φ２４が“Ｌ”レベルであり、クロックサ
イクルＣ１０１でラッチしたデータ出力マスク信号が
“Ｌ”レベルの場合、出力イネーブル信号φ２５は
“Ｈ”レベルであるが、φ２１が“Ｌ”レベルから
“Ｈ”レベルになることによりφ２５は“Ｌ”レベルに
なり、次にプリ出力イネーブル信号φ２２が“Ｌ”レベ
ルから“Ｈ”レベルになると、φ２４は“Ｌ”レベルの
ままなので、φ２５は“Ｈ”レベルになる。次にφ２１
が“Ｌ”レベルになっても、φ２５は“Ｈ”レベルのま
まであり、さらにφ２２が“Ｌ”レベルになってもφ２
５は“Ｈ”レベルのままで、次のクロックサイクルＣ１
０３でφ２１が“Ｌ”から“Ｈ”レベルになることによ
りφ２５は“Ｌ”レベルとなる。
上がりエッジで外部入力される出力データマスク信号φ
２３をラッチ回路３１でラッチする。クロックサイクル
Ｃ１０２のφ２１の立ち上がりエッジ時、内部出力デー
タマスク信号φ２４が“Ｌ”レベルであり、クロックサ
イクルＣ１０１でラッチしたデータ出力マスク信号が
“Ｌ”レベルの場合、出力イネーブル信号φ２５は
“Ｈ”レベルであるが、φ２１が“Ｌ”レベルから
“Ｈ”レベルになることによりφ２５は“Ｌ”レベルに
なり、次にプリ出力イネーブル信号φ２２が“Ｌ”レベ
ルから“Ｈ”レベルになると、φ２４は“Ｌ”レベルの
ままなので、φ２５は“Ｈ”レベルになる。次にφ２１
が“Ｌ”レベルになっても、φ２５は“Ｈ”レベルのま
まであり、さらにφ２２が“Ｌ”レベルになってもφ２
５は“Ｈ”レベルのままで、次のクロックサイクルＣ１
０３でφ２１が“Ｌ”から“Ｈ”レベルになることによ
りφ２５は“Ｌ”レベルとなる。
【０００６】クロックサイクルＣ１０２でラッチしたデ
ータ出力マスク信号が“Ｈ”レベルすなわち出力データ
マスクを行う場合、クロックサイクルＣ１０３でφ２１
が“Ｌ”から“Ｈ”レベルになることによりφ２５は
“Ｌ”レベルになり、次にφ２４が“Ｈ”レベルになる
ことによりφ２２が“Ｈ”レベルになってもφ２１が
“Ｌ”レベルになっても、さらに再びφ２２が“Ｌ”レ
ベルになってもφ２５は“Ｌ”レベルのままで、出力イ
ネーブル信号はディセーブル状態を保つ。
ータ出力マスク信号が“Ｈ”レベルすなわち出力データ
マスクを行う場合、クロックサイクルＣ１０３でφ２１
が“Ｌ”から“Ｈ”レベルになることによりφ２５は
“Ｌ”レベルになり、次にφ２４が“Ｈ”レベルになる
ことによりφ２２が“Ｈ”レベルになってもφ２１が
“Ｌ”レベルになっても、さらに再びφ２２が“Ｌ”レ
ベルになってもφ２５は“Ｌ”レベルのままで、出力イ
ネーブル信号はディセーブル状態を保つ。
【０００７】さらにクロックサイクルＣ１０３でラッチ
したデータ出力マスク信号が“Ｌ”レベルすなわち出力
データマスクを行わない場合、クロックサイクルＣ１０
４でφ２１が“Ｈ”レベルになってもφ２５は“Ｈ”レ
ベルのままで、次にφ２４が“Ｌ”レベルになり、φ２
２が“Ｈ”レベルになってφ２５が“Ｈ”レベル、すな
わち出力イネーブルとなる。
したデータ出力マスク信号が“Ｌ”レベルすなわち出力
データマスクを行わない場合、クロックサイクルＣ１０
４でφ２１が“Ｈ”レベルになってもφ２５は“Ｈ”レ
ベルのままで、次にφ２４が“Ｌ”レベルになり、φ２
２が“Ｈ”レベルになってφ２５が“Ｈ”レベル、すな
わち出力イネーブルとなる。
【０００８】
【発明が解決しようとする課題】上記で説明した半導体
記憶装置における出力イネーブル信号発生回路３３に入
力される信号の中で、一般的にはアクセスパスとなる内
部クロック信号φ２１の立ち上がりエッジから、プリ出
力イネーブル信号φ２２がイネーブルすなわち“Ｈ”レ
ベルになり、さらに出力イネーブル信号φ２５がイネー
ブルすなわち“Ｈ”レベルとなるまでの時間ができるだ
け短くなるように設計される。
記憶装置における出力イネーブル信号発生回路３３に入
力される信号の中で、一般的にはアクセスパスとなる内
部クロック信号φ２１の立ち上がりエッジから、プリ出
力イネーブル信号φ２２がイネーブルすなわち“Ｈ”レ
ベルになり、さらに出力イネーブル信号φ２５がイネー
ブルすなわち“Ｈ”レベルとなるまでの時間ができるだ
け短くなるように設計される。
【０００９】そのために、出力イネーブル信号発生回路
３３へ入力されるプリ出力イネーブル信号φ２２が内部
クロック信号φ２１の立ち上がりエッジにより“Ｌ”レ
ベルから“Ｈ”レベルへ変化する時刻の方が、出力デー
タマスク信号φ２４がφ２１の立ち上がりエッジにより
“Ｌ”から“Ｈ”あるいは“Ｈ”から“Ｌ”レベルに変
化する時刻より早くなる場合がある。
３３へ入力されるプリ出力イネーブル信号φ２２が内部
クロック信号φ２１の立ち上がりエッジにより“Ｌ”レ
ベルから“Ｈ”レベルへ変化する時刻の方が、出力デー
タマスク信号φ２４がφ２１の立ち上がりエッジにより
“Ｌ”から“Ｈ”あるいは“Ｈ”から“Ｌ”レベルに変
化する時刻より早くなる場合がある。
【００１０】出力イネーブル信号発生回路３３へ入力さ
れるプリ出力イネーブル信号φ２２が、出力データマス
ク信号φ２４により早い時刻に変化した場合、クロック
サイクルＣ１０３でφ２１が“Ｈ”レベルになり出力イ
ネーブル信号φ２５が“Ｌ”レベルになった後、次にφ
２２が“Ｈ”レベルになることによりφ２５が“Ｈ”レ
ベルになり、さらにφ２４が“Ｈ”レベルになって再び
φ２５が“Ｌ”レベルすなわち出力ディセーブル状態に
なることとなり、出力イネーブル信号φ２５にハザード
が発生することになる。
れるプリ出力イネーブル信号φ２２が、出力データマス
ク信号φ２４により早い時刻に変化した場合、クロック
サイクルＣ１０３でφ２１が“Ｈ”レベルになり出力イ
ネーブル信号φ２５が“Ｌ”レベルになった後、次にφ
２２が“Ｈ”レベルになることによりφ２５が“Ｈ”レ
ベルになり、さらにφ２４が“Ｈ”レベルになって再び
φ２５が“Ｌ”レベルすなわち出力ディセーブル状態に
なることとなり、出力イネーブル信号φ２５にハザード
が発生することになる。
【００１１】またＣ１０４サイクルで、プリ出力イネー
ブル信号φ２２が“Ｈ”レベルになっても、出力イネー
ブル信号φ２５は“Ｌ”レベルすなわち出力ディセーブ
ルのままであり、出力データマスク信号φ２４が“Ｌ”
レベルになってはじめて出力イネーブル信号φ２５が
“Ｈ”レベルすなわち出力イネーブルとなる。つまり本
来プリ出力イネーブル信号φ２２が“Ｌ”から“Ｈ”レ
ベルになり、出力イネーブル信号φ２５が“Ｈ”になり
パスでアクセスが決まるのに対し、出力マスク信号φ２
４が“Ｈ”レベルから“Ｌ”レベルになってはじめて出
力イネーブル信号が“Ｌ”から“Ｈ”レベルとなり出力
イネーブルになるということは、アクセスが遅れるとい
うことである。
ブル信号φ２２が“Ｈ”レベルになっても、出力イネー
ブル信号φ２５は“Ｌ”レベルすなわち出力ディセーブ
ルのままであり、出力データマスク信号φ２４が“Ｌ”
レベルになってはじめて出力イネーブル信号φ２５が
“Ｈ”レベルすなわち出力イネーブルとなる。つまり本
来プリ出力イネーブル信号φ２２が“Ｌ”から“Ｈ”レ
ベルになり、出力イネーブル信号φ２５が“Ｈ”になり
パスでアクセスが決まるのに対し、出力マスク信号φ２
４が“Ｈ”レベルから“Ｌ”レベルになってはじめて出
力イネーブル信号が“Ｌ”から“Ｈ”レベルとなり出力
イネーブルになるということは、アクセスが遅れるとい
うことである。
【００１２】上記に述べたように、従来の半導体記憶装
置における出力イネーブル信号発生回路と出力イネーブ
ル信号発生回路に入力する各制御信号の回路構成では、
出力イネーブル信号のハザードの発生防止が不可能であ
り、また、出力データマスクが解除された最初の出力デ
ータのアクセスが遅れるという欠点がある。
置における出力イネーブル信号発生回路と出力イネーブ
ル信号発生回路に入力する各制御信号の回路構成では、
出力イネーブル信号のハザードの発生防止が不可能であ
り、また、出力データマスクが解除された最初の出力デ
ータのアクセスが遅れるという欠点がある。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、外部入力される出力データマスク信号を第１の内部
クロック信号でラッチする回路と、第１の内部クロック
信号に同期して発生する第２の内部クロック信号により
出力データマスク信号をラッチする回路と、第１の内部
クロック信号に同期して発生するプリ出力イネーブル信
号と出力データマスク信号を入力して、第２のプリ出力
イネーブル信号を発生する回路と、第２のプリ出力イネ
ーブル信号を入力して出力イネーブル信号を発生する回
路を備えている。
は、外部入力される出力データマスク信号を第１の内部
クロック信号でラッチする回路と、第１の内部クロック
信号に同期して発生する第２の内部クロック信号により
出力データマスク信号をラッチする回路と、第１の内部
クロック信号に同期して発生するプリ出力イネーブル信
号と出力データマスク信号を入力して、第２のプリ出力
イネーブル信号を発生する回路と、第２のプリ出力イネ
ーブル信号を入力して出力イネーブル信号を発生する回
路を備えている。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の一実施例である、出力イネ
ーブル信号を発生する回路構成であり、図２はその動作
を示すタイミングチャートである。
ーブル信号を発生する回路構成であり、図２はその動作
を示すタイミングチャートである。
【００１６】φ１は第１の内部クロック信号、φ２は第
１のプリ出力イネーブル信号、φ３は外部入力される出
力データマスク信号、φ４は第２の内部クロック信号、
φ５は内部出力データマスク信号、φ６は出力イネーブ
ル信号、φ７は第２のプリ出力イネーブル信号接点、１
１はデータマスク信号を第１の内部クロック信号でラッ
チする回路、１２はデータマスク信号を第２の内部クロ
ック信号でラッチする回路、１３は出力イネーブル信号
発生回路である。
１のプリ出力イネーブル信号、φ３は外部入力される出
力データマスク信号、φ４は第２の内部クロック信号、
φ５は内部出力データマスク信号、φ６は出力イネーブ
ル信号、φ７は第２のプリ出力イネーブル信号接点、１
１はデータマスク信号を第１の内部クロック信号でラッ
チする回路、１２はデータマスク信号を第２の内部クロ
ック信号でラッチする回路、１３は出力イネーブル信号
発生回路である。
【００１７】内部クロック信号φ１，φ４は外部クロッ
ク信号ＣＬＫに同期して発生し、またプリ出力イネーブ
ル信号φ２は内部クロック信号φ１に同期して発生しそ
れぞれ図２に示すタイミングで動作する。
ク信号ＣＬＫに同期して発生し、またプリ出力イネーブ
ル信号φ２は内部クロック信号φ１に同期して発生しそ
れぞれ図２に示すタイミングで動作する。
【００１８】以下、図２のタイミングチャートを用いて
図１の回路の動作を説明する。
図１の回路の動作を説明する。
【００１９】クロックサイクルＣ１のφ１の立ち上がり
エッジで外部入力される出力データマスク信号φ３をラ
ッチ回路１１でラッチし、さらにφ４の立ち下がりエッ
ジによりラッチ回路１２でラッチするクロックサイクル
Ｃ２のφ１の立ち上がりエッジ時、内部出力データマス
ク信号φ５は“Ｌ”レベルであり、φ２は“Ｌ”レベ
ル、接点φ７は“Ｈ”レベルであるからφ１が“Ｌ”レ
ベルから“Ｈ”レベルになることにより出力イネーブル
信号φ６は“Ｌ”レベルになり、次にプリ出力イネーブ
ル信号φ２が“Ｌ”レベルから“Ｈ”レベルになるとφ
５は“Ｌ”レベルのままなので、接点φ７は“Ｌ”レベ
ルとなりφ６は“Ｈ”レベルとなる。次にφ１が“Ｌ”
レベルになってもφ６は“Ｈ”レベルのままであり、さ
らにφ２が“Ｌ”レベルになってもφ６は“Ｈ”レベル
のままで、次のクロックサイクルＣ３でφ１が“Ｌ”か
ら“Ｈ”レベルになることによりφ６は“Ｌ”レベルと
なる。
エッジで外部入力される出力データマスク信号φ３をラ
ッチ回路１１でラッチし、さらにφ４の立ち下がりエッ
ジによりラッチ回路１２でラッチするクロックサイクル
Ｃ２のφ１の立ち上がりエッジ時、内部出力データマス
ク信号φ５は“Ｌ”レベルであり、φ２は“Ｌ”レベ
ル、接点φ７は“Ｈ”レベルであるからφ１が“Ｌ”レ
ベルから“Ｈ”レベルになることにより出力イネーブル
信号φ６は“Ｌ”レベルになり、次にプリ出力イネーブ
ル信号φ２が“Ｌ”レベルから“Ｈ”レベルになるとφ
５は“Ｌ”レベルのままなので、接点φ７は“Ｌ”レベ
ルとなりφ６は“Ｈ”レベルとなる。次にφ１が“Ｌ”
レベルになってもφ６は“Ｈ”レベルのままであり、さ
らにφ２が“Ｌ”レベルになってもφ６は“Ｈ”レベル
のままで、次のクロックサイクルＣ３でφ１が“Ｌ”か
ら“Ｈ”レベルになることによりφ６は“Ｌ”レベルと
なる。
【００２０】クロックサイクルＣ２のφ１の立ち上がり
エッジでラッチ回路１１にラッチしたデータ出力マスク
信号が“Ｈ”レベル、すなわち出力データマスクを行う
場合、クロックサイクルＣ２のφ４の立ち下がりエッジ
でラッチ回路１２が出力データマスク信号をラッチしφ
５が“Ｈ”レベルとなる。さらにクロックサイクルＣ３
でφ１が“Ｌ”レベルから“Ｈ”レベルになることによ
りφ６は“Ｌ”レベルになり、次にφ２が“Ｈ”レベル
になってもφ１が“Ｌ”レベルになっても、さらに再び
φ２が“Ｌ”レベルになってもφ６は“Ｌ”レベルのま
まで出力イネーブル信号はディセーブル状態を保つ。
エッジでラッチ回路１１にラッチしたデータ出力マスク
信号が“Ｈ”レベル、すなわち出力データマスクを行う
場合、クロックサイクルＣ２のφ４の立ち下がりエッジ
でラッチ回路１２が出力データマスク信号をラッチしφ
５が“Ｈ”レベルとなる。さらにクロックサイクルＣ３
でφ１が“Ｌ”レベルから“Ｈ”レベルになることによ
りφ６は“Ｌ”レベルになり、次にφ２が“Ｈ”レベル
になってもφ１が“Ｌ”レベルになっても、さらに再び
φ２が“Ｌ”レベルになってもφ６は“Ｌ”レベルのま
まで出力イネーブル信号はディセーブル状態を保つ。
【００２１】さらにクロックサイクルＣ３のφ１の立ち
上がりエッジでラッチ回路１１にラッチしたデータ出力
マスク信号が“Ｌ”レベルすなわち出力データマスクを
行わない場合、クロックサイクルＣ３のφ４の立ち下が
りエッジによりφ５は“Ｌ”レベルとなるが、接点φ７
は“Ｈ”レベルのままであり、φ６は“Ｌ”レベルのま
まで、出力イネーブル新郷はディセーブル状態を保ち、
クロックサイクルＣ４でφ１が“Ｈ”レベルになっても
φ６は“Ｌ”レベルのままで、次にφ２が“Ｈ”レベル
になってφ６が“Ｈ”レベルすなわち出力イネーブルと
なる。
上がりエッジでラッチ回路１１にラッチしたデータ出力
マスク信号が“Ｌ”レベルすなわち出力データマスクを
行わない場合、クロックサイクルＣ３のφ４の立ち下が
りエッジによりφ５は“Ｌ”レベルとなるが、接点φ７
は“Ｈ”レベルのままであり、φ６は“Ｌ”レベルのま
まで、出力イネーブル新郷はディセーブル状態を保ち、
クロックサイクルＣ４でφ１が“Ｈ”レベルになっても
φ６は“Ｌ”レベルのままで、次にφ２が“Ｈ”レベル
になってφ６が“Ｈ”レベルすなわち出力イネーブルと
なる。
【００２２】
【発明の効果】以上説明したように本発明は、外部入力
されるマスク信号を、第１の内部クロック信号にてラッ
チする回路及び第２の内部クロック信号にてラッチする
回路を備え、さらに、ラッチしたマスク信号と内部プリ
出力イネーブル信号の論理により第２のプリ出力イネー
ブル信号を発生する回路を備え、第２のプリ出力イネー
ブル信号が入力される、出力イネーブル信号発生回路を
備えることにより、 出力イネーブル信号のハザードを防止する 出力データマスク信号パスの遅れによる出力イネーブ
ル信号発生の遅れを無くすことによるアクセスの高速化
という効果を有する。
されるマスク信号を、第１の内部クロック信号にてラッ
チする回路及び第２の内部クロック信号にてラッチする
回路を備え、さらに、ラッチしたマスク信号と内部プリ
出力イネーブル信号の論理により第２のプリ出力イネー
ブル信号を発生する回路を備え、第２のプリ出力イネー
ブル信号が入力される、出力イネーブル信号発生回路を
備えることにより、 出力イネーブル信号のハザードを防止する 出力データマスク信号パスの遅れによる出力イネーブ
ル信号発生の遅れを無くすことによるアクセスの高速化
という効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の出力イネーブル信号を制御
する回路の回路図。
する回路の回路図。
【図２】図１に示した実施例の各部における信号波形
図。
図。
【図３】従来例の出力イネーブル信号を制御する回路の
回路図。
回路図。
【図４】図３に示した従来例の各部における信号波形
図。
図。
ＣＬＫ 外部クロック信号 φ１，φ４，φ２１ 内部クロック信号 φ２，φ２２ 内部クロック信号に同期して発生する
プリ出力イネーブル信号 φ３，φ２３ 外部入力される出力データマスク信号 φ５，φ２４ 内部出力データマスク信号 φ６，φ２５ 出力イネーブル信号 φ７ 第２のプリ出力イネーブル信号 １１，１２，３１，３２ Ｄ−ラッチ回路 １３，１４ 出力イネーブル信号発生回路
プリ出力イネーブル信号 φ３，φ２３ 外部入力される出力データマスク信号 φ５，φ２４ 内部出力データマスク信号 φ６，φ２５ 出力イネーブル信号 φ７ 第２のプリ出力イネーブル信号 １１，１２，３１，３２ Ｄ−ラッチ回路 １３，１４ 出力イネーブル信号発生回路
Claims (1)
- 【請求項１】 外部入力されたクロック信号に同期して
動作する半導体記憶装置において、外部入力された該ク
ロック信号に同期して発生する内部クロック信号により
外部入力される出力データマスク信号をラッチする第１
のラッチ回路を備え、内部クロック信号のディレイによ
って発生するラッチ信号により前記出力データマスク信
号ラッチ回路の出力をラッチする第２のラッチ回路を備
え、第２の出力データマスク信号ラッチ回路の出力の否
定と、内部クロック信号に同期して読み出し命令により
発生する制御信号の論理積を第２の制御信号とし、第２
の制御信号をセット入力、内部クロック信号をリセット
入力としたＲ−Ｓフリップフロップの出力を出力イネー
ブル信号とすることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229352A JP2565106B2 (ja) | 1993-09-16 | 1993-09-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229352A JP2565106B2 (ja) | 1993-09-16 | 1993-09-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0785663A true JPH0785663A (ja) | 1995-03-31 |
| JP2565106B2 JP2565106B2 (ja) | 1996-12-18 |
Family
ID=16890822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5229352A Expired - Lifetime JP2565106B2 (ja) | 1993-09-16 | 1993-09-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565106B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970021A (en) * | 1997-11-14 | 1999-10-19 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device having function of inhibiting output of invalid data |
| US6002615A (en) * | 1997-08-21 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Clock shift circuit and synchronous semiconductor memory device using the same |
-
1993
- 1993-09-16 JP JP5229352A patent/JP2565106B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002615A (en) * | 1997-08-21 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Clock shift circuit and synchronous semiconductor memory device using the same |
| US5970021A (en) * | 1997-11-14 | 1999-10-19 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device having function of inhibiting output of invalid data |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2565106B2 (ja) | 1996-12-18 |
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