JPH077948B2 - データ伝送装置 - Google Patents
データ伝送装置Info
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- JPH077948B2 JPH077948B2 JP1311262A JP31126289A JPH077948B2 JP H077948 B2 JPH077948 B2 JP H077948B2 JP 1311262 A JP1311262 A JP 1311262A JP 31126289 A JP31126289 A JP 31126289A JP H077948 B2 JPH077948 B2 JP H077948B2
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- 230000005540 biological transmission Effects 0.000 title claims description 65
- 230000002457 bidirectional effect Effects 0.000 claims description 41
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
- G06F9/3881—Arrangements for communication of instructions and data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
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- G—PHYSICS
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/461—Saving or restoring of program or task context
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Communication Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明な、マイクロプロセッサ間におけるデータの授
受に用いられるデータ伝送装置に関するものである。
受に用いられるデータ伝送装置に関するものである。
第５図は例えば特開昭60−214138号公報に示された従来
のマイクロプロセッサ間のデータ伝送装置を示し、１は
マスタマイクロプロセッサ、２はスレーブマイクロプロ
セッサであり、各マイクロプロセッサ1,2は第１及び第
２の制御線3,4と双方向データバス５により接続されて
いる。第６図は上記装置の動作を示すタイミングチャー
トであり、（ａ）は制御線３の動作を示し、（ｂ）は制
御線４の動作を示す。又、（ｃ）は双方向データバス５
に対するマスタマイクロプロセッサ１からのデータ出力
を示し、（ｄ）は双方向データバス５に対するスレーブ
マイクロプロセッサ２からのデータ出力を示す。
のマイクロプロセッサ間のデータ伝送装置を示し、１は
マスタマイクロプロセッサ、２はスレーブマイクロプロ
セッサであり、各マイクロプロセッサ1,2は第１及び第
２の制御線3,4と双方向データバス５により接続されて
いる。第６図は上記装置の動作を示すタイミングチャー
トであり、（ａ）は制御線３の動作を示し、（ｂ）は制
御線４の動作を示す。又、（ｃ）は双方向データバス５
に対するマスタマイクロプロセッサ１からのデータ出力
を示し、（ｄ）は双方向データバス５に対するスレーブ
マイクロプロセッサ２からのデータ出力を示す。
次に、動作を説明する。まず、マスタマイクロプロセッ
サ１からスレーブマイクロプロセッサ２に対してデータ
を送信する場合の動作について説明する。マスタマイク
ロプロセッサ１は制御線４がハイレベルであるかを検出
し、ハイレベル（A1）であれば双方向データバス５が空
きであることを確認し、スレーブマイクロプロセッサ２
に対して送信したいということを知らせるため制御線３
をロウレベル（A2）にする。スレーブマイクロプロセッ
サ２は制御部３がロウレベルになったことを検出すると
制御線４をロウレベル（A3）とし、受信状態（受信要求
状態）になる。マスタマイクロプロセッサ１は制御線４
がロウレベルになってスレーブマイクロプロセッサ２が
受信状態になったことを知ると、双方向データバス５に
データを出力（A4）し、制御線３をハイレベル（A5）に
する。スレーブマイクロプロセッサ２は制御線３がハイ
レベルになったことにより双方向データバス５上のデー
タが有効であることを知ると、データを受信して制御線
４をハイレベル（A6）にする。マスタマイクロプロセッ
サ１は制御線４がハイレベルになったことによりスレー
ブマイクロプロセッサ２がデータの受信を終了したこと
を知ると、双方向データバス５を開放する（A7）。
サ１からスレーブマイクロプロセッサ２に対してデータ
を送信する場合の動作について説明する。マスタマイク
ロプロセッサ１は制御線４がハイレベルであるかを検出
し、ハイレベル（A1）であれば双方向データバス５が空
きであることを確認し、スレーブマイクロプロセッサ２
に対して送信したいということを知らせるため制御線３
をロウレベル（A2）にする。スレーブマイクロプロセッ
サ２は制御部３がロウレベルになったことを検出すると
制御線４をロウレベル（A3）とし、受信状態（受信要求
状態）になる。マスタマイクロプロセッサ１は制御線４
がロウレベルになってスレーブマイクロプロセッサ２が
受信状態になったことを知ると、双方向データバス５に
データを出力（A4）し、制御線３をハイレベル（A5）に
する。スレーブマイクロプロセッサ２は制御線３がハイ
レベルになったことにより双方向データバス５上のデー
タが有効であることを知ると、データを受信して制御線
４をハイレベル（A6）にする。マスタマイクロプロセッ
サ１は制御線４がハイレベルになったことによりスレー
ブマイクロプロセッサ２がデータの受信を終了したこと
を知ると、双方向データバス５を開放する（A7）。
上記したタイムチャートをマイクロプロセッサで実現し
た場合のフローチャートを第７図に示す。ステップ71〜
77はマスタマイクロプロセッサ１の処理を示している。
ステップ71は双方向データバス５が開放されているかを
検出するためのルーチンであり、制御線４がロウレベル
の場合にはスレーブマイクロプロセッサ２が先に双方向
データバス５を捕捉してデータの送信を行おうとしてい
るとして、データ受信を行う。制御線４がハイレベルの
場合にはステップ72に進み、制御線３をロウレベルにし
てスレーブマイクロプロセッサ２に対して送信要求を行
う。ステップ73では制御線４がロウレベルであるかを判
定し、ロウレベルであるとスレーブマイクロプロセッサ
２が受信状態になったと判定し、ステップ74で双方向デ
ータバス５にデータを出力する。ステップ75では制御線
３をハイレベルにし、スレーブマイクロプロセッサ２に
対して双方向データバス５上のデータが有効であること
を知らせる。ステップ76では制御線４がハイレベルであ
るかを検出し、ハイレベルの場合にはスレーブマイクロ
プロセッサ２がデータの受信を終了したと判定し、ステ
ップ77で双方向データバス５を開放する。
た場合のフローチャートを第７図に示す。ステップ71〜
77はマスタマイクロプロセッサ１の処理を示している。
ステップ71は双方向データバス５が開放されているかを
検出するためのルーチンであり、制御線４がロウレベル
の場合にはスレーブマイクロプロセッサ２が先に双方向
データバス５を捕捉してデータの送信を行おうとしてい
るとして、データ受信を行う。制御線４がハイレベルの
場合にはステップ72に進み、制御線３をロウレベルにし
てスレーブマイクロプロセッサ２に対して送信要求を行
う。ステップ73では制御線４がロウレベルであるかを判
定し、ロウレベルであるとスレーブマイクロプロセッサ
２が受信状態になったと判定し、ステップ74で双方向デ
ータバス５にデータを出力する。ステップ75では制御線
３をハイレベルにし、スレーブマイクロプロセッサ２に
対して双方向データバス５上のデータが有効であること
を知らせる。ステップ76では制御線４がハイレベルであ
るかを検出し、ハイレベルの場合にはスレーブマイクロ
プロセッサ２がデータの受信を終了したと判定し、ステ
ップ77で双方向データバス５を開放する。
次に、マスタマイクロプロセッサ１がスレーブマイクロ
プロセッサ２からデータを受信する場合の動作について
説明する。まず、マスタマイクロプロセッサ１は制御線
４がロウレベル（B1）であることを検出し、スレーブマ
イクロプロセッサ２から送信要求があることを知り、ス
レーブマイクロプロセッサ２に受信状態になったことを
知らせるため制御線３をロウレベル（B2）にする。スレ
ーブマイクロプロセッサ２はこれを検出して双方向デー
タバス５にデータを出力（B4）し、制御線４をハイレベ
ル（B3）にする。マスタマイクロプロセッサ１は制御線
４がハイレベルになったことを検出して双方向データバ
ス５上のデータが有効であることを知り、データを受信
し、制御線３をハイレベル（B5）にして受信終了を知ら
せる。スレーブマイクロプロセッサ２はこれを受けて双
方向データバス５を開放する。
プロセッサ２からデータを受信する場合の動作について
説明する。まず、マスタマイクロプロセッサ１は制御線
４がロウレベル（B1）であることを検出し、スレーブマ
イクロプロセッサ２から送信要求があることを知り、ス
レーブマイクロプロセッサ２に受信状態になったことを
知らせるため制御線３をロウレベル（B2）にする。スレ
ーブマイクロプロセッサ２はこれを検出して双方向デー
タバス５にデータを出力（B4）し、制御線４をハイレベ
ル（B3）にする。マスタマイクロプロセッサ１は制御線
４がハイレベルになったことを検出して双方向データバ
ス５上のデータが有効であることを知り、データを受信
し、制御線３をハイレベル（B5）にして受信終了を知ら
せる。スレーブマイクロプロセッサ２はこれを受けて双
方向データバス５を開放する。
上記したデータ受信のタイムチャートをマイクロプロセ
ッサで実現した場合のフローチャートを第８図に示す。
このフローチャートもマスタマイクロプロセッサ１の処
理を示している。ステップ81では制御線４がロウレベル
であるか否かを判定し、ロウレベルであればスレーブマ
イクロプロセッサ２からデータの送信要求があることを
知り、ステップ82で制御線３をロウレベルにしてスレー
ブマイクロプロセッサ２に対して受信状態になったこと
を知らせる。ステップ83では制御線４がハイレベルか否
かを判定し、ハイレベルの場合にはスレーブマイクロプ
ロセッサ２が双方向データバス５上に有効データを出力
していることを知り、ステップ84でデータを受信し、ス
テップ85では制御線３をハイレベルにして受信終了をス
レーブマイクロプロセッサ２に知らせる。ステップ86で
は、一定時間経過したか否かを判定し、YESの場合には
双方向データバス５が開放されたと判定して処理を終了
する。
ッサで実現した場合のフローチャートを第８図に示す。
このフローチャートもマスタマイクロプロセッサ１の処
理を示している。ステップ81では制御線４がロウレベル
であるか否かを判定し、ロウレベルであればスレーブマ
イクロプロセッサ２からデータの送信要求があることを
知り、ステップ82で制御線３をロウレベルにしてスレー
ブマイクロプロセッサ２に対して受信状態になったこと
を知らせる。ステップ83では制御線４がハイレベルか否
かを判定し、ハイレベルの場合にはスレーブマイクロプ
ロセッサ２が双方向データバス５上に有効データを出力
していることを知り、ステップ84でデータを受信し、ス
テップ85では制御線３をハイレベルにして受信終了をス
レーブマイクロプロセッサ２に知らせる。ステップ86で
は、一定時間経過したか否かを判定し、YESの場合には
双方向データバス５が開放されたと判定して処理を終了
する。
しかしながら、上記した従来のデータ伝送装置におい
て、例えば第６図のC1〜C7に示すようにマイクロプロセ
ッサ1,2に同時に送信データが発生した場合を考える
と、C1の時点では各マイクロプロセッサ1,2はそれぞれ
制御部3,4がハイレベルであることを確認し、C2時点で
ほぼ同時に制御線3,4をロウレベルにする。その後、各
マイクロプロセッサ1,2は制御線3,4がロウレベルである
（C3）ことからC4に示すように双方向にデータバス５に
同時にデータを出力する。このとき、双方向データバス
５上でデータの衝突が発生し、各マイクロプロセッサ1,
2における双方向データバス５用のポートが破損する恐
れが生じる。その後、C5時点で双方向データバス５上に
データを出力したことを相手側に知らせるため、制御線
3,4をハイレベルにする。続いて、C6において、制御線
3,4がハイレベルであることから相手側が受信を終了し
たものとし、C7で双方向のデータバス５を開放する。こ
のように、従来のデータ伝送装置では、送信要求用の制
御線と受信状態になったことを知らせる制御線を兼用す
ることによりマイクロプロセッサ間の接続本数を減らし
ているため、双方のマイクロプロセッサに同時に送信要
求が発生した場合にはデータの伝送が確実に行われない
ばかりか、双方向データバス上でデータが衝突してしま
い、マイクロプロセッサのポートを破損する恐れが生じ
るという課題があった。
て、例えば第６図のC1〜C7に示すようにマイクロプロセ
ッサ1,2に同時に送信データが発生した場合を考える
と、C1の時点では各マイクロプロセッサ1,2はそれぞれ
制御部3,4がハイレベルであることを確認し、C2時点で
ほぼ同時に制御線3,4をロウレベルにする。その後、各
マイクロプロセッサ1,2は制御線3,4がロウレベルである
（C3）ことからC4に示すように双方向にデータバス５に
同時にデータを出力する。このとき、双方向データバス
５上でデータの衝突が発生し、各マイクロプロセッサ1,
2における双方向データバス５用のポートが破損する恐
れが生じる。その後、C5時点で双方向データバス５上に
データを出力したことを相手側に知らせるため、制御線
3,4をハイレベルにする。続いて、C6において、制御線
3,4がハイレベルであることから相手側が受信を終了し
たものとし、C7で双方向のデータバス５を開放する。こ
のように、従来のデータ伝送装置では、送信要求用の制
御線と受信状態になったことを知らせる制御線を兼用す
ることによりマイクロプロセッサ間の接続本数を減らし
ているため、双方のマイクロプロセッサに同時に送信要
求が発生した場合にはデータの伝送が確実に行われない
ばかりか、双方向データバス上でデータが衝突してしま
い、マイクロプロセッサのポートを破損する恐れが生じ
るという課題があった。
この発明は上記のような課題を解決するために成された
ものであり、各マイクロプロセッサに同時に送信要求が
発生した場合でも確実にデータ伝送をすることができる
データ伝送装置を得ることを目的とする。
ものであり、各マイクロプロセッサに同時に送信要求が
発生した場合でも確実にデータ伝送をすることができる
データ伝送装置を得ることを目的とする。
この発明に係るデータ伝送装置は、マスタマイクロプロ
セッサからスレーブマイクロプロセッサへそのデータ送
信を許可禁止する信号を送る第３の制限線を設けたもの
である。
セッサからスレーブマイクロプロセッサへそのデータ送
信を許可禁止する信号を送る第３の制限線を設けたもの
である。
この発明においては、マスタマイクロプロセッサからス
レーブマイクロプロセッサへそのデータ送信を許可及び
禁止する信号が出力され、両マイクロプロセッサに同時
に送信データが発生した場合でも、スレーブマイクロプ
ロセッサはマスタマイクロプロセッサが受信状態となっ
ても送信許可信号を受信しない限りこれを送信要求信号
と認識し、データ送信を行わずにデータ受信状態とな
る。従って、データ送信はマスタマイクロプロセッサ側
からのみ行われ、双方向データバス上でのデータの衝突
は生じない。
レーブマイクロプロセッサへそのデータ送信を許可及び
禁止する信号が出力され、両マイクロプロセッサに同時
に送信データが発生した場合でも、スレーブマイクロプ
ロセッサはマスタマイクロプロセッサが受信状態となっ
ても送信許可信号を受信しない限りこれを送信要求信号
と認識し、データ送信を行わずにデータ受信状態とな
る。従って、データ送信はマスタマイクロプロセッサ側
からのみ行われ、双方向データバス上でのデータの衝突
は生じない。
以下、この発明の実施例を図面とともに説明する。第１
図はこの実施例によるマイクロプロセッサ間のデータ伝
送装置の構成図であり、６は各マイクロプロセッサ1,2
を接続する第３の制御線であり、他の構成は従来と同様
である。ここで、第１の制御線３はマスタマイクロプロ
セッサ１が送信要求信号と受信要求信号を出力するため
のものであり、第２の制御線４はスレーブマイクロプロ
セッサ２が送信要求信号と受信要求信号を出力するため
のものであり、第３の制御線６はマスタマイクロプロセ
ッサ１がスレーブマイクロプロセッサ２に対してデータ
送信の許可、禁止を知らせるためのものである。
図はこの実施例によるマイクロプロセッサ間のデータ伝
送装置の構成図であり、６は各マイクロプロセッサ1,2
を接続する第３の制御線であり、他の構成は従来と同様
である。ここで、第１の制御線３はマスタマイクロプロ
セッサ１が送信要求信号と受信要求信号を出力するため
のものであり、第２の制御線４はスレーブマイクロプロ
セッサ２が送信要求信号と受信要求信号を出力するため
のものであり、第３の制御線６はマスタマイクロプロセ
ッサ１がスレーブマイクロプロセッサ２に対してデータ
送信の許可、禁止を知らせるためのものである。
第２図は上記装置の動作を示すタイミングチャートであ
り、（ａ）は制御線３の動作を示し、（ｂ）は制御線４
の動作を示し、（ｃ）は双方向データバス５に対するマ
スタマイクロプロセッサ１からのデータ出力を示し、
（ｄ）は双方向データバス５に対するスレーブマイクロ
プロセッサ２からのデータ出力を示し、（ｅ）は制御線
６の動作即ちマスタマイクロプロセッサ１が出力する送
信許可信号の動作を示す。
り、（ａ）は制御線３の動作を示し、（ｂ）は制御線４
の動作を示し、（ｃ）は双方向データバス５に対するマ
スタマイクロプロセッサ１からのデータ出力を示し、
（ｄ）は双方向データバス５に対するスレーブマイクロ
プロセッサ２からのデータ出力を示し、（ｅ）は制御線
６の動作即ちマスタマイクロプロセッサ１が出力する送
信許可信号の動作を示す。
次に、マスタマイクロプロセッサ１からスレーブマイク
ロプロセッサ２に対してデータを送信する場合の動作に
ついて説明する。まず、マスタマイクロプロセッサ１は
送信データが発生すると制御線６をロウレベルからハイ
レベルとし（A1）、スレーブマイクロプロセッサ２をデ
ータ送信禁止状態にする。次に、スレーブマイクロプロ
セッサ２に対して送信要求をするため、制御線３をロウ
レベル（A2）にする。スレーブマイクロプロセッサ２は
これを検知して制御線４をロウレベル（A3）とし、受信
状態になる。マスタマイクロプロセッサ１はこれを受け
てスレーブマイクロプロセッサ２が受信状態になったこ
とを検出し、双方向データバス５にデータを出力し（A
4）、制御線３をハイレベル（A5）にする。スレーブマ
イクロプロセッサ２はこれを検出して双方向データバス
５上のデータ有効であることを知り、データを受信して
制御線４をハイレベル（A6）にする。マスタマイクロプ
ロセッサ１はこれを検出して受信終了を知り、双方向デ
ータバス５を開放し（A7）、制御線６をロウレベル（A
8）にしてスレーブマイクロプロセッサ２に対する送信
禁止を解く。
ロプロセッサ２に対してデータを送信する場合の動作に
ついて説明する。まず、マスタマイクロプロセッサ１は
送信データが発生すると制御線６をロウレベルからハイ
レベルとし（A1）、スレーブマイクロプロセッサ２をデ
ータ送信禁止状態にする。次に、スレーブマイクロプロ
セッサ２に対して送信要求をするため、制御線３をロウ
レベル（A2）にする。スレーブマイクロプロセッサ２は
これを検知して制御線４をロウレベル（A3）とし、受信
状態になる。マスタマイクロプロセッサ１はこれを受け
てスレーブマイクロプロセッサ２が受信状態になったこ
とを検出し、双方向データバス５にデータを出力し（A
4）、制御線３をハイレベル（A5）にする。スレーブマ
イクロプロセッサ２はこれを検出して双方向データバス
５上のデータ有効であることを知り、データを受信して
制御線４をハイレベル（A6）にする。マスタマイクロプ
ロセッサ１はこれを検出して受信終了を知り、双方向デ
ータバス５を開放し（A7）、制御線６をロウレベル（A
8）にしてスレーブマイクロプロセッサ２に対する送信
禁止を解く。
上記のデータ送信のタイムチャートをマイクロプロセッ
サで実現した場合のフローチャートを第３図に示す。ま
ず、ステップ31では、マスタマイクロプロセッサ１は制
御線６をハイレベルにしてスレーブマイクロプロセッサ
２の送信を禁止する。ステップ32では、制御線３をロウ
レベルにして送信要求を行う。ステップ33では制御線４
がロウレベルか否かを判定し、ロウレベルの場合にはス
テップ34で双方向データバス５に送信データを出力し、
ステップ35で制御線３をハイレベルにしてデータ出力を
スレーブマイクロプロセッサ２に知らせる。ステップ36
では制御線４がハイレベルか否かを判定して、ハイレベ
ルの場合にはスレーブマイクロプロセッサ２がデータの
受信を終了したと判定し、ステップ37で双方向データバ
ス５を開放すると共に、制御線６をロウレベルにしてス
レーブマイクロプロセッサ２の送信禁止を解く。
サで実現した場合のフローチャートを第３図に示す。ま
ず、ステップ31では、マスタマイクロプロセッサ１は制
御線６をハイレベルにしてスレーブマイクロプロセッサ
２の送信を禁止する。ステップ32では、制御線３をロウ
レベルにして送信要求を行う。ステップ33では制御線４
がロウレベルか否かを判定し、ロウレベルの場合にはス
テップ34で双方向データバス５に送信データを出力し、
ステップ35で制御線３をハイレベルにしてデータ出力を
スレーブマイクロプロセッサ２に知らせる。ステップ36
では制御線４がハイレベルか否かを判定して、ハイレベ
ルの場合にはスレーブマイクロプロセッサ２がデータの
受信を終了したと判定し、ステップ37で双方向データバ
ス５を開放すると共に、制御線６をロウレベルにしてス
レーブマイクロプロセッサ２の送信禁止を解く。
次に、スレーブマイクロプロセッサ２がマスタマイクロ
プロセッサ１に対してデータを送信する場合の動作を第
４図のフローチャートを用いて説明する。スレーブマイ
クロプロセッサ２は送信データが発生するとステップ41
において制御線６がロウレベルか否かを判定し、ロウレ
ベル（B0）の場合にはマスタマイクロプロセッサ１に対
するデータ送信が許可可能であるので、ステップ42で制
御線４をロウレベル（B1）にし、送信要求を行う。ステ
ップ43,44では制御線3,6がロウレベルか否かを判定し、
ロウレベル（B2）（B3）であればマスタマイクロプロセ
ッサ１が受信状態になったと判定し、ステップ45では双
方向データバス５にデータを出力し（B4）、ステップ46
では制御線４をハイレベル（B5）にしてデータの出力を
マスタマイクロプロセッサ１に知らせる。ステップ47で
は制御線３がハイレベルか否かを判定し、ハイレベル
（B6）であれば受信終了と判定し、ステップ48では双方
向データバス５を開放する（B7）。
プロセッサ１に対してデータを送信する場合の動作を第
４図のフローチャートを用いて説明する。スレーブマイ
クロプロセッサ２は送信データが発生するとステップ41
において制御線６がロウレベルか否かを判定し、ロウレ
ベル（B0）の場合にはマスタマイクロプロセッサ１に対
するデータ送信が許可可能であるので、ステップ42で制
御線４をロウレベル（B1）にし、送信要求を行う。ステ
ップ43,44では制御線3,6がロウレベルか否かを判定し、
ロウレベル（B2）（B3）であればマスタマイクロプロセ
ッサ１が受信状態になったと判定し、ステップ45では双
方向データバス５にデータを出力し（B4）、ステップ46
では制御線４をハイレベル（B5）にしてデータの出力を
マスタマイクロプロセッサ１に知らせる。ステップ47で
は制御線３がハイレベルか否かを判定し、ハイレベル
（B6）であれば受信終了と判定し、ステップ48では双方
向データバス５を開放する（B7）。
次に、マイクロプロセッサ1,2に同時に送信データが発
生した場合の動作について説明する。スレーブマイクロ
プロセッサ２は制御線６がロウレベル（C1）であること
を検出し、マスタマイクロプロセッサ１へのデータ送信
が許可状態であることを確認し、その直後マスタマイク
ロプロセッサ１にも送信データが発生したのでマスタマ
イクロプロセッサ１は制御線６をハイレベル（C2）と
し、スレーブマイクロプロセッサ２のデータ送信を禁止
する。その後、両マイクロプロセッサ1,2は送信要求す
るために制御線3,4をロウレベル（C3）とし、マスタマ
イクロプロセッサ１はスレーブマイクロプロセッサ２が
受信状態となっていることを知る（C4）。一方、スレー
ブマイクロプロセッサ２は制御線３がロウレベルである
ことを検出して（C4）も制御部６がハイレベル（C5）で
あるので、マスタマイクロプロセッサ１がロウレベルに
なったのは受信状態になったのではなく相手にも送信デ
ータが発生したからであると知り、以後データ送信処理
を中止し、データ受信処理に移行する。これに対してマ
スタマイクロプロセッサ１は続いて双方向データバス５
に送信データを出力し（C6）、制御線３をハイレベル
（C7）にする。スレーブマイクロプロセッサ２はこのハ
イレベル（C8）になったことを検出して双方向データバ
ス５からデータを受信し（C9）、制御線４をハイレベル
（C10）にし、マスタマイクロプロセッサ１はこれを検
出（C11）して双方向データバス５を開放する（C12）。
生した場合の動作について説明する。スレーブマイクロ
プロセッサ２は制御線６がロウレベル（C1）であること
を検出し、マスタマイクロプロセッサ１へのデータ送信
が許可状態であることを確認し、その直後マスタマイク
ロプロセッサ１にも送信データが発生したのでマスタマ
イクロプロセッサ１は制御線６をハイレベル（C2）と
し、スレーブマイクロプロセッサ２のデータ送信を禁止
する。その後、両マイクロプロセッサ1,2は送信要求す
るために制御線3,4をロウレベル（C3）とし、マスタマ
イクロプロセッサ１はスレーブマイクロプロセッサ２が
受信状態となっていることを知る（C4）。一方、スレー
ブマイクロプロセッサ２は制御線３がロウレベルである
ことを検出して（C4）も制御部６がハイレベル（C5）で
あるので、マスタマイクロプロセッサ１がロウレベルに
なったのは受信状態になったのではなく相手にも送信デ
ータが発生したからであると知り、以後データ送信処理
を中止し、データ受信処理に移行する。これに対してマ
スタマイクロプロセッサ１は続いて双方向データバス５
に送信データを出力し（C6）、制御線３をハイレベル
（C7）にする。スレーブマイクロプロセッサ２はこのハ
イレベル（C8）になったことを検出して双方向データバ
ス５からデータを受信し（C9）、制御線４をハイレベル
（C10）にし、マスタマイクロプロセッサ１はこれを検
出（C11）して双方向データバス５を開放する（C12）。
次に、マイクロプロセッサ1,2にデータ送信が同時に発
生した場合のスレーブマイクロプロセッサ２の動作を再
び第４図のフローチャートを用いて説明する。ステップ
41では制御線６がロウレベルであるか否かを検出し、ハ
イレベルの場合にはデータ送信処理ができない。ロウレ
ベルの場合には送信許可であると判断し、ステップ42で
は制御線４をロウレベルにしてデータ送信処理を開始す
る。ステップ43では制御線３がロウレベルか否かを判定
し、ロウレベルであればマスタマイクロプロセッサ１が
受信状態になったと判定し、ステップ44で制御線６がロ
ウレベルか否かを判定する。ハイレベルである場合には
マスタマイクロプロセッサ１がデータ送信処理を開始し
たとして、スレーブマイクロプロセッサ２はデータ送信
処理を中止し、データ受信処理へ移行する。制御線６が
ロウレベルであればステップ45で双方向データバス５に
データを出力し、ステップ46で制御線４をハイレベルに
する。ステップ47では制御線３がハイレベルか否かを判
定し、ハイレベルの場合には受信終了と判定してステッ
プ48で双方向データバス５を開放し、データ送信処理を
終了する。
生した場合のスレーブマイクロプロセッサ２の動作を再
び第４図のフローチャートを用いて説明する。ステップ
41では制御線６がロウレベルであるか否かを検出し、ハ
イレベルの場合にはデータ送信処理ができない。ロウレ
ベルの場合には送信許可であると判断し、ステップ42で
は制御線４をロウレベルにしてデータ送信処理を開始す
る。ステップ43では制御線３がロウレベルか否かを判定
し、ロウレベルであればマスタマイクロプロセッサ１が
受信状態になったと判定し、ステップ44で制御線６がロ
ウレベルか否かを判定する。ハイレベルである場合には
マスタマイクロプロセッサ１がデータ送信処理を開始し
たとして、スレーブマイクロプロセッサ２はデータ送信
処理を中止し、データ受信処理へ移行する。制御線６が
ロウレベルであればステップ45で双方向データバス５に
データを出力し、ステップ46で制御線４をハイレベルに
する。ステップ47では制御線３がハイレベルか否かを判
定し、ハイレベルの場合には受信終了と判定してステッ
プ48で双方向データバス５を開放し、データ送信処理を
終了する。
以上のようにこの発明によれば、マスタマイクロプロセ
ッサからスレーブマイクロプロセッサへデータ送信の許
可、禁止をする信号を送っており、送信データが両マイ
クロプロセッサに同時に発生してもマスタマイクロプロ
セッサからのデータ送信が優先され、双方向データバス
上でのデータの衝突が防止され、確実にデータ伝送を行
うことができる。又、送信許可禁止信号はマスタマイク
ロプロセッサ内に送信データが発生したときだけでな
く、スレーブマイクロプロセッサとデータ伝送中に同期
ずれが発生した場合にスレーブマイクロプロセッサに対
して一度送信禁止状態にすることにより同期を回復させ
るような場合にも使用することができる。さらに、双方
向データバスはシリアル又はパラレルのデータ伝送のい
ずれにも対応することができる。
ッサからスレーブマイクロプロセッサへデータ送信の許
可、禁止をする信号を送っており、送信データが両マイ
クロプロセッサに同時に発生してもマスタマイクロプロ
セッサからのデータ送信が優先され、双方向データバス
上でのデータの衝突が防止され、確実にデータ伝送を行
うことができる。又、送信許可禁止信号はマスタマイク
ロプロセッサ内に送信データが発生したときだけでな
く、スレーブマイクロプロセッサとデータ伝送中に同期
ずれが発生した場合にスレーブマイクロプロセッサに対
して一度送信禁止状態にすることにより同期を回復させ
るような場合にも使用することができる。さらに、双方
向データバスはシリアル又はパラレルのデータ伝送のい
ずれにも対応することができる。
第１図はこの発明装置の構成図、第２図はこの発明装置
の動作を示すタイミングチャート、第３図及び第４図は
この発明装置の各マイクロプロセッサのデータ送信動作
を示すフローチャート、第５図及び第６図は従来装置の
構成図及びタイミングチャート、第７図及び第８図は従
来装置のマスクマイクロプロセッサのデータ送信及びデ
ータ受信動作のフローチャートである。 １……マスタマイクロプロセッサ、２……スレーブマイ
クロプロセッサ、3,4,6……第１〜第３の制御線、５…
…双方向データバス。 なお、図中同一符号は同一又は相当部分を示す。
の動作を示すタイミングチャート、第３図及び第４図は
この発明装置の各マイクロプロセッサのデータ送信動作
を示すフローチャート、第５図及び第６図は従来装置の
構成図及びタイミングチャート、第７図及び第８図は従
来装置のマスクマイクロプロセッサのデータ送信及びデ
ータ受信動作のフローチャートである。 １……マスタマイクロプロセッサ、２……スレーブマイ
クロプロセッサ、3,4,6……第１〜第３の制御線、５…
…双方向データバス。 なお、図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂廼辺 和憲 神奈川県鎌倉市大船２丁目14番40号 三菱 電機株式会社生活システム研究所内 (56)参考文献 特開 昭60−204149（ＪＰ，Ａ) 特開 昭60−214138（ＪＰ，Ａ)
Claims (1)
- 【請求項１】マスタマイクロプロセッサとスレーブマイ
クロプロセッサの間でデータの授受を行うデータ伝送装
置において、両マイクロプロセッサ間に接続され、双方
向にデータを送信する双方向データバスと、マスタマイ
クロプロセッサからスレーブマイクロプロセッサへデー
タ送信要求信号とデータ受信要求信号を送る第１の制御
線と、スレーブマイクロプロセッサからマスタマイクロ
プロセッサへデータ送信要求信号とデータ受信要求信号
を送る第２の制御線と、マスタマイクロプロセッサから
スレーブマイクロプロセッサへそのデータ送信を許可禁
止する信号を送る第３の制御線を備えたことを特徴とす
るデータ伝送装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311262A JPH077948B2 (ja) | 1989-11-29 | 1989-11-29 | データ伝送装置 |
| EP19900117889 EP0429787B1 (en) | 1989-11-29 | 1990-09-18 | Data transfer apparatus |
| DE1990626343 DE69026343T2 (de) | 1989-11-29 | 1990-09-18 | Datenübertragungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311262A JPH077948B2 (ja) | 1989-11-29 | 1989-11-29 | データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171852A JPH03171852A (ja) | 1991-07-25 |
| JPH077948B2 true JPH077948B2 (ja) | 1995-01-30 |
Family
ID=18015027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311262A Expired - Lifetime JPH077948B2 (ja) | 1989-11-29 | 1989-11-29 | データ伝送装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0429787B1 (ja) |
| JP (1) | JPH077948B2 (ja) |
| DE (1) | DE69026343T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10139387A1 (de) * | 2001-08-10 | 2003-02-20 | Siemens Ag | Datenverarbeitungsanlage mit mindestens einer Rechnerbaugruppe und damit verbundenen weiteren Rechner- oder sonstigen autark arbeitenden Baugruppen |
| EP1445704A1 (en) * | 2003-02-06 | 2004-08-11 | STMicroelectronics S.r.l. | Synchronization method of data interchange of a communication network and corresponding circuit and architecture |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3988716A (en) * | 1974-08-05 | 1976-10-26 | Nasa | Computer interface system |
| DE3605421A1 (de) * | 1986-02-20 | 1987-08-27 | Thomson Brandt Gmbh | Verfahren zum datenaustausch zwischen einem ersten und einem zweiten prozessor |
-
1989
- 1989-11-29 JP JP1311262A patent/JPH077948B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-18 EP EP19900117889 patent/EP0429787B1/en not_active Expired - Lifetime
- 1990-09-18 DE DE1990626343 patent/DE69026343T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03171852A (ja) | 1991-07-25 |
| EP0429787B1 (en) | 1996-04-03 |
| EP0429787A2 (en) | 1991-06-05 |
| DE69026343D1 (de) | 1996-05-09 |
| EP0429787A3 (en) | 1992-01-15 |
| DE69026343T2 (de) | 1996-09-19 |
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