JPH0779315A - 画像読取装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 複数の受光素子で１ラインを構成し、各受光
素子で発生し容量部に蓄積された電荷を、駆動ＩＣによ
り時系列的に出力する画像読取装置の１ライン当りの読
み出し有効画素数を減少させず高速に読み取る。 【構成】 駆動ＩＣ６０に入力されるクリア信号ＣＬ及
びマルチプレクサ部のｎビットシフトレジスタＳＲのｎ
ビット目のパルス信号出力があった時に、パルス出力手
段１からリセット制御パルスを出力し、ｎビット目のパ
ルス信号出力に同期させてマルチプレクサ部６４のリセ
ット動作を行ない、クリア信号の入力により制御信号発
生部６２を初期化してアナログ信号処理部６１へ初期化
のための制御信号を発生させて行なうアナログ信号処理
部６１のリセット動作と、マルチプレクサ部６４のリセ
ット動作を分離し、クリア信号入力時にもマルチプレク
サ部を直ちにリセットさせず、ｎビット目のパルス信号
出力まで画像信号読み出しを続ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はイメージスキャナ等の原
稿読み取りに使用される画像読取装置に係り、特に、受
光素子で発生した電荷を容量部に転送し、容量部の電位
を検出する方式の画像読取装置において、高速読み出し
を可能とする構成に関する。

【０００２】

【従来の技術】従来、画像読取装置として使用されてい
る密着型のイメージセンサは、原稿幅に略等しい長さの
長尺状の受光素子アレイに原稿面からの反射光をロッド
レンズアレイを介して入射させ、受光素子アレイを構成
する各受光素子の光電変換により原稿の画像情報に対応
する電気信号を検出する。この種のイメージセンサとし
ては、例えば、各受光素子で発生した電荷を薄膜トラン
ジスタ（ＴＦＴ）によりブロック単位でマトリックス配
線を用いて転送し、容量部に電荷を一時保存した後に検
出回路でブロック毎に時系列的に信号を読み出すＴＦＴ
駆動型イメージセンサが提案されている。

【０００３】ＴＦＴ駆動型イメージセンサは、例えば図
４に示すように、原稿幅とほぼ同じ長さにわたり一定の
密度で複数個の受光素子Ｐを配列した受光素子アレイ４
０と、各受光素子Ｐに対して１：１に対応する複数個の
薄膜トランジスタ（ＴＦＴ）Ｔから成る薄膜トランジス
タアレイ５０と、受光素子Ｐに発生した電荷の検出を行
なう駆動ＩＣ６０と、前記各薄膜トランジスタＴと駆動
ＩＣ６０とをマトリックス接続する配線７０とを薄膜プ
ロセスで形成して構成されている。受光素子アレイ４０
は、ｎ個を１ブロックとしてＫブロック分の受光素子Ｐ
から構成されている。各受光素子Ｐは薄膜トランジスタ
Ｔのドレイン電極に接続され、ブロックを構成するｎ個
の薄膜トランジスタＴのソース電極側がそれぞれ信号検
出のための駆動用ＩＣ６０に接続されている。また、各
薄膜トランジスタＴのゲート電極は、ブロック毎にゲー
ト駆動線Ｇ1〜Ｇkに接続され、各ゲート駆動線はゲート
パルス発生回路８０に接続されている。

【０００４】各受光素子Ｐはフォトダイオードであり、
逆バイアス電圧ＶBが印加されている。原稿面からの反
射光が受光素子アレイ４０に入射すると、蓄積期間中に
光の入射によって内部発生した正孔・電子対は電荷とし
て、受光素子Ｐの等価容量と薄膜トランジスタＴのゲー
ト，ドレイン間のオーバーラップ容量に蓄積された後、
薄膜トランジスタＴのゲート駆動線Ｇ1にゲートパルス
発生回路８０からパルスが印加され、ゲート駆動線Ｇ1
により導通状態となる薄膜トランジスタ（Ｔ11〜Ｔ1n）
のドレイン側の電荷ｎビット分を、配線が有する容量部
Ｃ1〜Ｃnに転送し、この蓄積電荷により駆動ＩＣ６０に
接続される各共通信号線７１の電位が変化する。

【０００５】駆動ＩＣ６０は、前記電位による入力信号
の増幅及びオフセット除去等を行なうｎビットのアナロ
グ信号処理部６１と、このアナログ信号処理部６１の制
御を行なう複数ビットの制御信号を発生する制御信号発
生部６２と、ｎビットシフトレジスタＳＲからシフトし
て出力される各シフトパルスを受けてスイッチング素子
ＳＷ1〜ＳＷnをオンさせ、各ビットのアナログ信号処理
部６１からの画像信号を順次時系列的に出力線６３に読
み出すマルチプレクサ部６４とから構成されている。

【０００６】従って、配線容量Ｃ1〜Ｃnに転送された蓄
積電荷により駆動ＩＣ６０に接続される各共通信号線７
１の電位が変化し、この電位を駆動ＩＣ６０におけるア
ナログ信号処理部６１内のアンプＡで検出増幅するとと
もに、マルチプレクサ部６４によって画像信号として時
系列に出力線６３に出力する。以降同様にして、ゲート
パルス発生回路８０からゲート駆動線Ｇ2〜ＧKにパルス
を与えて薄膜トランジスタＴをブロック毎に逐次オンす
ることにより前記動作を繰り返し、受光素子アレイ４０
を形成するｎ×Ｋビット分（１ライン分）の信号を時系
列的に読み取り（主走査方向）、また、原稿はローラ等
の原稿送り手段（図示せず）により副走査方向に移動し
ているので、前記動作を繰り返すことにより原稿面全体
の画像信号を得ることができる（例えば、特開昭６３−
９３５８号公報参照）。

【０００７】

【発明が解決しようとする課題】上記画像読取装置にお
いては、１ラインの画像信号を読み取る毎に駆動ＩＣ６
０のリセット動作を行ない、次のラインの読み取りに先
立つ初期化を行なう。すなわち、図５（ａ）のタイミン
グチャートに示すように、駆動ＩＣ６０に入力されるク
リア信号ＣＬに基づいてマルチプレクサ部６４をリセッ
トするとともに、前記クリア信号ＣＬにより制御信号発
生部６２が初期化され、アナログ信号処理部６１へ初期
化のための複数ビットの制御信号、例えばアンプＡの入
力側に接続されたリセットスイッチＲＳをオンする信号
等の初期化信号を発生させ、ライン毎にアナログ信号処
理部６１の初期化を行なっている。駆動ＩＣ６０の動作
シーケンスのうち、初期化されてから最初のブロックの
画像信号がマルチプレクサ部６４から出力されるまでの
期間ｔ0は、各ラインについてアナログ信号処理部６１
内における容量部（図示せず）に画像信号のサンプリン
グを行なう等、アナログ信号処理に必要な期間であり、
出力線６３には画像信号ＣＯＭが出力されない期間とな
っている。

【０００８】上記のような駆動ＩＣ６０の動作シーケン
スであると、クリア信号ＣＬの周期ｔ3は、アナログ信
号処理に必要な期間ｔOとマルチプレクサ部６４により
Ｋブロック分の画像信号を読み出す期間ｔ1とを加えた
期間ｔ2より長くすることが必要である。従って、読み
取り動作の高速化を図るような場合においては、図５
（ｂ）に示すように、クリア信号ＣＬの周期ｔ3を前記
期間ｔ2より短くなってしまい、マルチプレクサ部６４
により出力線６３に画像信号ＣＯＭを出力している最中
にマルチプレクサ部６４のリセットがかかり直ちに初期
化され、マルチプレクサ部６４により出力されなかった
残りの残余画素信号９０が損失し、１ライン当りの読み
取り有効画素数が減少するという問題点があった。

【０００９】本発明は上記実情に鑑みてなされたもの
で、複数の受光素子で１ラインを構成し、各受光素子で
発生し容量部に蓄積された電荷を、駆動ＩＣにより画像
信号として時系列的に出力する画像読取装置において、
１ライン当りの読み出し有効画素数を減少させることな
く、読み取りの高速化を図ることができる画像読取装置
を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記従来例の問題点を解
決するため本発明の画像読取装置は、ｎ個の受光素子を
ライン状に配列した受光素子アレイと、各受光素子で発
生した電荷を蓄積する容量部と、前記各電荷を画像信号
として時系列的に出力する駆動ＩＣとを有している。前
記駆動ＩＣは、電荷を画像信号として処理するためのｎ
ビットのアナログ信号処理部と、該アナログ信号処理部
の制御を行なう制御信号を発生する制御信号発生部と、
ｎビットシフトレジスタからシフトして出力される各パ
ルス信号を受けて前記画像信号を順次時系列的に読み出
すマルチプレクサ部とから構成されている。前記駆動Ｉ
Ｃに入力されるクリア信号に基づいてマルチプレクサ部
をリセットするとともに、前記クリア信号により制御信
号発生部が初期化され、アナログ信号処理部へ初期化の
ための制御信号を発生させている。そして、前記クリア
信号及び前記マルチプレクサ部におけるｎビットシフト
レジスタのｎビット目のパルス信号出力があった時にリ
セット制御パルスを出力するパルス出力手段を設けるこ
とにより、前記ｎビット目のパルス信号出力に同期させ
てマルチプレクサのリセット動作を行なうことを特徴と
している。

【００１１】

【作用】本発明によれば、駆動ＩＣに入力されるクリア
信号及びマルチプレクサ部におけるｎビットシフトレジ
スタのｎビット目のパルス信号出力があった時に、パル
ス出力手段からリセット制御パルスを出力し、ｎビット
目のパルス信号出力に同期させてマルチプレクサのリセ
ット動作を行なうようにする。すなわち、クリア信号が
入力されることにより制御信号発生部が初期化され、ア
ナログ信号処理部へ初期化のための制御信号を発生させ
ることにより行なうアナログ信号処理部のリセット動作
と、マルチプレクサ部のリセット動作を分離することが
でき、マルチプレクサ部による画像信号の読み出し途中
においてクリア信号が入力された場合においても、マル
チプレクサ部を直ちにリセット動作させることなくｎビ
ットシフトレジスタのｎビット目のパルス信号出力の立
ち下がりまで画像信号の読み出しを続けるので、残余画
素信号の損失を防止することができる。

【００１２】

【実施例】本発明の画像読取装置の一実施例について、
図１を参照しながら説明する。本発明の画像読取装置
は、図４の画像読取装置に対して駆動ＩＣ６０部分が相
違しており、図１においては、受光素子アレイ４０、薄
膜トランジスタアレイ５０、配線７０、ゲートパルス発
生回路８０を省略し、本発明の画像読取装置の特徴的な
部分である駆動ＩＣ６０部分のみを示してる。図１中、
図４と同一構成をとる部分については、同一符号を付し
ている。

【００１３】駆動ＩＣ６０は、受光素子からの画像信号
を出力するｎビットのアナログ信号処理部６１と、この
アナログ信号処理部６１の制御を行なうための複数ビッ
トの制御信号を発生する制御信号発生部６２と、各ビッ
トのアナログ信号処理部６１からの画像信号を順次時系
列的に出力線６３に読み出すマルチプレクサ部６４と、
マルチプレクサ部６４のリセット動作を制御するパルス
発生回路１とから構成されている。

【００１４】ｎビットのアナログ信号処理部６１は、そ
れぞれアンプＡ等を具備して構成され、受光素子から図
４における容量部Ｃ1〜Ｃnに転送された電位を検出し、
増幅及びオフセット除去を行なって画像信号をサンプル
ホールドして出力する。制御信号発生部６２は、読み取
り動作の開始を行なうためのスタート信号ＳＴ、リセッ
ト動作を行なうためのクリア信号ＣＬ及びクロック信号
ＣＫを入力し、ｎビットシフトレジスタＳＲのシフト動
作を開始させるための入力パルス信号ＳＴＰ、及び前記
アナログ信号処理部６１の初期化等を行なう複数ビット
の制御信号ＣＯＮＴを出力するようになっている。

【００１５】マルチプレクサ部６４のｎビットシフトレ
ジスタＳＲは、例えば、ｎ個のＤフリップフロップ（図
示せず）のそれぞれのＱ端子とＤ端子とを直列に接続し
て構成されている。従って、マルチプレクサ部６４は、
前記クロック信号ＣＫ、制御信号発生部６２からの入力
パルス信号ＳＴＰ及びパルス発生回路１からのリセット
制御信号を入力し、入力パルス信号ＳＴＰが入力された
後、クロック信号ＣＫに基づいてｎビットシフトレジス
タＳＲの各出力端子Ｑ1〜Ｑnから順次シフトパルスを出
力し、このシフトパルスを受けてスイッチング素子ＳＷ
1〜ＳＷnがそれぞれオンし、各ビットのアナログ信号処
理部６１からの画像信号を順次時系列的に出力線６３に
画像信号ＣＯＭとして抽出するように構成されている。

【００１６】パルス発生回路１は、２個のＮＯＲ回路か
ら構成されるラッチ１１と、ＡＮＤ回路１２と、６個の
ＮＯＴ回路１３と、２個のＤフリップフロップ１４と、
２個のバッファ回路１５ａ，１５ｂと、ＮＡＮＤ回路１
６とにより構成されている。ＳＲラッチ１１は、セット
端子Ｓが「Ｈ」となる立ち上がりでセットされ、リセッ
ト端子Ｒが「Ｈ」となるまで出力端子にこの状態を保持
する。ＳＲラッチ１１のセット端子Ｓには、制御信号発
生部６２からの入力パルス信号ＳＴＰが入力されてい
る。ＡＮＤ回路１２の入力端子には、前記ラッチ１１の
出力と駆動ＩＣに入力されるクリア信号ＣＬとが入力さ
れている。

【００１７】Ｄフリップフロップ１４ａのＣＫ端子に
は、前記ＡＮＤ回路１２の出力信号をＮＯＴ回路１３ａ
で反転させた信号が入力されている。また、Ｄフリップ
フロップ１４ａのＤ端子には一定電位が印加されてい
る。従って、ＣＫ端子が「Ｈ」となる立ち上がりでＤフ
リップフロップ１４ａがセットされ、Ｑ端子が「Ｌ」か
ら「Ｈ」に変化し、Ｒ端子に「Ｌ」信号が入力されたと
きにリセットするように動作する。

【００１８】Ｄフリップフロップ１４ｂのＣＫ端子に
は、ｎビットシフトレジスタＳＲの最終ビットのパルス
信号をＮＯＴ回路１３ｂで反転させた信号が入力され、
Ｄ端子には一定電位が印加されている。従って、前記反
転信号によりＣＫ端子が「Ｈ」となる立ち上がりでＤフ
リップフロップ１４ｂがセットされ、Ｑ端子が「Ｌ」か
ら「Ｈ」に変化する。Ｄフリップフロップ１４ｂのＱ端
子の信号は、バッファ回路１５ｂ及びＮＯＴ回路１３ｃ
を介することにより遅延及び反転されてＤフリップフロ
ップ１４ｂのＲ端子に入力されるようになっており、こ
のＲ端子に「Ｌ」信号が入力されたときにＤフリップフ
ロップ１４ｂがリセットするように動作する。

【００１９】また、バッファ回路１５ｂの出力信号は、
ＮＯＴ回路１３ｃ，ＮＯＴ回路１３ｄを介してＮＡＮＤ
回路１６の一方の端子に入力されている。ＮＡＮＤ回路
１６の他方の端子には、Ｄフリップフロップ１４ａのＱ
端子の信号をバッファ回路１５ａで遅延させた信号が入
力され、ＮＡＮＤ回路１６の出力がＤフリップフロップ
１４ａのＲ端子に入力されるようになっている。また、
ＮＡＮＤ回路１６の出力は、ＮＯＴ回路１３ｅで反転さ
れて前記ＲＳラッチ１１のリセット端子Ｒに入力するよ
うになっている。また、ＮＡＮＤ回路１６の出力は、Ｎ
ＯＴ回路１３ｅ及びＮＯＴ回路１３ｆを介してリセット
制御信号としてｎビットシフトレジスタＳＲのクリア端
子ＣＬに入力される。

【００２０】次に、前記駆動ＩＣの動作について、図２
のタイミングチャートを参照しながら説明する。図２の
Ａ〜Ｉの波形は、それぞれ図１中のＡ〜Ｉ点における波
形を示す。スタート信号ＳＴにより制御信号発生部６２
の動作が開始されると、制御信号発生部６２から入力パ
ルス信号ＳＴＰが出力され、この信号によりｎビットシ
フトレジスタＳＲの動作が開始され、ｎビットシフトレ
ジスタＳＲに入力されるクロック信号ＣＫに同期してシ
フトパルスが各端子Ｑ1〜Ｑnから順次シフトして出力さ
れる。前記入力パルス信号ＳＴＰは、ＳＲラッチ１１の
セット端子Ｓに入力されているので、その立ち上がりで
ＳＲラッチ１１がセットされて出力側（Ａ点）の出力波
形は「Ｌ」から「Ｈ」に変化する。

【００２１】次に、ｎビットシフトレジスタＳＲが動作
している最中に、駆動ＩＣにクリア信号ＣＬが入力され
ると、ＡＮＤ回路１２の出力側（Ｂ点）が「Ｈ」とな
り、ＮＯＴ回路１３ａの出力側（Ｃ点）に生じる反転信
号がＤフリップフロップ１４ａのＣＫ端子に入力され、
Ｄフリップフロップ１４ａがセットされてＱ端子（Ｄ
点）が「Ｌ」から「Ｈ」へ変化する。この時点におい
て、ｎビットシフトレジスタＳＲのクリア端子ＣＬへ
は、リセット動作のための信号が入力されないので、シ
フトパルスを出力し続ける。その一方、制御信号発生部
６２においては、クリア信号ＣＬが入力されたことによ
り初期化され、アナログ信号処理部６１を初期化するた
めの制御信号ＣＯＮＴ（アナログ信号処理部６１のリセ
ット信号）を出力し、この制御信号ＣＯＮＴによりアナ
ログ信号処理部６１において初期化が行なわれる。

【００２２】次に、ｎビットシフトレジスタＳＲのｎビ
ット目のシフトパルスの出力により、最終ビットの出力
端子Ｑn（Ｅ点）にシフトパルスが発生すると、ＮＯＴ
回路１３ｂによる反転信号がＤフリップフロップ１４ｂ
のＣＫ端子（Ｆ点）に入力され、その立ち上がりでＤフ
リップフロップ１４ｂがセットされてＱ端子が「Ｌ」か
ら「Ｈ」へ変化するが、Ｑ端子の出力は、バッファ回路
１５ｂ及びＮＯＴ回路１３ｃを介して反転信号がＤフリ
ップフロップ１４ｂのＲ端子に入力されるので、伝搬遅
延時間後にリセットされてＤフリップフロップ１４ｂの
Ｑ端子（Ｇ点）は再び「Ｌ」に変化する。

【００２３】Ｄフリップフロップ１４ｂのＱ端子（Ｇ
点）の波形及びＤフリップフロップ１４ａのＱ端子（Ｄ
点）の波形は、ＮＡＮＤ回路１６へ入力されているの
で、ＮＡＮＤ回路１６の出力側には論理積の反転信号と
なるリセット制御信号が出力され、Ｄフリップフロップ
１４ａのＲ端子に入力されるので、この信号が「Ｌ」と
なると、Ｄフリップフロップ１４ａの回路自身のディレ
イを考慮してＱ端子（Ｄ点）が「Ｈ」から「Ｌ」に変化
する。ＮＡＮＤ回路１６の出力側に生じるリセット制御
信号は、ＮＯＴ回路１３ｅを介してＲＳラッチ１１のリ
セット端子Ｒに入力されている（すなわち、リセット端
子ＲにはＧ点の波形が入力される）ので、ＲＳラッチ１
１の出力端子（Ａ点）はリセット制御信号の立ち上がり
で再び「Ｌ」に変化する。また、ＮＡＮＤ回路１６の出
力側に生じるリセット制御信号は、ＮＯＴ回路１３ｅ，
１３ｆを介してｎビットシフトレジスタＳＲのクリア端
子ＣＬ（Ｉ点）に入力され、ｎビットシフトレジスタＳ
Ｒはリセット制御信号が「Ｌ」となる時に直ちにリセッ
トされる。

【００２４】すなわち、上記した構成を有するパルス発
生回路１によれば、ｎビットシフトレジスタＳＲに入力
パルス信号ＳＴＰが入力されると、ＲＳラッチ１１の出
力であるＡ点信号によりクリア受け付け状態となるが、
外部からクリア信号が入力されてもｎビットシフトレジ
スタＳＲに直ちにリセットされず、Ｄ点信号によりｎビ
ット目のシフトパルス入力待ち状態となる。そして、ｎ
ビットシフトレジスタＳＲがｎビット分シフトが終了し
（Ｅ点信号）、最終ビットが出力終了した時点ではじめ
てＮＡＮＤ回路１６からリセット制御信号が出力され、
Ｉ点信号によりｎビットシフトレジスタＳＲがリセット
されることとなる。

【００２５】次に、上記構造の駆動ＩＣを有する画像読
取装置による画像信号の読み取り動作について、図１，
図３及び図４を参照しながら説明する。受光素子アレイ
４０に原稿からの反射光が照射されると、受光量に応じ
て光電荷が発生しフォトダイオードＰの寄生容量部分に
蓄積される。薄膜トランジスタアレイ５０のゲートにゲ
ートパルス発生回路８０よりパルスが入力されると、ブ
ロック毎に薄膜トランジスタＴがオンして電荷転送が開
始され、蓄積されていた前記電荷が容量部Ｃ1〜Ｃnに転
送される。容量部Ｃ1〜Ｃnの端子電圧は、転送された電
荷に応じて変化し、駆動ＩＣ６０の入力端子ＩＮ1〜Ｉ
Ｎn（図１）に入力される。

【００２６】駆動ＩＣ６０内では、制御信号発生部６２
により出力される制御信号のパルス群により、アナログ
信号処理部６１において駆動ＩＣ６０の入力端子ＩＮ1
〜ＩＮnに入力される信号のオフセットの除去及び増幅
が行なわれ、画像信号をサンプルホールドする。ｎビッ
トシフトレジスタＳＲは、予めリセット制御信号により
リセットされており、制御信号発生部６２からの入力パ
ルス信号ＳＴＰが入力されることによりシフトパルスが
順次出力され、アナログスイッチＳＷ1〜ＳＷnを順次オ
ンして、出力線６３に画像信号ＣＯＭを時系列的に出力
させる（図３におけるＣＯＭ信号）。

【００２７】時系列的に画像信号ＣＯＭを出力している
最中に、クリア信号ＣＬが駆動ＩＣに入力されると、制
御信号発生部６２においては、直ちにリセットしてアナ
ログ信号処理部６１を再び初期状態から動作開始させる
制御信号を出力するが、マルチプレクサ部６４において
は、パルス発生回路１からのリセット制御信号が未だ入
力されてないので動作を続け、シフトパルスを出力し続
ける。そして、ｎビットシフトレジスタＳＲからのｎビ
ット目のシフトパルスが出力されて、全ての画像信号を
読み出した時点でパルス発生回路１から出力されるリセ
ット制御信号によりｎビットシフトレジスタＳＲがリセ
ットされる。

【００２８】すなわち、図３に示すように、次ラインの
アナログ信号処理に必要な期間ｔ0と、前ラインの画像
読み出し動作期間ｔ2とを期間ｔ4だけ並列に処理するこ
とができるので、２ライン以降において、画像読み出し
を行なわない期間ｔ5を短縮することができる。従っ
て、アナログ信号処理に必要な期間ｔ0と、全ビットの
画像の読み出しに必要な期間ｔ1とを加えた期間よりク
リア信号ＣＬの周期ｔ3が短くなるような読み取り動作
をさせることができるので、ライン同期信号であるクリ
ア信号ＣＬの周期ｔ3を短縮して読み取り速度の高速化
を図ることができる。

【００２９】また、上記実施例においては、受光素子ア
レイ４０の各受光素子Ｐに発生する電荷をブロック毎に
容量部Ｃ1〜Ｃnに転送した後に、１個の駆動ＩＣ６０に
より読み出す方式のＴＦＴ駆動型イメージセンサを例に
説明したが、複数の駆動ＩＣを用いる通常方式のイメー
ジセンサを用いた画像読取装置についても適用すること
ができる。

【００３０】

【発明の効果】本発明によれば、駆動ＩＣに入力される
クリア信号及びマルチプレクサ部におけるｎビットシフ
トレジスタのｎビット目のパルス信号出力があった時
に、パルス出力手段からリセット制御パルスを出力し、
ｎビット目のパルス信号出力に同期させてマルチプレク
サ部のリセット動作を行なうようにするので、クリア信
号が入力されることにより制御信号発生部が初期化さ
れ、アナログ信号処理部へ初期化のための制御信号を発
生させて行なうアナログ信号処理部のリセット動作と、
マルチプレクサ部のリセット動作を分離することができ
る。従って、マルチプレクサ部による画像信号の読み出
し途中においてクリア信号が入力された場合において
も、マルチプレクサ部を直ちにリセット動作させること
なくｎビットシフトレジスタのｎビット目のパルス信号
出力の立ち下がりまで画像信号の読み出しを続けるの
で、残余画素信号の損失を防止することなく、マルチプ
レクサ部による画像信号の読み出しと、アナログ信号処
理部の初期化とを並列に処理することができる。よっ
て、アナログ信号処理に必要な期間と、全ビットの画像
の読み出しに必要な期間とを加えた期間よりクリア信号
ＣＬの周期ｔ3が短くなるような読み取り動作をさせる
ことができ、ライン同期信号であるクリア信号ＣＬの周
期ｔ3を短縮して読み取り速度の高速化を図ることがで
きる。

【図面の簡単な説明】

【図１】 本発明の一実施例による画像読取装置の駆動
ＩＣ部分のブロック図である。

【図２】 図１の画像読取装置によるリセット制御信号
を発生させるための駆動ＩＣの動作を示すタイミングチ
ャート図である。

【図３】 図１の画像読取装置の画像信号の読み取り動
作を行なうためのタイミングチャート図である。

【図４】 画像読取装置の等価回路図である。

【図５】 （ａ）及び（ｂ）はそれぞれ図４の画像読取
装置の画像信号の読み取り動作を行なうためのタイミン
グチャート図である。

【符号の説明】

１…パルス発生回路、 ４０…受光素子アレイ、 ５０
…薄膜トランジスタアレイ、 ６０…駆動ＩＣ、 ６１
…アナログ信号処理部、 ６２…制御信号発生部、 ６
３…出力線、 ６４…マルチプレクサ部、 ＳＲ…シフ
トレジスタ、Ｐ…受光素子、 Ｃ1〜Ｃn…容量部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ｎ個の受光素子をライン状に配列した受
   光素子アレイと、各受光素子で発生した電荷を蓄積する
   容量部と、前記各電荷を画像信号として時系列的に出力
   する駆動ＩＣとを有し、該駆動ＩＣは、電荷を画像信号
   として処理するためのｎビットのアナログ信号処理部
   と、該アナログ信号処理部の制御を行なう制御信号を発
   生する制御信号発生部と、ｎビットシフトレジスタから
   シフトして出力される各パルス信号を受けて前記画像信
   号を順次時系列的に読み出すマルチプレクサ部とから構
   成され、前記駆動ＩＣに入力されるクリア信号に基づい
   てマルチプレクサ部をリセットするとともに、前記クリ
   ア信号により制御信号発生部が初期化されアナログ信号
   処理部へ初期化のための制御信号を発生させる画像読取
   装置において、 前記クリア信号及び前記マルチプレクサ部におけるｎビ
   ットシフトレジスタのｎビット目のパルス信号出力があ
   った時にリセット制御パルスを出力するパルス出力手段
   を設けることにより、前記ｎビット目のパルス信号出力
   に同期させてマルチプレクサ部のリセット動作を行なう
   ことを特徴とする画像読取装置。