JPH077742A - ビデオ信号処理システム - Google Patents
ビデオ信号処理システムInfo
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- JPH077742A JPH077742A JP6042835A JP4283594A JPH077742A JP H077742 A JPH077742 A JP H077742A JP 6042835 A JP6042835 A JP 6042835A JP 4283594 A JP4283594 A JP 4283594A JP H077742 A JPH077742 A JP H077742A
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- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
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- H04N9/00—Details of colour television systems
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- H04N9/64—Circuits for processing colour signals
- H04N9/66—Circuits for processing colour signals for synchronous demodulators
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/77—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase
- H04N9/78—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase for separating the brightness signal or the chrominance signal from the colour television signal, e.g. using comb filter
Abstract
(57)【要約】
【構成】 ＡＤＣ１１からのサンプルは、バースト・ロ
ック・クロック発生器１２に供給される。この発生器１
２は、副搬送波の４倍周波数のクロック４Ｆｓｃと、別
のクロック信号Ｆｓｃおよび２Ｆｓｃとを発生する。ク
ロック発生器１２で発生したこれら３種のクロック信号
は、サンプル・クロック位相エンコーダ１３に印加され
る。位相エンコーダ１３は、その時のサンプリング・ク
ロック・サイクルの位相に対応したバイナリ符号化ワー
ドを生成する。またＡＤＣ１１から出力されたＰＣＭサ
ンプルは、バースト・ロック・サンプルをライン・ロッ
ク・サンプル・レートに変換するバッファ・メモリ１７
に供給される。 【効果】 バーストにロックされたデジタル・ビデオ・
サンプルを、ラインにロックされたサンプルに変換する
ビデオ信号処理システムを得ることができる。
ック・クロック発生器１２に供給される。この発生器１
２は、副搬送波の４倍周波数のクロック４Ｆｓｃと、別
のクロック信号Ｆｓｃおよび２Ｆｓｃとを発生する。ク
ロック発生器１２で発生したこれら３種のクロック信号
は、サンプル・クロック位相エンコーダ１３に印加され
る。位相エンコーダ１３は、その時のサンプリング・ク
ロック・サイクルの位相に対応したバイナリ符号化ワー
ドを生成する。またＡＤＣ１１から出力されたＰＣＭサ
ンプルは、バースト・ロック・サンプルをライン・ロッ
ク・サンプル・レートに変換するバッファ・メモリ１７
に供給される。 【効果】 バーストにロックされたデジタル・ビデオ・
サンプルを、ラインにロックされたサンプルに変換する
ビデオ信号処理システムを得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオ信号処理システ
ムに関し、より具体的にいえば、第１のクロックに同期
した（たとえばバーストにロックされた）ビデオ・サン
プルを、第２のクロックに同期した（たとえば水平同期
信号にロックされた）ビデオ・サンプルに変換するため
の装置を使用したシステムに関するものである。
ムに関し、より具体的にいえば、第１のクロックに同期
した（たとえばバーストにロックされた）ビデオ・サン
プルを、第２のクロックに同期した（たとえば水平同期
信号にロックされた）ビデオ・サンプルに変換するため
の装置を使用したシステムに関するものである。
【０００２】
【背景技術】デジタルＴＶ受像機の様なデジタル・ビデ
オ信号処理システムは、通常、ビデオ信号のバースト成
分に同期したサンプリング・クロックによってアナログ
・ビデオ信号をデジタル・サンプリングに変換する。サ
ンプリング・クロックをバーストに同期させると、すな
わちデジタル・ビデオ・サンプルをバーストに同期させ
ると、複合ビデオ信号のカラー成分の復調とカラー信号
処理に都合が良い。
オ信号処理システムは、通常、ビデオ信号のバースト成
分に同期したサンプリング・クロックによってアナログ
・ビデオ信号をデジタル・サンプリングに変換する。サ
ンプリング・クロックをバーストに同期させると、すな
わちデジタル・ビデオ・サンプルをバーストに同期させ
ると、複合ビデオ信号のカラー成分の復調とカラー信号
処理に都合が良い。
【０００３】２倍周波数走査（順次走査）という様な或
種の受像機の改善にとってはライン周波数に位相ロック
されたサンプルを得ることが望ましい。標準ＮＴＳＣ信
号では、バーストにロックされたサンプリング・クロッ
クはライン周波数にも同期しているが、非標準信号やＰ
ＡＬビデオ信号のバーストにロックされたデジタル・ビ
デオ・サンプルはライン周波数にロックされていない。
種の受像機の改善にとってはライン周波数に位相ロック
されたサンプルを得ることが望ましい。標準ＮＴＳＣ信
号では、バーストにロックされたサンプリング・クロッ
クはライン周波数にも同期しているが、非標準信号やＰ
ＡＬビデオ信号のバーストにロックされたデジタル・ビ
デオ・サンプルはライン周波数にロックされていない。
【０００４】従って、バーストにロックされたデジタル
・ビデオ・サンプルをラインにロックされたサンプルに
変換する装置が要求されている。この変換を行う場合
に、サンプルの位相と、ラインにロックされたクロック
の位相との間の対応は、普通のデジタル・カラー復号装
置を利用する場合にも維持されねばならない。
・ビデオ・サンプルをラインにロックされたサンプルに
変換する装置が要求されている。この変換を行う場合
に、サンプルの位相と、ラインにロックされたクロック
の位相との間の対応は、普通のデジタル・カラー復号装
置を利用する場合にも維持されねばならない。
【０００５】
【発明の概要】よって本発明の目的は、上述の点に鑑
み、バーストにロックされたデジタル・ビデオ・サンプ
ルを、ラインにロックされたサンプルに変換するビデオ
信号処理システムを提供することにある。
み、バーストにロックされたデジタル・ビデオ・サンプ
ルを、ラインにロックされたサンプルに変換するビデオ
信号処理システムを提供することにある。
【０００６】この発明の一実施例に従った、カラー成分
を含んでいる複合ビデオ信号を処理するためのビデオ信
号処理システムでは、ビデオ信号は、上記カラー成分の
規則的に繰返す位相でサンプルされたビデオ信号サンプ
ルとして、サンプルされたデータ・フォーマットで出現
する。このシステムは、上記ビデオ信号サンプルに同期
したサンプル・クロック信号（ｓａｍｐｌｅ ｃｌｏｃ
ｋ ｓｉｇｎａｌ）の信号源と、上記サンプル・クロッ
ク信号とは非同期の処理クロック信号（ｐｒｏｃｅｓｓ
ｉｎｇ ｃｌｏｃｋ ｓｉｇｎａｌ）の信号源とを持っ
ている。サンプル・クロック信号源には位相符号化手段
が結合されており、上記ビデオ信号サンプルの各サンプ
リング位相に対応するサンプル・クロック・デジタルコ
ードを生成する。上記ビデオ信号サンプルおよび上記サ
ンプル・クロック・デジタルコードを受け入れるための
入力ポートを持ったメモリ手段が設けられており、この
メモリ手段は上記ビデオ信号サンプルおよびそれに関係
した各々のデジタルコードを上記サンプル・クロック信
号に同期してストアし、また、このストアされた上記ビ
デオ信号サンプルおよびそれに関連した各々のデジタル
コードを上記処理クロック信号と同期して読み出すもの
であって、このストア動作および読み出し動作は同時的
に生ずる。
を含んでいる複合ビデオ信号を処理するためのビデオ信
号処理システムでは、ビデオ信号は、上記カラー成分の
規則的に繰返す位相でサンプルされたビデオ信号サンプ
ルとして、サンプルされたデータ・フォーマットで出現
する。このシステムは、上記ビデオ信号サンプルに同期
したサンプル・クロック信号（ｓａｍｐｌｅ ｃｌｏｃ
ｋ ｓｉｇｎａｌ）の信号源と、上記サンプル・クロッ
ク信号とは非同期の処理クロック信号（ｐｒｏｃｅｓｓ
ｉｎｇ ｃｌｏｃｋ ｓｉｇｎａｌ）の信号源とを持っ
ている。サンプル・クロック信号源には位相符号化手段
が結合されており、上記ビデオ信号サンプルの各サンプ
リング位相に対応するサンプル・クロック・デジタルコ
ードを生成する。上記ビデオ信号サンプルおよび上記サ
ンプル・クロック・デジタルコードを受け入れるための
入力ポートを持ったメモリ手段が設けられており、この
メモリ手段は上記ビデオ信号サンプルおよびそれに関係
した各々のデジタルコードを上記サンプル・クロック信
号に同期してストアし、また、このストアされた上記ビ
デオ信号サンプルおよびそれに関連した各々のデジタル
コードを上記処理クロック信号と同期して読み出すもの
であって、このストア動作および読み出し動作は同時的
に生ずる。
【０００７】たとえば、上記処理クロック信号は複合ビ
デオ信号の水平同期成分に位相ロックされている。そし
て、この処理システムは上記メモリ手段に結合された利
用手段（ｕｔｉｌｉｚａｔｉｏｎ ｍｅａｎｓ）を持っ
ており、この利用手段は上記デジタルコードに応答して
複合ビデオ信号のカラー成分を復調するために上記デジ
タルコードに応答する。
デオ信号の水平同期成分に位相ロックされている。そし
て、この処理システムは上記メモリ手段に結合された利
用手段（ｕｔｉｌｉｚａｔｉｏｎ ｍｅａｎｓ）を持っ
ており、この利用手段は上記デジタルコードに応答して
複合ビデオ信号のカラー成分を復調するために上記デジ
タルコードに応答する。
【０００８】
【実施例】以下、本発明を図面を参照しつゝ説明する。
【０００９】図１には、カラー・バースト基準信号（Ｂ
ＵＲＳＴ）の一部と、位相ロックされた副搬送波周波数
の４倍の周波数のクロック（４Ｆｓｃ）の関係が示され
ている。バースト波形上の×点は、４Ｆｓｃクロックに
応じてバースト信号がサンプルされる一連の点を示して
いる。図示されたこのサンプリング点は、カラー信号の
復号を簡単化するように選ばれている。バースト周波数
は３．５８ＭＨｚ（ＮＴＳＣ方式）で１サイクル当り４
個のサンプルが抽出される。カラーバーストは、−（Ｂ
−Ｙ）色差信号に相当し、またサンプリング点の１つが
バーストのピーク点で生じる。その次に続く３個のサン
プリング点は９０度の位相間隔で発生する。デジタルＴ
Ｖシステムの設計者にとって周知のように、これら後者
の３個のサンプリング点は、それぞれ、（Ｒ−Ｙ），
（Ｂ−Ｙ）および−（Ｒ−Ｙ）色差サンプルに相当す
る。
ＵＲＳＴ）の一部と、位相ロックされた副搬送波周波数
の４倍の周波数のクロック（４Ｆｓｃ）の関係が示され
ている。バースト波形上の×点は、４Ｆｓｃクロックに
応じてバースト信号がサンプルされる一連の点を示して
いる。図示されたこのサンプリング点は、カラー信号の
復号を簡単化するように選ばれている。バースト周波数
は３．５８ＭＨｚ（ＮＴＳＣ方式）で１サイクル当り４
個のサンプルが抽出される。カラーバーストは、−（Ｂ
−Ｙ）色差信号に相当し、またサンプリング点の１つが
バーストのピーク点で生じる。その次に続く３個のサン
プリング点は９０度の位相間隔で発生する。デジタルＴ
Ｖシステムの設計者にとって周知のように、これら後者
の３個のサンプリング点は、それぞれ、（Ｒ−Ｙ），
（Ｂ−Ｙ）および−（Ｒ−Ｙ）色差サンプルに相当す
る。
【００１０】−（Ｂ−Ｙ），（Ｒ−Ｙ），（Ｂ−Ｙ）お
よび−（Ｒ−Ｙ）サンプルに連続的に対応させれば、こ
のインターリーブされたサンプルを分解（デマルチプレ
キシング）することによって、デジタル・クロミナンス
信号の直交成分を分離することができる。或いは、４個
のインターリーブされたサンプルより成る各シーケンス
のうちの２個のみを選択することによって、直交成分の
分離と復調を行うことができる。たとえば、（Ｒ−Ｙ）
サンプルと（Ｂ−Ｙ）サンプルのみを選択してそれらを
それぞれの出力ポートに生成するデマルチプレクサを使
えば、復調された（Ｒ−Ｙ）色差信号と（Ｂ−Ｙ）色差
信号を得ることができる。図１に示された（Ｒ−Ｙ）CL
クロックと（Ｂ−Ｙ）CLクロックとは、上記の様な復調
を行なうのに使用されるものである。この様な簡単なク
ロミナンス信号の復調を行うには、復調用のクロックの
位相は、サンプリング・クロックに対して固定された関
係に維持されなければならない。
よび−（Ｒ−Ｙ）サンプルに連続的に対応させれば、こ
のインターリーブされたサンプルを分解（デマルチプレ
キシング）することによって、デジタル・クロミナンス
信号の直交成分を分離することができる。或いは、４個
のインターリーブされたサンプルより成る各シーケンス
のうちの２個のみを選択することによって、直交成分の
分離と復調を行うことができる。たとえば、（Ｒ−Ｙ）
サンプルと（Ｂ−Ｙ）サンプルのみを選択してそれらを
それぞれの出力ポートに生成するデマルチプレクサを使
えば、復調された（Ｒ−Ｙ）色差信号と（Ｂ−Ｙ）色差
信号を得ることができる。図１に示された（Ｒ−Ｙ）CL
クロックと（Ｂ−Ｙ）CLクロックとは、上記の様な復調
を行なうのに使用されるものである。この様な簡単なク
ロミナンス信号の復調を行うには、復調用のクロックの
位相は、サンプリング・クロックに対して固定された関
係に維持されなければならない。
【００１１】バーストにロックされたクロック（ｂｕｒ
ｓｔ ｌｏｃｋｅｄ ｃｌｏｃｋ：以下、バースト・ロ
ック・クロックともいう）で信号をサンプルし、このバ
ースト・ロック・クロックと非同期のラインにロックさ
れたクロック（ｌｉｎｅ ｌｏｃｋｅｄ ｃｌｏｃｋ：
以下、ライン・ロック・クロックともいう）で上記サン
プルを処理するデジタルＴＶシステムでは、そのサンプ
ル位相と処理クロック位相との間にほとんど或いは全く
位相の整一性（コヒーレンス）が無い。一般に、これは
ビデオ信号のルミナンス成分を処理する際には重要なこ
とではない。しかし、これは例えば、ビデオ信号のクロ
ミナンス成分の簡略化された復調方式にとって妨げとな
る。しかし、非同期クロックで動作する処理回路は、一
般に、サンプルがサンプル・クロック位相情報と共に供
給されるならば、或いはバースト・クロックから非同期
クロックへの変換装置がサンプル位相をクロック位相と
一致させるならば、通常のカラー信号処理回路で構成す
ることができる。以下の説明において、上記非同期クロ
ックをライン・ロック・クロックということにする。
ｓｔ ｌｏｃｋｅｄ ｃｌｏｃｋ：以下、バースト・ロ
ック・クロックともいう）で信号をサンプルし、このバ
ースト・ロック・クロックと非同期のラインにロックさ
れたクロック（ｌｉｎｅ ｌｏｃｋｅｄ ｃｌｏｃｋ：
以下、ライン・ロック・クロックともいう）で上記サン
プルを処理するデジタルＴＶシステムでは、そのサンプ
ル位相と処理クロック位相との間にほとんど或いは全く
位相の整一性（コヒーレンス）が無い。一般に、これは
ビデオ信号のルミナンス成分を処理する際には重要なこ
とではない。しかし、これは例えば、ビデオ信号のクロ
ミナンス成分の簡略化された復調方式にとって妨げとな
る。しかし、非同期クロックで動作する処理回路は、一
般に、サンプルがサンプル・クロック位相情報と共に供
給されるならば、或いはバースト・クロックから非同期
クロックへの変換装置がサンプル位相をクロック位相と
一致させるならば、通常のカラー信号処理回路で構成す
ることができる。以下の説明において、上記非同期クロ
ックをライン・ロック・クロックということにする。
【００１２】図２は、カラー・バーストに位相ロックさ
れたサンプリング・クロック信号に同期してアナログ・
ビデオ信号をパルスコード変調されたフォーマット（Ｐ
ＣＭ２進数）に変換し、次に、このＰＣＭ符号化ワード
（ｃｏｄｅｗｏｒｄ）を、例えばビデオ信号の水平同期
成分に位相ロックされたクロック信号に同期して処理す
るための、ビデオ信号処理システムの一部を示す。この
システムにおいて、上記サンプリング・クロック信号の
位相は符号化される。クロック位相符号化ワードは、こ
のシステムでサンプル位相を処理システムのクロック位
相に関連させるために、上記ＰＣＭビデオ・サンプル符
号化ワードと結び付けられる。
れたサンプリング・クロック信号に同期してアナログ・
ビデオ信号をパルスコード変調されたフォーマット（Ｐ
ＣＭ２進数）に変換し、次に、このＰＣＭ符号化ワード
（ｃｏｄｅｗｏｒｄ）を、例えばビデオ信号の水平同期
成分に位相ロックされたクロック信号に同期して処理す
るための、ビデオ信号処理システムの一部を示す。この
システムにおいて、上記サンプリング・クロック信号の
位相は符号化される。クロック位相符号化ワードは、こ
のシステムでサンプル位相を処理システムのクロック位
相に関連させるために、上記ＰＣＭビデオ・サンプル符
号化ワードと結び付けられる。
【００１３】以下の各図において、細い矢印をつけた線
は、付加斜線とその斜線に付記した並列接続数を示す数
字とが付けられていない限り、一般に１本の導体による
接続を示している。幅の広い矢印は多数の線より成るバ
スを示す。図２において、例えばチューナ／検波器から
のベースバンド複合ビデオ信号は、端子１０を介してア
ナログ／デジタル変換器（ＡＤＣ）１１のアナログ入力
端子に供給される。ＡＤＣ１１は、バースト・ロック・
クロック発生器１２からのサンプリング・クロックに応
じて、その入力に供給されたアナログ信号のＰＣＭ化信
号を生成する。ＡＤＣ１１から出力されたＰＣＭサンプ
ルはカラー副搬送波周波数の４倍のレートで発生する。
そして、このＰＣＭサンプルは、複合ビデオ信号のクロ
ミナンス成分のサンプルが例えば繰返し間欠的に連続す
る（Ｒ−Ｙ）n ，（Ｂ−Ｙ）n ，−（Ｒ−Ｙ）n および
−（Ｂ−Ｙ）n の順序で発生するように、副搬送波に位
相ロックされる。
は、付加斜線とその斜線に付記した並列接続数を示す数
字とが付けられていない限り、一般に１本の導体による
接続を示している。幅の広い矢印は多数の線より成るバ
スを示す。図２において、例えばチューナ／検波器から
のベースバンド複合ビデオ信号は、端子１０を介してア
ナログ／デジタル変換器（ＡＤＣ）１１のアナログ入力
端子に供給される。ＡＤＣ１１は、バースト・ロック・
クロック発生器１２からのサンプリング・クロックに応
じて、その入力に供給されたアナログ信号のＰＣＭ化信
号を生成する。ＡＤＣ１１から出力されたＰＣＭサンプ
ルはカラー副搬送波周波数の４倍のレートで発生する。
そして、このＰＣＭサンプルは、複合ビデオ信号のクロ
ミナンス成分のサンプルが例えば繰返し間欠的に連続す
る（Ｒ−Ｙ）n ，（Ｂ−Ｙ）n ，−（Ｒ−Ｙ）n および
−（Ｂ−Ｙ）n の順序で発生するように、副搬送波に位
相ロックされる。
【００１４】ＡＤＣ１１からのサンプルは、バースト・
ロック・クロック発生器１２に供給される。この発生器
１２は、副搬送波の４倍周波数のクロック４Ｆｓｃと、
別のクロック信号Ｆｓｃおよび２Ｆｓｃとを発生する。
ロック・クロック発生器１２に供給される。この発生器
１２は、副搬送波の４倍周波数のクロック４Ｆｓｃと、
別のクロック信号Ｆｓｃおよび２Ｆｓｃとを発生する。
【００１５】クロック発生器１２で発生したこれら３種
のクロック信号は、サンプル・クロック位相エンコーダ
１３に印加される。位相エンコーダ１３は、その時のサ
ンプリング・クロック・サイクルの位相に対応したバイ
ナリ符号化ワード（ｂｉｎａｒｙ ｃｏｄｅｗｏｒｄ）
を生成する。例えば、−（Ｂ−Ｙ），（Ｒ−Ｙ），（Ｂ
−Ｙ）および−（Ｒ−Ｙ）信号軸に沿ったサンプルに対
応するサンプリング・クロック・バイナリ・コードは、
それぞれ符号化ワード００，０１，１０および１１とな
る。この対応関係は図１に示されている。
のクロック信号は、サンプル・クロック位相エンコーダ
１３に印加される。位相エンコーダ１３は、その時のサ
ンプリング・クロック・サイクルの位相に対応したバイ
ナリ符号化ワード（ｂｉｎａｒｙ ｃｏｄｅｗｏｒｄ）
を生成する。例えば、−（Ｂ−Ｙ），（Ｒ−Ｙ），（Ｂ
−Ｙ）および−（Ｒ−Ｙ）信号軸に沿ったサンプルに対
応するサンプリング・クロック・バイナリ・コードは、
それぞれ符号化ワード００，０１，１０および１１とな
る。この対応関係は図１に示されている。
【００１６】図３は、バースト・ロック・クロック発生
器１２の一実施例の構成をブロック形式で示すと共に、
クロック位相エンコーダ１３の論理回路構成を示してい
る。このバースト・ロック・クロック発生器１２の構成
は既に知られているものである。図３において、ＡＤＣ
は位相ロック・ループの一部をなしており、そのため、
位相検出器はバイナリ・デバイスである。端子１０に供
給されるアナログ信号に応答するようこの位相ロック・
ループが構成されていることは、容易に理解されよう。
器１２の一実施例の構成をブロック形式で示すと共に、
クロック位相エンコーダ１３の論理回路構成を示してい
る。このバースト・ロック・クロック発生器１２の構成
は既に知られているものである。図３において、ＡＤＣ
は位相ロック・ループの一部をなしており、そのため、
位相検出器はバイナリ・デバイスである。端子１０に供
給されるアナログ信号に応答するようこの位相ロック・
ループが構成されていることは、容易に理解されよう。
【００１７】図３に示すクロック位相エンコーダ１３
は、この機能を果すために使用できる回路の一例であ
る。クロック位相エンコーダ１３のＡＮＤゲートおよび
ＯＲゲートは図１の４Ｆｓｃ，２ＦｓｃおよびＦｓｃク
ロック波形を図中に示した符号化ワードに変換する。バ
ッファ・メモリ１７（図２参照）の入力タイミングによ
っては、クロック位相エンコーダ１３の出力とメモリ１
７の間にラッチを入れて４Ｆｓｃの１クロック周期全体
に対してクロック位相コードを維持することが望まし
い。
は、この機能を果すために使用できる回路の一例であ
る。クロック位相エンコーダ１３のＡＮＤゲートおよび
ＯＲゲートは図１の４Ｆｓｃ，２ＦｓｃおよびＦｓｃク
ロック波形を図中に示した符号化ワードに変換する。バ
ッファ・メモリ１７（図２参照）の入力タイミングによ
っては、クロック位相エンコーダ１３の出力とメモリ１
７の間にラッチを入れて４Ｆｓｃの１クロック周期全体
に対してクロック位相コードを維持することが望まし
い。
【００１８】Ｆｓｃと２Ｆｓｃのクロック波形は、４個
の符号化ワードの列を発生するに充分な情報を含んでい
る。例えば、サンプル−（Ｂ−Ｙ），（Ｒ−Ｙ），（Ｂ
−Ｙ）および−（Ｒ−Ｙ）にそれぞれ対応するように符
号化ワード１０，０１，００および１１を選んだとすれ
ば、ＭＳＢクロック位相コード・ビットおよびＬＳＢク
ロック位相コード・ビットとして、それぞれＦｓｃクロ
ック信号および２Ｆｓｃクロック信号を利用することが
できる。このクロック位相符号化ワードの選択は全く自
由で、たゞ最終的にこの符号化ワードを使用するデコー
ダの設計に関係があるだけである。
の符号化ワードの列を発生するに充分な情報を含んでい
る。例えば、サンプル−（Ｂ−Ｙ），（Ｒ−Ｙ），（Ｂ
−Ｙ）および−（Ｒ−Ｙ）にそれぞれ対応するように符
号化ワード１０，０１，００および１１を選んだとすれ
ば、ＭＳＢクロック位相コード・ビットおよびＬＳＢク
ロック位相コード・ビットとして、それぞれＦｓｃクロ
ック信号および２Ｆｓｃクロック信号を利用することが
できる。このクロック位相符号化ワードの選択は全く自
由で、たゞ最終的にこの符号化ワードを使用するデコー
ダの設計に関係があるだけである。
【００１９】再び図２に戻ると、ＡＤＣ１１から出力さ
れたＰＣＭサンプルは、バースト・ロック・サンプル
（ｂｕｒｓｔ ｌｏｃｋｅｄ ｓａｍｐｌｅ）をライン
・ロック・サンプル・レート（ｌｉｎｅ ｌｏｃｋｅｄ
ｓａｍｐｌｅ ｒａｔｅ）に変換するバッファ・メモ
リ１７に供給される。
れたＰＣＭサンプルは、バースト・ロック・サンプル
（ｂｕｒｓｔ ｌｏｃｋｅｄ ｓａｍｐｌｅ）をライン
・ロック・サンプル・レート（ｌｉｎｅ ｌｏｃｋｅｄ
ｓａｍｐｌｅ ｒａｔｅ）に変換するバッファ・メモ
リ１７に供給される。
【００２０】バッファ・メモリ１７は、先入れ先出し
（ファースト・イン・ファースト・アウト）型の、すな
わちＦＩＦＯメモリとして一般的に知られているメモリ
・システムの一形態のものである。図２の回路で使用す
るＦＩＦＯメモリの一例は、図７を参照して後述する。
（ファースト・イン・ファースト・アウト）型の、すな
わちＦＩＦＯメモリとして一般的に知られているメモリ
・システムの一形態のものである。図２の回路で使用す
るＦＩＦＯメモリの一例は、図７を参照して後述する。
【００２１】バッファ・メモリ１７は、データを或る第
１のレートで記憶位置に書き込み、またこれと同時に、
この第１のレートは非同期の第２のレートで記憶位置か
らデータ読み出しができるものである。
１のレートで記憶位置に書き込み、またこれと同時に、
この第１のレートは非同期の第２のレートで記憶位置か
らデータ読み出しができるものである。
【００２２】書き込みアドレス・カウンタ１５は、バー
スト・ロック・クロック発生器１２からの４Ｆｓｃサン
プリング・クロックに応答して、ＡＤＣ１１からのＰＣ
Ｍサンプル符号化ワードおよびクロック位相エンコーダ
１３からのサンプリング・クロック符号化ワードの出現
に同期したアドレス符号化ワードを発生する。書き込み
アドレス・カウンタ１５からのアドレス符号化ワード
は、バッファ・メモリ１７の書き込みアドレス入力ポー
トＷ／Ａに印加され、各ＰＣＭビデオ・サンプルをその
メモリ中の特定記憶位置に割り当てる。
スト・ロック・クロック発生器１２からの４Ｆｓｃサン
プリング・クロックに応答して、ＡＤＣ１１からのＰＣ
Ｍサンプル符号化ワードおよびクロック位相エンコーダ
１３からのサンプリング・クロック符号化ワードの出現
に同期したアドレス符号化ワードを発生する。書き込み
アドレス・カウンタ１５からのアドレス符号化ワード
は、バッファ・メモリ１７の書き込みアドレス入力ポー
トＷ／Ａに印加され、各ＰＣＭビデオ・サンプルをその
メモリ中の特定記憶位置に割り当てる。
【００２３】読み出しアドレス・カウンタ１６から出力
された読み出しアドレス符号化ワードは、バッファ・メ
モリ１７の読み出しアドレス入力ポートＲ／Ａに印加さ
れる。この読み出しアドレス符号化ワードに応答し、バ
ッファ・メモリ１７は、その読み出しアドレス符号化ワ
ードの発生に同期したレートで、一連のＰＣＭビデオ・
クロック位相符号化ワードを出力する。
された読み出しアドレス符号化ワードは、バッファ・メ
モリ１７の読み出しアドレス入力ポートＲ／Ａに印加さ
れる。この読み出しアドレス符号化ワードに応答し、バ
ッファ・メモリ１７は、その読み出しアドレス符号化ワ
ードの発生に同期したレートで、一連のＰＣＭビデオ・
クロック位相符号化ワードを出力する。
【００２４】読み出しアドレス・カウンタ１６は、ライ
ン・ロック・クロック発生器１４からのクロック信号４
Ｆｓｃ′に応答して、読み出しアドレス符号化ワードを
生成する。クロック信号４Ｆｓｃ′の周波数は、サンプ
リング・クロック４Ｆｓｃの周波数と実質的に等しいも
のとする（もし入力ビデオ信号がＰＡＬ信号であれば、
４Ｆｓｃクロックの周波数は１７．７３４４７５ＭＨｚ
であり、４Ｆｓｃ′クロックの周波数は１７．７３４３
７５ＭＨｚである）。
ン・ロック・クロック発生器１４からのクロック信号４
Ｆｓｃ′に応答して、読み出しアドレス符号化ワードを
生成する。クロック信号４Ｆｓｃ′の周波数は、サンプ
リング・クロック４Ｆｓｃの周波数と実質的に等しいも
のとする（もし入力ビデオ信号がＰＡＬ信号であれば、
４Ｆｓｃクロックの周波数は１７．７３４４７５ＭＨｚ
であり、４Ｆｓｃ′クロックの周波数は１７．７３４３
７５ＭＨｚである）。
【００２５】或いは、ＡＤＣ１１からのサンプル・レー
トについて、バッファ・メモリ１７へそのサンプルを印
加する前に、より低いレートに変換することもできる。
この新たな低いサンプル・レートＦsampleはバースト・
クロックにロックされる。このような低いレートのサン
プルに適合させるために、読み出しクロックＦsample′
は実質的に上記Ｆsampleレートと等しくする。
トについて、バッファ・メモリ１７へそのサンプルを印
加する前に、より低いレートに変換することもできる。
この新たな低いサンプル・レートＦsampleはバースト・
クロックにロックされる。このような低いレートのサン
プルに適合させるために、読み出しクロックＦsample′
は実質的に上記Ｆsampleレートと等しくする。
【００２６】ライン・ロック・クロック発生器１４は、
端子１０に生ずるアナログ複合ビデオ信号の水平同期成
分に応じて、４Ｆｓｃクロック信号と実質的に等しくか
つビデオ信号の水平同期成分に位相ロックされたクロッ
ク信号４Ｆｓｃ′を発生する。ライン・ロック・クロッ
ク発生器１４は、ビデオ信号処理回路の分野の専門家に
とって知られている通常の位相ロック・ループ回路より
成るものである。或る種の用途では、端子１０に到来す
るビデオ信号とは別の信号源から４Ｆｓｃ′クロックを
取り出すこともできることに注意されたい。
端子１０に生ずるアナログ複合ビデオ信号の水平同期成
分に応じて、４Ｆｓｃクロック信号と実質的に等しくか
つビデオ信号の水平同期成分に位相ロックされたクロッ
ク信号４Ｆｓｃ′を発生する。ライン・ロック・クロッ
ク発生器１４は、ビデオ信号処理回路の分野の専門家に
とって知られている通常の位相ロック・ループ回路より
成るものである。或る種の用途では、端子１０に到来す
るビデオ信号とは別の信号源から４Ｆｓｃ′クロックを
取り出すこともできることに注意されたい。
【００２７】ライン・ロック・クロック発生器１４は、
また、アドレス・カウンタ１５，１６およびバッファ・
メモリ１７を周期的にリセットするリセット信号Ｒも発
生する。リセットパルスの周波数は、クロック４Ｆｓｃ
と４Ｆｓｃ′との間の予想された周波数差およびバッフ
ァ・メモリ１７の大きさによって決まる。この周波数差
が小さければ、そのリセット周波数は垂直レートに相当
したものとなるが、周波数差が大きく及び／又はメモリ
の寸法が小さければ、そのリセット周波数は水平レート
に相当したものとなる。リセットは、そのリセット機能
によりビデオ情報が損失することが無いように、帰線期
間中に行うことが望ましい。
また、アドレス・カウンタ１５，１６およびバッファ・
メモリ１７を周期的にリセットするリセット信号Ｒも発
生する。リセットパルスの周波数は、クロック４Ｆｓｃ
と４Ｆｓｃ′との間の予想された周波数差およびバッフ
ァ・メモリ１７の大きさによって決まる。この周波数差
が小さければ、そのリセット周波数は垂直レートに相当
したものとなるが、周波数差が大きく及び／又はメモリ
の寸法が小さければ、そのリセット周波数は水平レート
に相当したものとなる。リセットは、そのリセット機能
によりビデオ情報が損失することが無いように、帰線期
間中に行うことが望ましい。
【００２８】バッファ・メモリ１７から読み出されたビ
デオ・サンプルはビデオ信号処理回路１８に印加され、
そこで４Ｆｓｃ′クロックレートにて同期的に処理され
る。
デオ・サンプルはビデオ信号処理回路１８に印加され、
そこで４Ｆｓｃ′クロックレートにて同期的に処理され
る。
【００２９】カラー信号の処理が無ければ、デジタル・
ビデオ信号処理は一般にサンプリング・クロックの位相
には影響されない。カラー信号処理は、また、直交関係
にある色差信号の分離と復調を除いて、クロック位相に
は影響されない。図４は、図２に示したデジタル・ビデ
オ信号処理回路１８中に組み込むことのできる、色差信
号の分離器（ｓｅｐａｒａｔｏｒ）および復調器（ｄｅ
ｍｏｄｕｌａｔｏｒ）を示している。
ビデオ信号処理は一般にサンプリング・クロックの位相
には影響されない。カラー信号処理は、また、直交関係
にある色差信号の分離と復調を除いて、クロック位相に
は影響されない。図４は、図２に示したデジタル・ビデ
オ信号処理回路１８中に組み込むことのできる、色差信
号の分離器（ｓｅｐａｒａｔｏｒ）および復調器（ｄｅ
ｍｏｄｕｌａｔｏｒ）を示している。
【００３０】図４において、バス１９上に現われるバッ
ファ・メモリ１７からの一連のサンプルは、デジタル帯
域通過フィルタ（ＢＰＦ）２５に印加されるビデオ・サ
ンプルと、遅延素子２７に印加されるサンプル・クロッ
ク位相コードとに分離される。デジタル帯域通過フィル
タ２５は有限インパルス応答フィルタであって、複合ビ
デオ信号のクロミナンス成分が占める周波数スペクトル
部分を通過させ、ルミナンス成分を実質的に除去するよ
うに構成されている。帯域通過フィルタ２５は、４Ｆｓ
ｃ′クロック信号で逐次制御され、従って、バッファ・
メモリ１７から供給されるビデオ・サンプルと同期的に
動作する。
ファ・メモリ１７からの一連のサンプルは、デジタル帯
域通過フィルタ（ＢＰＦ）２５に印加されるビデオ・サ
ンプルと、遅延素子２７に印加されるサンプル・クロッ
ク位相コードとに分離される。デジタル帯域通過フィル
タ２５は有限インパルス応答フィルタであって、複合ビ
デオ信号のクロミナンス成分が占める周波数スペクトル
部分を通過させ、ルミナンス成分を実質的に除去するよ
うに構成されている。帯域通過フィルタ２５は、４Ｆｓ
ｃ′クロック信号で逐次制御され、従って、バッファ・
メモリ１７から供給されるビデオ・サンプルと同期的に
動作する。
【００３１】フィルタ２５からのクロミナンス・サンプ
ルは、４Ｆｓｃ′クロックによりラッチ回路２６にクロ
ック入力させられる。ラッチ回路２６からのサンプル出
力は、ラッチ回路２９および３０の各データ入力ポート
Ｄに並列的に印加される。ラッチ回路２９および３０
は、その各クロック入力端子Ｃにクロック位相デコーダ
２８から供給される制御信号に応じて、データを入力す
るように条件付けられている。図４に示されているデコ
ーダの場合、ラッチ回路２９は（Ｒ−Ｙ）位相のサンプ
ルのみを入力するように、ラッチ回路３０は（Ｂ−Ｙ）
位相のサンプルのみを受け入れるように条件付けられて
いる。従って、ラッチ回路２９および３０からの出力サ
ンプル列は、それぞれ、復調された（Ｒ−Ｙ）色差信号
および（Ｂ−Ｙ）色差信号を表わしている。これらの色
差信号は、飽和制御その他の処理を更に行うためにクロ
マ処理器３３に印加される。
ルは、４Ｆｓｃ′クロックによりラッチ回路２６にクロ
ック入力させられる。ラッチ回路２６からのサンプル出
力は、ラッチ回路２９および３０の各データ入力ポート
Ｄに並列的に印加される。ラッチ回路２９および３０
は、その各クロック入力端子Ｃにクロック位相デコーダ
２８から供給される制御信号に応じて、データを入力す
るように条件付けられている。図４に示されているデコ
ーダの場合、ラッチ回路２９は（Ｒ−Ｙ）位相のサンプ
ルのみを入力するように、ラッチ回路３０は（Ｂ−Ｙ）
位相のサンプルのみを受け入れるように条件付けられて
いる。従って、ラッチ回路２９および３０からの出力サ
ンプル列は、それぞれ、復調された（Ｒ−Ｙ）色差信号
および（Ｂ−Ｙ）色差信号を表わしている。これらの色
差信号は、飽和制御その他の処理を更に行うためにクロ
マ処理器３３に印加される。
【００３２】バス１９とクロック位相デコーダ２８との
間に接続された遅延素子２７は、補償用の遅延を与えて
クロック位相デコーダ２８からの制御信号をラッチ回路
２６から供給されるサンプルと適正に整列させる。
間に接続された遅延素子２７は、補償用の遅延を与えて
クロック位相デコーダ２８からの制御信号をラッチ回路
２６から供給されるサンプルと適正に整列させる。
【００３３】こゝに例示したクロック位相デコーダ２８
は、図１に示したサンプリング・クロック位相符号化ワ
ード（サンプル位相コード）を判別するように構成され
ている。具体的には、（Ｒ−Ｙ）サンプルおよび（Ｂ−
Ｙ）サンプルの位相コードは、それぞれ０１および１０
である。ＡＮＤゲート３４はその２つの入力端子に印加
される論理状態が０１符号のときにのみ論理１を出力
し、ＡＮＤゲート３３はその２つの入力端子の論理状態
が１０コードのときのみ論理１を出力する。ＡＮＤゲー
ト３３および３４の両出力端子は、それぞれＡＮＤゲー
ト３１および３２を介してラッチ３０および２９のクロ
ック入力端子Ｃ′に結合されている。ＡＮＤゲート３１
および３２の各第２入力端子には４Ｆｓｃ′クロック信
号が印加されており、ＡＮＤゲート３３および３４から
のデコードされた出力信号を、帯域通過フィルタ２５，
ラッチ回路２６およびクロマ処理器３３に印加されるク
ロック信号に同期させている。
は、図１に示したサンプリング・クロック位相符号化ワ
ード（サンプル位相コード）を判別するように構成され
ている。具体的には、（Ｒ−Ｙ）サンプルおよび（Ｂ−
Ｙ）サンプルの位相コードは、それぞれ０１および１０
である。ＡＮＤゲート３４はその２つの入力端子に印加
される論理状態が０１符号のときにのみ論理１を出力
し、ＡＮＤゲート３３はその２つの入力端子の論理状態
が１０コードのときのみ論理１を出力する。ＡＮＤゲー
ト３３および３４の両出力端子は、それぞれＡＮＤゲー
ト３１および３２を介してラッチ３０および２９のクロ
ック入力端子Ｃ′に結合されている。ＡＮＤゲート３１
および３２の各第２入力端子には４Ｆｓｃ′クロック信
号が印加されており、ＡＮＤゲート３３および３４から
のデコードされた出力信号を、帯域通過フィルタ２５，
ラッチ回路２６およびクロマ処理器３３に印加されるク
ロック信号に同期させている。
【００３４】色差信号の復調でなく分離を行いたい場合
には、このサンプル・クロック位相を２Ｆｓｃクロック
の論理状態に対応する１ビット符号化ワードで符号化す
る。この場合デコーダは、その位相符号化ワードとその
補数をそれぞれラッチ２９および３０のクロック入力端
子に印加する装置に替えればよい。
には、このサンプル・クロック位相を２Ｆｓｃクロック
の論理状態に対応する１ビット符号化ワードで符号化す
る。この場合デコーダは、その位相符号化ワードとその
補数をそれぞれラッチ２９および３０のクロック入力端
子に印加する装置に替えればよい。
【００３５】図５は、図２に示したクロック変換システ
ムのその他の構成例を示し、くし形フィルタ２０を備え
たものである。図５に示した各素子のうち図２の素子と
同じ数字を付けたものは、同様な機能を持つものであ
る。
ムのその他の構成例を示し、くし形フィルタ２０を備え
たものである。図５に示した各素子のうち図２の素子と
同じ数字を付けたものは、同様な機能を持つものであ
る。
【００３６】くし形フィルタ２０は、正確な線順次で発
生するサンプルを必要とする。一般に、くし形フィルタ
の応答は、クロックのレート変換プロセスに起因してサ
ンプルが欠落した場合、悪影響を受ける。従って、くし
形フィルタ処理はクロックのレート変換処理より前段で
行うべきである。
生するサンプルを必要とする。一般に、くし形フィルタ
の応答は、クロックのレート変換プロセスに起因してサ
ンプルが欠落した場合、悪影響を受ける。従って、くし
形フィルタ処理はクロックのレート変換処理より前段で
行うべきである。
【００３７】しかし、もしバッファ・メモリ１７がライ
ン毎（ライン・バイ・ライン）にリセットされて特定サ
ンプルがライン相互間で整列するのであれば、くし形フ
ィルタをそのメモリより後段に置いてもよい。
ン毎（ライン・バイ・ライン）にリセットされて特定サ
ンプルがライン相互間で整列するのであれば、くし形フ
ィルタをそのメモリより後段に置いてもよい。
【００３８】くし形フィルタ２０は、分離されたクロミ
ナンス信号とルミナンス信号を供給するので、このくし
形フィルタに後続するバッファ・メモリ１７′はこれら
両信号を受け入れるための並列メモリ部を持っていなけ
ればならない。この並列メモリは、同じ書き込みおよび
読み出しアドレス・コードで並列に制御されるものであ
る。
ナンス信号とルミナンス信号を供給するので、このくし
形フィルタに後続するバッファ・メモリ１７′はこれら
両信号を受け入れるための並列メモリ部を持っていなけ
ればならない。この並列メモリは、同じ書き込みおよび
読み出しアドレス・コードで並列に制御されるものであ
る。
【００３９】クロック位相エンコーダ１３′の構成は、
使用されるくし形フィルタの構成によって決まる。も
し、くし形フィルタ２０によって生成されるクロミナン
ス信号が、このくし形フィルタ２０の入力ポートに印加
される複合ビデオ信号のクロミナンス成分と同相であれ
ば、クロック位相エンコーダ１３′はクロック位相エン
コーダ１３（図２，図３参照）と同じものとなる。ある
いは、もし、くし形フィルタ２０が、入力クロミナンス
成分に対して例えば１８０度位相のずれたクロミナンス
信号を生成する場合、クロック位相エンコーダ１３′は
その差に対処できるように構成されねばならない。例え
ば、エンコーダは、この１８０度の位相差を補償するた
めに、入力サンプルの位相（Ｒ−Ｙ），（Ｂ−Ｙ），−
（Ｒ−Ｙ），−（Ｂ−Ｙ）についてそれぞれ符号化ワー
ド１１，００，０１および１０を発生するように構成し
なければならない。
使用されるくし形フィルタの構成によって決まる。も
し、くし形フィルタ２０によって生成されるクロミナン
ス信号が、このくし形フィルタ２０の入力ポートに印加
される複合ビデオ信号のクロミナンス成分と同相であれ
ば、クロック位相エンコーダ１３′はクロック位相エン
コーダ１３（図２，図３参照）と同じものとなる。ある
いは、もし、くし形フィルタ２０が、入力クロミナンス
成分に対して例えば１８０度位相のずれたクロミナンス
信号を生成する場合、クロック位相エンコーダ１３′は
その差に対処できるように構成されねばならない。例え
ば、エンコーダは、この１８０度の位相差を補償するた
めに、入力サンプルの位相（Ｒ−Ｙ），（Ｂ−Ｙ），−
（Ｒ−Ｙ），−（Ｂ−Ｙ）についてそれぞれ符号化ワー
ド１１，００，０１および１０を発生するように構成し
なければならない。
【００４０】図６は、更にその他の実施例を示す。本実
施例において、バッファ・メモリ１７からのサンプル出
力は処理クロック４Ｆｓｃ′に対して適当に位相が調整
され、その後、通常のデジタル・ビデオ処理回路で処理
される。図６の素子での素子と同じ数字を付けられたも
のは、同様な作用をするものである。
施例において、バッファ・メモリ１７からのサンプル出
力は処理クロック４Ｆｓｃ′に対して適当に位相が調整
され、その後、通常のデジタル・ビデオ処理回路で処理
される。図６の素子での素子と同じ数字を付けられたも
のは、同様な作用をするものである。
【００４１】図６において、ライン・ロック・クロック
発生器１４′は付加的なクロック信号２Ｆｓｃ′および
Ｆｓｃ′を生成するように構成されている。これらのク
ロック信号と４Ｆｓｃ′クロック信号は、クロック位相
エンコーダ１３と同様な構成を有するクロック位相エン
コーダ５０に印加される。このクロック位相エンコーダ
５０は、後段のビデオ処理回路（図示せず）で使用され
る、クロック４Ｆｓｃ′のその時点の位相を表わす符号
化ワードを発生する。ライン・ロック・クロック発生器
１４′から発生するクロック信号は、カラー副搬送波の
ライン−ライン相互の関係に対応するように、位相が定
められる。例えばＮＴＳＣ方式の場合には、Ｆｓｃ′ク
ロックはライン相互間で１８０度の関係になるように、
その位相が定められる。４Ｆｓｃ′クロックの位相は、
バッファ・メモリ１７から出力されたサンプルのサンプ
リング・クロック位相と比較される。もし位相差があれ
ば、読み出しクロック・アドレスが調節され、その結果
として、バッファ・メモリ１７から読み出されるサンプ
ルが、その時のライン・ロック・クロック位相と同じサ
ンプリング・クロック位相４Ｆｓｃによってサンプリン
グされたものとなるようにされる。
発生器１４′は付加的なクロック信号２Ｆｓｃ′および
Ｆｓｃ′を生成するように構成されている。これらのク
ロック信号と４Ｆｓｃ′クロック信号は、クロック位相
エンコーダ１３と同様な構成を有するクロック位相エン
コーダ５０に印加される。このクロック位相エンコーダ
５０は、後段のビデオ処理回路（図示せず）で使用され
る、クロック４Ｆｓｃ′のその時点の位相を表わす符号
化ワードを発生する。ライン・ロック・クロック発生器
１４′から発生するクロック信号は、カラー副搬送波の
ライン−ライン相互の関係に対応するように、位相が定
められる。例えばＮＴＳＣ方式の場合には、Ｆｓｃ′ク
ロックはライン相互間で１８０度の関係になるように、
その位相が定められる。４Ｆｓｃ′クロックの位相は、
バッファ・メモリ１７から出力されたサンプルのサンプ
リング・クロック位相と比較される。もし位相差があれ
ば、読み出しクロック・アドレスが調節され、その結果
として、バッファ・メモリ１７から読み出されるサンプ
ルが、その時のライン・ロック・クロック位相と同じサ
ンプリング・クロック位相４Ｆｓｃによってサンプリン
グされたものとなるようにされる。
【００４２】図６において、サンプル位相と４Ｆｓｃ′
クロック位相との比較は、ＲＯＭ５１によって行われ
る。バッファ・メモリ１７から出力されるその時のサン
プルのサンプル位相符号化ワードと、クロック位相エン
コーダ５０からの４Ｆｓｃ′位相符号化ワードは合成さ
れて、アドレス符号化ワードとなりＲＯＭ５１に供給さ
れる。ＲＯＭ５１は、バッファ・メモリ１７に対する適
当な読み出しアドレス修正値を生成するようにプログラ
ムされている。その修正値は加算器５３に供給され、そ
こで読み出しアドレス・カウンタ１６から供給される読
み出しアドレスと加算／減算される。加算器５３の出力
は、次いで、バッファ・メモリ１７の読み出しアドレス
入力ポートＲ／Ａに印加される。
クロック位相との比較は、ＲＯＭ５１によって行われ
る。バッファ・メモリ１７から出力されるその時のサン
プルのサンプル位相符号化ワードと、クロック位相エン
コーダ５０からの４Ｆｓｃ′位相符号化ワードは合成さ
れて、アドレス符号化ワードとなりＲＯＭ５１に供給さ
れる。ＲＯＭ５１は、バッファ・メモリ１７に対する適
当な読み出しアドレス修正値を生成するようにプログラ
ムされている。その修正値は加算器５３に供給され、そ
こで読み出しアドレス・カウンタ１６から供給される読
み出しアドレスと加算／減算される。加算器５３の出力
は、次いで、バッファ・メモリ１７の読み出しアドレス
入力ポートＲ／Ａに印加される。
【００４３】下記の表は、サンプル位相コードとライン
・クロック位相コードの符号のすべての組み合せに関し
てＲＯＭ５１中にプログラムされた修正値を示す。この
表は、バッファ・メモリ１７が０から７までの番号をつ
けられた８個のメモリ位置を持っているものとしてい
る。書き込みアドレス・カウンタ１５からの書き込みア
ドレス・コードと読み出しアドレス・カウンタ１６から
の読み出しアドレス・コードは、アドレス値０から７ま
で連続的に再循環（リサイクル）する。従って、もしラ
イン・ロック・クロック４Ｆｓｃの位相がサンプリング
・クロックに対してスリップしたとすると、バッファ・
メモリ１７中のどのメモリ位置が、その時の４Ｆｓｃ′
クロック位相と同相のサンプルを持っているか決めるの
は簡単なことである。
・クロック位相コードの符号のすべての組み合せに関し
てＲＯＭ５１中にプログラムされた修正値を示す。この
表は、バッファ・メモリ１７が０から７までの番号をつ
けられた８個のメモリ位置を持っているものとしてい
る。書き込みアドレス・カウンタ１５からの書き込みア
ドレス・コードと読み出しアドレス・カウンタ１６から
の読み出しアドレス・コードは、アドレス値０から７ま
で連続的に再循環（リサイクル）する。従って、もしラ
イン・ロック・クロック４Ｆｓｃの位相がサンプリング
・クロックに対してスリップしたとすると、バッファ・
メモリ１７中のどのメモリ位置が、その時の４Ｆｓｃ′
クロック位相と同相のサンプルを持っているか決めるの
は簡単なことである。
【００４４】
【表１】
【００４５】ＲＯＭ５１中にプログラムされた修正値
は、現にバッファ・メモリ１７から出力された誤サンプ
ルに最も近い所望サンプリング位相を持つサンプルが選
択されるように選ばれる。
は、現にバッファ・メモリ１７から出力された誤サンプ
ルに最も近い所望サンプリング位相を持つサンプルが選
択されるように選ばれる。
【００４６】ＲＯＭ５１はまた別の修正値を持つようプ
ログラムすることもできる。例えば、修正値は、４Ｆｓ
ｃ′クロックの位相がサンプル位相コードの後方にスリ
ップするときは常に読み出しアドレス符号化ワードを増
加させ、また４Ｆｓｃ′クロックの位相がサンプル位相
コードより前に進むときは読み出し符号化ワードを減少
させるように、選ぶことができる。
ログラムすることもできる。例えば、修正値は、４Ｆｓ
ｃ′クロックの位相がサンプル位相コードの後方にスリ
ップするときは常に読み出しアドレス符号化ワードを増
加させ、また４Ｆｓｃ′クロックの位相がサンプル位相
コードより前に進むときは読み出し符号化ワードを減少
させるように、選ぶことができる。
【００４７】ＲＯＭ５１は、好ましくは、ビデオ情報が
存在しないビデオ信号期間、すなわち水平帰線期間の読
み出しアドレスを修正するように設定される。これは、
ライン・ロック・クロック発生器１４′で適当なイネー
ブル信号を発生し、これをＲＯＭ５１のイネーブル入力
端に印加することによって行うことができる。この場
合、イネーブル信号とイネーブル信号の間に、すべての
読み出しアドレスに対して同一の修正値を印加する。こ
のイネーブル信号は、各アドレス・カウンタに印加され
るリセット制御信号とは異なるレートを有するものであ
ってもよい。
存在しないビデオ信号期間、すなわち水平帰線期間の読
み出しアドレスを修正するように設定される。これは、
ライン・ロック・クロック発生器１４′で適当なイネー
ブル信号を発生し、これをＲＯＭ５１のイネーブル入力
端に印加することによって行うことができる。この場
合、イネーブル信号とイネーブル信号の間に、すべての
読み出しアドレスに対して同一の修正値を印加する。こ
のイネーブル信号は、各アドレス・カウンタに印加され
るリセット制御信号とは異なるレートを有するものであ
ってもよい。
【００４８】アドレス修正は、読み出しアドレス・カウ
ンタ１６からの読み出しアドレス符号化ワードに対して
ではなく書き込みアドレス・カウンタ１５からの書き込
みアドレス符号化ワードに対しても行い得ること、或い
は、読み出しおよび書き込みの符号化ワードの双方に対
して修正の組み合わせを行い得ることは容易に理解でき
る。更に、アドレス修正は、読み出しおよび／または書
き込みアドレス・カウンタに付するクロック・パルスの
入力を選択的に禁止または増大させることによって行わ
れる。
ンタ１６からの読み出しアドレス符号化ワードに対して
ではなく書き込みアドレス・カウンタ１５からの書き込
みアドレス符号化ワードに対しても行い得ること、或い
は、読み出しおよび書き込みの符号化ワードの双方に対
して修正の組み合わせを行い得ることは容易に理解でき
る。更に、アドレス修正は、読み出しおよび／または書
き込みアドレス・カウンタに付するクロック・パルスの
入力を選択的に禁止または増大させることによって行わ
れる。
【００４９】図６に示したシステムの変形例として、バ
ッファ・メモリ容量がサンプリング位相の数の整数倍で
あるものでは、サンプリング・クロック位相コードをク
ロック位相エンコーダ１３からＲＯＭ５１のアドレス入
力端に直接的に印加するようにできる。この変形は、破
線で描かれたパス５４で例示されている。
ッファ・メモリ容量がサンプリング位相の数の整数倍で
あるものでは、サンプリング・クロック位相コードをク
ロック位相エンコーダ１３からＲＯＭ５１のアドレス入
力端に直接的に印加するようにできる。この変形は、破
線で描かれたパス５４で例示されている。
【００５０】標準ＰＡＬビデオ信号のバースト・ロック
・サンプルをライン・ロック・サンプルに変換すること
が必要で、ライン・ロック・クロック４Ｆｓｃ′が、バ
ースト・ロック・クロックよりも垂直期間当たり正確に
２個少ないパルスを含んでいる様な別の実施例では、各
垂直期間中に加算器５３に対して２（８段バッファ・メ
モリに対してモジューロ８）を加算する回路を備えれば
よい。この回路は、各垂直期間中に２回クロックされる
３ステージ２進数カウンタで構成することができる。こ
の３ステージ２進数カウンタからの３つの出力信号は必
要な修正コードを提供する。
・サンプルをライン・ロック・サンプルに変換すること
が必要で、ライン・ロック・クロック４Ｆｓｃ′が、バ
ースト・ロック・クロックよりも垂直期間当たり正確に
２個少ないパルスを含んでいる様な別の実施例では、各
垂直期間中に加算器５３に対して２（８段バッファ・メ
モリに対してモジューロ８）を加算する回路を備えれば
よい。この回路は、各垂直期間中に２回クロックされる
３ステージ２進数カウンタで構成することができる。こ
の３ステージ２進数カウンタからの３つの出力信号は必
要な修正コードを提供する。
【００５１】図７は、これまで述べてきたシステムで使
用されるバッファ・メモリの一例を示している。このメ
モリは並列入力・並列出力型のＦＩＦＯメモリである。
この図で、データ入力バスから得られる入力サンプル
は、ラッチ１０２〜１０９のデータ入力ポートＤに並列
に供給される。各入力サンプルは、デコーダ１０１から
のラッチ信号に応じて各ラッチ１０２〜１０９中に連続
してロードさせられる。ラッチ信号の入力は１サンプル
期間当り１個のラッチを可動状態にする。書き込みアド
レス値を順次に増加させると、デコーダ１０１は各ラッ
チを順次可動状態にして、再び第１のラッチに戻るよう
に再循環を繰り返す。
用されるバッファ・メモリの一例を示している。このメ
モリは並列入力・並列出力型のＦＩＦＯメモリである。
この図で、データ入力バスから得られる入力サンプル
は、ラッチ１０２〜１０９のデータ入力ポートＤに並列
に供給される。各入力サンプルは、デコーダ１０１から
のラッチ信号に応じて各ラッチ１０２〜１０９中に連続
してロードさせられる。ラッチ信号の入力は１サンプル
期間当り１個のラッチを可動状態にする。書き込みアド
レス値を順次に増加させると、デコーダ１０１は各ラッ
チを順次可動状態にして、再び第１のラッチに戻るよう
に再循環を繰り返す。
【００５２】ラッチ１０２〜１０９の出力ポートはデー
タ出力バスに並列接続されている。各ラッチの出力ポー
トは３状態（ｔｈｒｅｅ−ｓｔａｔｅ）出力を行い、出
力イネーブル・パルスを受けたラッチ１０２〜１０９の
みがデータ出力バスにデータを供給する。ラッチ１０２
〜１０９は、１サンプル周期に１つの信号を出す８者択
１（ワン・オブ・エイト）デコーダ１１０の出力に応じ
て出力イネーブル状態にされる。デコーダ１１０は、読
み出しアドレス・カウンタから供給される２進読み出し
アドレス値に応答して、各ラッチを順次動作させる。デ
コーダ１０１と１１０は、例えばＭＳＩ集積回路ＳＮ７
４ＬＳ１３８の如き型式のものである。ラッチ１０２〜
１０９の型式は例えばＭＳＩ集積回路ＳＮ７４ＬＳ３７
４の如きものである。このＳＮ７４ＬＳ３７４は８ビッ
ト装置であるが、もしそれよりも多数のビットを必要と
する場合は、その付加データ・ビットに適応できるよう
に各ラッチ１０２〜１０９に別の装置を並列接続すれば
よい。
タ出力バスに並列接続されている。各ラッチの出力ポー
トは３状態（ｔｈｒｅｅ−ｓｔａｔｅ）出力を行い、出
力イネーブル・パルスを受けたラッチ１０２〜１０９の
みがデータ出力バスにデータを供給する。ラッチ１０２
〜１０９は、１サンプル周期に１つの信号を出す８者択
１（ワン・オブ・エイト）デコーダ１１０の出力に応じ
て出力イネーブル状態にされる。デコーダ１１０は、読
み出しアドレス・カウンタから供給される２進読み出し
アドレス値に応答して、各ラッチを順次動作させる。デ
コーダ１０１と１１０は、例えばＭＳＩ集積回路ＳＮ７
４ＬＳ１３８の如き型式のものである。ラッチ１０２〜
１０９の型式は例えばＭＳＩ集積回路ＳＮ７４ＬＳ３７
４の如きものである。このＳＮ７４ＬＳ３７４は８ビッ
ト装置であるが、もしそれよりも多数のビットを必要と
する場合は、その付加データ・ビットに適応できるよう
に各ラッチ１０２〜１０９に別の装置を並列接続すれば
よい。
【００５３】以上説明した通り本発明によれば、バース
トにロックされたデジタル・ビデオ・サンプルを、ライ
ンにロックされたサンプルに変換するビデオ信号処理シ
ステムを構成することができるので、ＰＡＬ方式のビデ
オ・サンプルを入力した場合にもライン・ロックされた
サンプルに直ちに変換することが可能となる。
トにロックされたデジタル・ビデオ・サンプルを、ライ
ンにロックされたサンプルに変換するビデオ信号処理シ
ステムを構成することができるので、ＰＡＬ方式のビデ
オ・サンプルを入力した場合にもライン・ロックされた
サンプルに直ちに変換することが可能となる。
【図１】カラー・バースト信号とそれに位相ロックされ
たクロック信号の一部を示す波形図である。
たクロック信号の一部を示す波形図である。
【図２】この発明を実施したビデオ信号処理システムの
ブロック図である。
ブロック図である。
【図３】図２，図５および図６のシステムに使用するク
ロック位相エンコーダのブロック図である。
ロック位相エンコーダのブロック図である。
【図４】図２に示したデジタル・ビデオ信号処理回路１
８中に組み込むことのできる、色差信号の分離器（ｓｅ
ｐａｒａｔｏｒ）および復調器（ｄｅｍｏｄｕｌａｔｏ
ｒ）を示すブロック図である。
８中に組み込むことのできる、色差信号の分離器（ｓｅ
ｐａｒａｔｏｒ）および復調器（ｄｅｍｏｄｕｌａｔｏ
ｒ）を示すブロック図である。
【図５】この発明を実施したビデオ信号処理システムの
ブロック図である。
ブロック図である。
【図６】この発明を実施したビデオ信号処理システムの
ブロック図である。
ブロック図である。
【図７】図２，図５および図６のシステム中に使用され
るバッファ・メモリのブロック図である。
るバッファ・メモリのブロック図である。
１０ 入力端子 １２ バースト・ロック・クロック発生器 １３ クロック位相エンコーダ １４ ライン・ロック・クロック発生器 １７ バッファ・メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベルナー ニクラウス ハートマイヤ スイス国 ツエ・ハー 8954 ゲロルツビ ル ベルグストラーセ 12
Claims (4)
- 【請求項１】 色成分を含む複合ビデオ信号を処理する
ビデオ信号処理システムにおいて、該ビデオ信号は、該
色成分の規則的繰り返し位相でサンプルされたビデオ信
号サンプルとして、サンプルされたデータ・フォーマッ
トで出現するビデオ信号であるとき、該ビデオ信号処理
システムは、 前記ビデオ信号サンプルに同期したサンプル・クロック
信号を発生する信号源と、 前記サンプル・クロック信号の信号源に結合され、前記
ビデオ信号サンプルの各サンプリング位相に対応したサ
ンプル・クロック・デジタル・コードを供給する手段
と、 前記サンプル・クロック信号の周波数と実質的に等しい
周波数を有し、かつ、前記サンプル・クロック信号とは
非同期の処理用クロック信号を発生する信号源と、 前記ビデオ信号サンプルと前記サンプル・クロック・デ
ジタル・コードとを受け入れる入力ポートを有し、前記
サンプル・クロック信号と同期して前記ビデオ信号サン
プルと各々の関連したデジタル・コードとを記憶し、か
つ前記処理用クロック信号と同期して前記記憶されたビ
デオ信号サンプルと関連したデジタル・コードとを読み
出し、該記憶と読み出し動作が同時に行われるメモリ手
段とを具備したことを特徴とするビデオ信号処理システ
ム。 - 【請求項２】 特許請求の範囲第１項において、前記メ
モリ手段に結合された利用手段を更に含み、前記デジタ
ル・コードに応じて前記複合ビデオ信号の成分を復調す
ることを特徴とするビデオ信号処理システム。 - 【請求項３】 特許請求の範囲第１項において、前記複
合ビデオ信号は水平同期成分を含み、前記処理用クロッ
ク信号の信号源は該水平同期成分に応じて、該水平同期
成分に位相ロックされた前記処理用クロック信号を発生
することを特徴とするビデオ信号処理システム。 - 【請求項４】 特許請求の範囲第１項において、前記サ
ンプル・クロック・デジタル・コードおよび前記処理用
クロック信号に応じて、前記メモリ手段に記憶されてい
るデータの読み出しシーケンスを変更し、それにより、
前記メモリ手段から現に読み出されたビデオ信号サンプ
ルのサンプル・クロック位相を、前記処理用クロック信
号のその時の位相に対応させる手段を更に備えたことを
特徴とするビデオ信号処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US668478 | 1984-11-05 | ||
| US06/668,478 US4612568A (en) | 1984-11-05 | 1984-11-05 | Burst-to-line-locked clock digital video signal sample rate conversion apparatus |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60248666A Division JPH0832073B2 (ja) | 1984-11-05 | 1985-11-05 | ビデオ信号処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077742A true JPH077742A (ja) | 1995-01-10 |
| JP2517212B2 JP2517212B2 (ja) | 1996-07-24 |
Family
ID=24682453
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60248666A Expired - Lifetime JPH0832073B2 (ja) | 1984-11-05 | 1985-11-05 | ビデオ信号処理システム |
| JP6042835A Expired - Lifetime JP2517212B2 (ja) | 1984-11-05 | 1994-03-14 | ビデオ信号処理システム |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60248666A Expired - Lifetime JPH0832073B2 (ja) | 1984-11-05 | 1985-11-05 | ビデオ信号処理システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4612568A (ja) |
| EP (1) | EP0181189B1 (ja) |
| JP (2) | JPH0832073B2 (ja) |
| KR (1) | KR930011589B1 (ja) |
| CA (1) | CA1229159A (ja) |
| DE (1) | DE3586036D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009119464A (ja) | 2009-02-13 | 2009-06-04 | Osaka N Ii D Mach Kk | 破袋機とその駆動方法 |
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| EP0281642B1 (de) * | 1987-03-07 | 1992-08-12 | Deutsche ITT Industries GmbH | Daten-Compander für digitale Videosignale |
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| US4989073A (en) * | 1987-11-25 | 1991-01-29 | Ampex Corporation | System for compensating timing errors during sampling of signals |
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-
1985
- 1985-11-01 CA CA000494439A patent/CA1229159A/en not_active Expired
- 1985-11-04 DE DE8585308001T patent/DE3586036D1/de not_active Expired - Fee Related
- 1985-11-04 KR KR1019850008195A patent/KR930011589B1/ko not_active IP Right Cessation
- 1985-11-04 EP EP85308001A patent/EP0181189B1/en not_active Expired - Lifetime
- 1985-11-05 JP JP60248666A patent/JPH0832073B2/ja not_active Expired - Lifetime
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1994
- 1994-03-14 JP JP6042835A patent/JP2517212B2/ja not_active Expired - Lifetime
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| JPH0832073B2 (ja) | 1996-03-27 |
| CA1229159A (en) | 1987-11-10 |
| EP0181189A2 (en) | 1986-05-14 |
| KR860004543A (ko) | 1986-06-23 |
| JP2517212B2 (ja) | 1996-07-24 |
| US4612568A (en) | 1986-09-16 |
| JPS61228793A (ja) | 1986-10-11 |
| EP0181189A3 (en) | 1988-04-06 |
| EP0181189B1 (en) | 1992-05-13 |
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| KR930011589B1 (ko) | 1993-12-13 |
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