KR930011589B1 - 비디오 신호 프로세싱 시스템 - Google Patents

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알 씨 에이 라이센싱 코포레이션
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Abstract

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Description

비디오 신호 프로세싱 시스템
제1도는 고정된 칼라 버스트 신호 및 클록킹 신호 위상부분을 도시한 파형도.
제2도, 5도 및 6도는 본 발명을 구현하는 비디오 신호 프로세싱 시스템의 블럭도.
제3도는 제2도, 5도 및 6도의 시스템에 사용하기 위한 클럭 위상 코드 발생회로의 블럭도.
제4도는 클럭 위상 코드를 갖는 비디오 샘플에 사용하기 위해 샘플링된 데이타 칼라 복조기의 블럭도.
제7도는 제2도, 4도 및 6도의 시스템에 사용하기 위한 버퍼 메모리의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1 : A/D변환기 12 : 버스트 고정 클럭 발생기
13 : 위상 엔코더 14 : 라인 고정 클럭 발생기
15 : 수록 어드레스 카운터 16 : 판독 어드레스 카운터
17 : 버퍼 메모리 18 : 디지탈 비디오 신호 프로세서
20 : 콤 필터 26 : 래치
27 : 지연기 35 : 색도 프로세서
본 발명은 비디오 신호 처리 시스템에 관한 것이며, 특히 제1(예, 버스트에 고정) 클럭에 동기되는 비디오 샘프을 제2(예, 수평동기에 고정) 클럭에 동기되는 비디오 샘플로 변환시키는 장치를 사용하는 비디오 신호 프로세싱 시스템에 관한 것이다.
디지탈 TV 수신기와 같은 디지탈 비디오 신호 프로세싱 시스템은 비디오 신호의 버스트 성분과 동기되는 샘플링 클럭으로 아날로그 비디오 신호를 디지탈 샘플로 변환시킨다. 샘플링 클럭을 갖으면서 버스트와 동기되는 디지탈 비디오 샘플은 합성 비디오 칼라성분의 복조 및 칼라 신호 처리를 손쉽게 한다. 2배의 속도로 주사(순차 주사)하는 것과 같이 어떤 수신기를 개선시키기 위해서는 샘플 위상을 라인 주파수에 동기 시키는 것이 바람직하다. 표준 NTSC 신호 경우에, 버스트 고정 샘플링 클럭 또한 라인 주파수에 동기된다. 그러나, 비표준 신호 및 PAL 비디오 신호의 버스트 고정 디지탈 비디오 샘플은 라인 주파수에 동기되지 않는다.
따라서, 버스트 고정 디지탈 비디오 샘플을 라인 고정 샘플로 변환시킬 장치가 필요하다. 이와같은 변환시에, 종래의 디지탈 칼라 디코딩 장치가 활용될지라도, 샘플위상 및 라인 고정 클럭 위상 간의 동기화가 유지 되어야만 한다.
본 발명의 실시예를 따르는(칼라 성분을 포함하는 합성 비디오 신호를 처리하기 위한) 비디오 신호 프로세싱 시스템에서, 비디오 신호 샘플이 규칙적으로 순환하는 칼러 성분의 위상으로 샘플링될때, 비디오 신호는 샘플된 데이타 포맷으로 나타난다. 상기 시스템은 상기 비디오 신호 샘플과 동기되는 샘플 클럭신호원 및 상기 샘플 클럭 신호와 비동기되는 프로세싱 클럭신호원을 포함한다. 위상 엔코딩 수단은 샘플 클럭신호원에 결합되어 상기 비디오 신호 샘플 각각의 샘플링 위상에 대응하는 샘플 클럭 디지탈 코드를 제공한다.
기억 수단(상기 비디오 신호 샘플 및 상기 샘플 클럭 디지탈 코드를 수신하는 입력단을 가짐)은 상기 비디오 신호 샘플 및 상기 샘플 클럭 신호와 동기되는 각각의 디지탈 코드를 기억하고, 상기 기억된 비디오 신호 샘플 및 상기 프로세싱 클럭 신호와 동기되는 디지탈 코드를 판독하기 위하여 제공된다. 여기서, 상기 기억 및 판독 동작은 동시에 일어난다.
예로서, 프로세싱 클럭신호는 합성 비디오 신호의 수평 동기성분에 고정되는 위상이고, 프로세싱 시스템은 메모리 수단에 결합되는 수단 및 디지탈 코드에 응답하여 합성 비디오 신호의 칼라성분을 복조하는 수단을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명하기로 한다.
제1도는 갈라 버스트 기준신호(BURST)의 일부분과 고정된 위상, 즉 4배의 서브캐리어 클럭(4Fsc)의 상관성을 도시한 것이다. 버스트 파형상의 X'는 버스트 신호가 4Fsc클럭에 응답하여 샘플링되는 연속점을 나타낸 것이다. 표시된 샘플링 포인트는 칼라 신호 디코딩을 간단화 하기 위해 선택된다. 버스트 주파수는 3.58MHz(NTSC)이고 일 사이클당 4개의 샘플이 취해진다.
칼라 버스트는 -(B-Y) 색차 신호에 대응하고 샘플링 포인트중의 한 포인트가 버스트의 피크에서 나타난다. 3개의 연속 샘플링 포인트중 가장 인접한 포인트간에는 90℃의 위상차가 있다. 디지탈 TV 시스템 설계자들에게 공지된 바와 같이, 상기 3개의 셈플링 포인트는 (R-Y), (B-Y) 및 -(R-Y) 색차 샘플에 각각 대응한다.
-(B-Y), (R-Y), (B-Y) 및 -(R-Y) 샘플에 연속적으로 대응하는 샘플이 인터리브된 샘플을 디멀 티플렉싱하므로써 디지탈 색도 신호의 구적 성분을 분리시킨다. 또한, 구적 성분 분리 및 복조는 4개의 인더리브된 샘플의 각 시퀸스중 단지 2개의 시퀸스만을 선택하므로써 성취된다. 예로서, (R-Y) 샘플 및 (B-Y) 샘플만을 선택하여 상기 샘플을 각각의 출력 포트에 발생시키는 디멀티플렉서는 복조된 (R-Y) 및 (B-Y)색차 신호를 발생시킨다. 제1도에 도시된 (R-Y)CL클럭 및 (B-Y)CL클럭이 상기 복조를 수행하기 위해 사용된다. 간단하게 색도 신호를 복조하기 위해, 복조에 활용되는 클럭 위상은 샘플링 클럭과 고정된 관계로 유지되어야만 한다.
버스트 고정 클럭으로 신호를 샘플링 하여 버스트 고정 클럭과 비동기되는 라인 고정 클럭으로 상기 샘플을 처리하는 디지탈 TV 시스템에서, 샘플 위상 및 프로세싱 클럭 위상 간에는 위상 코히런스(phase coherence)가 거의 또는 전혀없다. 일반적으로, 이것은 비디오 신호의 휘도 성분을 처리시에는 중요하지 않다. 그러나, 예를들어 비디오 신호의 색도 성분을 간단하계 복조하는 것을 방해한다. 그러나, 샘플이 샘플 클럭위상 정보애 제공되거나 버스트 클럭-대-비동기 클럭 변환기 변환장치가 샘플위상을 클럭 위상 코히런스에 제공하는 경우에, 비동기 클럭으로 동작되는 프로세싱 회로는 종래의 칼라 신호 프로세싱 회로와 결합될 수 있다(이후에 비동기 클럭을 라인 고정 클럭이라 칭함).
제2도는 아날로그 비디오 신호를 칼라 버스트에 고정된 샘플링 클럭신호 위상과 동기되는 펄스 코드 변조(PCM) 포맷으로 변환시켜 예를들어 비디오 신호의 수평동기성분에 고정되는 클럭신호 위상과 동기되는 PCM 코드워드를 처리하는 비디오 신호 프로세싱 시스템의 일부분을 도시한 것이다. 이 시스템으로, 샘플링 클럭위상이 엔코딩된다. 클럭위상 코드워드가 상기 시스템에 의해 사용되도륵 PCM 비디오 샘플 코드위드와 결합되어, 샘플 위상을 프로세싱 시스템 클럭위상과 관계시킨다.
다음의 도면에서, 좁은 화살표는 슬래시 및 병렬 접속수를 표시하는 슬래시 바로옆에 번호가 부여되어 있지 않으면, 단일도체 접속을 나타낸다. 넓은 화살표는 멀티와이어(multiwire) 버스로서 표시한 것이다. 제2도에서, 예를들어 튜너/검출기로부터 나오는 베이스 밴드 합성비디오신호는 단자(10) 내지 A/D변환기(ADC 11)의 아날로그 입력단자에 인가된다. 버스트 고정 클럭 발생기(12)로부터 나오는 샘플링 클럭에 응답하는 ADC(11)는 자신의 입력단자에 인가되는 아날로그 신호의 PCM 샘플은 4배의 칼라 서브 캐리어 속도로 발생되고 합성비디오의 성분 샘플은 인터리브된 시퀸스(R-Y)n: (B-Y)n: -(B-Y)n을 반복시에 발생되도록 위상 고정된다.
ADC(11)로부터 나오는 샘플은 4배의 서브캐리어 샘플링 클럭 4Fsc 및 추가 클럭신호 Fsc 및 2Fsc를 발생시키는 버스트 고정 클럭 발생기(12)에 인가된다.
클럭발생기(12)에 의해 발생되는 3개의 클럭 신호는 샘플 클럭 위상 엔코더(13)에 인가된다. 위상 엔코더 (13)는 현재의 샘플링 클럭 사이클의 위상에 대응하는 2진수 코드워드를 발생시킨다. 예를들어, -(B-Y), (R-Y), (B-Y) 및 -(R-Y) 신호축에 따라 취해진 샘플에 대응하는 샘플링 클럭 2진수 코드는 코드워드 00, 01, 10 및 11을 각각 구비한다. 이 대응 관계가 제1도에 도시되어 있다.
제3도는 버스트 고정 클럭 발생기(12)의 일 실시예의 블록도 및 클럭 위상 엔코더(13)의 논리도를 도시한 것이다. 버스트 고정 클럭 발생기는 공지된 형태이다. 제3도에서, ADC는 위상 고정 루프의 일 부분이고 위상 검출기는 2진수 장치이다. 위상 고정 루프는 단자(10)에서 아날로그 신호에 응답하여 배치될 수 있다는 것을 쉽게 알 수 있다.
제3도는 도시된 클럭 위상 엔코더는 상기 작동을 하기 위해 사용되는 회로의 일실시예이다. 위상 앤코더(13)의 AND 및 OR 게이트는 제1도의 4Fsc, 및 2Fsc 클럭파형을 도면에도시된 코드워드로 감소시킨다. 버퍼 메모리(17)의 입력 타이밍에 따라서, 위상 엔코더(13)의 출력단과 메모리(17)간에 래치를 삽입하여 전체 4Fsc 클럭주기동안 클럭 위상 코드를 유지시키는 것이 바람직하다.
Fsc 및 2Fsc 클럭 파형이 충분한 정보를 포함하여 4개의 코드워드 시퀸스를 발생시킨다는 것을 주목하자. 예를들어, 코드워드 10, 01, 00 및 11은 샘플이 -(B-Y), (R-Y), (B-Y) 및 -(R-Y)에 각각 대응되도록 선택되면, Fsc 클럭신호 및 2Fsc 클럭신호는 각각 MSB 및 LSB 클럭 위상 코드 비트로 활용될 수 있다. 클럭 위상 코드워드의 선택은 전적으로 임의로 선택되지만, 코드워드를 사용하는 디코더의 설계에 영향을 미친다.
다시 제2도를 참조하면, ADC(11)로부터 나오는 PCM 샘플은 버스트 고정 샘플속도를 라인 고정 샘플 속도로 변환시키는 버퍼 메모리(17)에 인가된다.
버퍼 메모리(17)는 선입 선출, 즉 FIFO 메모리로 일반적으로 공지된 메모리 시스템의 한 종류이다. 제2도에 사용핀 FIFO 메모리의 일예가 이하 제7도를 참조하여 서술될 것이다.
버퍼 메모리(17)는 임의 속도로 데이타를 기억위치에 수록하며 동시에 제1속도와 비동기되는 제2속도로 기억위치로부터 판독한다.
버스트 고정 클럭 발생기(12)로부터 나오는 4Fsc 샘플링 클럭에 응답하는 수록 어드레스 카운터(15)는 ADC(11)로부터 나오는 PCM 샘플 코드워드 및 엔코더(13)로부터 나오는 샘플릭 클럭 코드워드의 발생과 동기되는 어드레스 코드 워드를 발생시킨다. 수록 어드레스 카운터(15)로부터 나오는 어드레스 코드워드는 버퍼 메모리(17)의 수록 어드레스 입력포트(W/A)에 인가되어 PCM 비디오 샘플 각각을 메모리내의 특정 기억위치에 할당시킨다.
판독 어드레스 카운터(16)에서 발생되는 판독 어드레스 코드워드는 버퍼 메모리(17)의 판독 어드레스 일력 포트(R/A)에 인가된다. 판독 어드레스 코드워드에 응답하여, 버퍼, 메모리(17)는 판독 어드레스 코드 워드의 발생과 동기되는 속도로 연속적인 PCM 비디오-클럭 위상 코드워드를 출력시킨다.
판독 어드레스 카운터는 라인 고정 클럭 발생기(14)로 부터 나오는 클럭신호 4Fsc'에 응답하는 판독 어드레스 코드워드를 발생시킨다. 클럭 신호 4Fsc'의 주파수는 실제로 샘플링 클럭 4Fsc 주파수와 동일한 것으로 가정된다(만약 인입되는 비디오 신호가 PAL 신호이면, 4Fsc 클럭의 주파수는 17.734475MHz이고, 4Fsc' 클럭의 주파수는 17.734375MHz이다).
또한, ADC(11)로부터 나오는 샘플 속도는 샘플을 버퍼 메오리(17)에 인가하기 전에 보다 낮은 속도로 트랜스 코딩된다. 새로운 보다 낮은 샘플 속도 Fsample은 버스트 클럭에 고정된다. 상기 보다 낮은 속도의 샘플을 사용하기 위해선, 판독 클럭 Fsample'은 실제로 Fsample속도와 동일하여야만 한다.
라인 고정 클럭 발생기(14)는 단자(10)에서의 아날로그 합성 비디오 신호의 수평 동기 성분에 응답하여, 4Fsc 클럭 신호와 실제로 동일한 클럭 신호 4Fsc를 발생시키고 비디오 신호의 수평동기 성분에 동기된 위상을 발생시킨다. 클럭 발생기(14)는 비디오 신호 프로세싱 회로의 기술에 숙련된 사람에게 공지되어 있는 종래의 위상 고정 루프 회로를 포함하고 있다. 어떤 장치에 있어서, 4Fsc' 클럭은 단자(10)에서의 비디오 신호와 무관한 소스로부터 발생될 수도 있다.
클럭 발생기(14)는 또한 어드레스 카운트(15) 및 (16) 및 버퍼 메모리(17)를 주기적으로 리셋시키는 리셋 신호(R)를 발생셍시킨다. 리셋 필스의 주파수는 클럭 4Fsc와 4Fsc'간의 예측되는 주파수차 및 버퍼 메모리의 크기에 좌우된다. 주파수차가 작은 경우에, 리셋 주파수는 수직 속도에 대응하는 반면에, 주파수 차가 크고 메모리 크기가 작은 경우 리셋 주파수는 수평 속도에 대응한다. 리세팅 기능에 의해 비디오 정보가 손실되지 않도록, 블랭킹 구간 동안에 리세팅이 수행되는 것이 바람직하다.
버퍼 메모리(17)로부터 나오는 비디오 샘플은 비디오 신호 프로세싱 회로(18)에 인가되는데, 여기서 상기 샘플은 4Fsc' 클럭 속도로 동시에 처리된다.
칼라 신호 프로세싱을 제외하면, 디지탈 비디오 신호 프로세싱은 일반적으로 샘플링 클럭의 위상에 영향을 받지 않는다. 구적 관계된 색차 신호의 분리 및 복조를 제외하면, 칼라 신호 프로세싱은 또한 클럭 위상에 영향을 받지 않는다. 제4도는 제2도의 디지탈 비디오 신호 프로세서(18)내에 포함될 수 있는 색차 신호 분리기 및 복조기를 도시한 것이다.
제4도에서, 버스(19)상의 버퍼 메모리(17)로부터 나오는 연속 샘플은 디지탈 밴드패스 필터(25)에 인가되는 비디오 샘플 및 지연 소자(27)에 인가되는 샘플 클럭 위상 코드로 분할된다. 디지탈 밴드 패스 필터(25)는 휘도 성분을 실질적으로 제거하기 위하여 합성 비디오 신호의 색도성분에 의해 점유되는 주파수 스펙트럼 부분을 통과시키도록 배치되는 유한 임필스 응답 필터일 수 있다. 밴드 패스 필터(25)는 4Fsc' 클럭 신호에 의해 시퀸스되며, 그에 따라서 메모리(17)에 의해 제공되는 비디오 샘플과 동기적으로 동작한다.
필터(25)로부터 나오는 색도 샘플은 4Fsc' 클럭만큼 래치(26)로 클럭된다. 래치(26)로부터 나오는 출력 샘플은 래치(29) 및 (30)의 데이타 입력포트(D)에 병렬로 인가된다. 래치(29) 및 (30)는 클럭 위상 디코더(28)로부터 나오는 제어신호에 응답하여 각각의 클럭 입력단자(C)에 인가되는 데이타를 입력하도록 한다.
제4도에 도시된 디코드에 대하여, 래치(29)는 (R-Y)위상 입력 샘플만을 입력하도록 하고 래치(30)는 (B-Y)위상 샘플만을 수신한다. 따라서, 래치(29) 및 (30)로부터 나오는 출력 샘플 시퀸스는 복조된(R-Y) 및 (B-Y) 색차 신호를 각각 나타낸다. 상기 색차 신호는 색도 프로세서(33)에 인가되어 포화 제어등을 추가 처리한다.
버스(19) 및 디코더(28)간에 결합된 지연소자(27)는 보상 지연을 제공하여 래치에 의해 제공되는 샘플로, 디코더(28)로부터 나오는 제어신호를 적절하게 정렬시킨다.
도시된 디코더(28)는 제1도에 도시된 샘플링 클럭 위상 코드워드를 인식하도록 배치된다. 특히, (R-Y) 및 (B-Y) 샘플 위상 코드는 각각 01 및 10이 된다. AND 게이트(34)는 자신의 두 입력단자에 인가되는 논리 상태가 단지 01코드일때만 논리 1을 출력하고, AND 게이트(33)는 두 입력단자상의 논리 상태가 10코드일때만 논리 1을 출력한다. AND 게이트(33) 및 (34)의 출력단자는 AND 게이트(31)를 거쳐 래치 (30) 및 (29)의 클럭 입력 단자에 각각 결합된다. 4Fsc 클럭신호는 AND 게이트(31) 및 (32)의 제2입력단자 각각에 인가되어 AND 게이트(33) 및 (34)로부터 나오는 디코드된 출력신호를 밴드 패스 필터(25), 래치 (26) 및 색도 프로세서(33)에 인가되는 클럭 신호와 동기시킨다.
색차 신호를 분리하지만 복조하지 않는 것이 바람직한 경우, 샘플 클럭 위상은 2Fsc 클럭의 논리 상태에 대응하는 비트 코드워드로 엔코딩 된다. 예로서, 디코더는 래치(29) 및 (30) 클럭 입력단자에 각각 위상 코드워드 및 자신의 보수를 인가하기 위한 장치로 변형된다.
제5도는 콤필터에 사용되는 제2도의 클럭 변환 시스템의 또다른 장치를 도시한 것이다. 제2도의 도면 번호가 병기된 제5도의 소자는 제2도의 소자와 동일한 기능을 수행한다.
콤필터는 정확한 라인 시퀸스에서 발생되는 샘플을 필요로 한다. 일반적으로, 만약 샘플이 클럭 속도 변환 프로세스에 의해 강하되면, 콤필터의 응답은 나쁜 영향을 받는다. 따라서, 콤 필터링은 클럭 속도 변환에 앞서서 발생되어야 한다.
그러나, 메모리(17)가 병렬 라인을 토대로 리셋되어 특정 샘플이 라인대 라인으로 정렬되도록 한다면, 콤 필터는 메모리 뒤에 위치한다.
콤필터는 분리된 색도 및 휘도 신호를 제공하는데, 상기 콤필터에 연결된 버퍼 메모리(17')가 상기 두개의 신호를 수용하기 위한 병렬 메모리부를 포함한다. 그러나, 병렬 메모리는 동일한 수록 및 판독 어드레스 코드에 의해 병렬로 제어된다.
클럭 위상 엔코더(13')의 구성은 사용되는 특정 콤필터 장치에 좌우된다. 만약 콤필터(20)에 의해 발생되는 색도 신호가 콤필터(20)의 입력포트에 인가되는 합성 비디오의 색도 성분과 동상이 되면, 클럭 위상 엔코더(13')는 클럭 위상 엔코더(13)와 동일하게 된다. 또한, 콤필터(20)가 입력 색도 성분과 180°위상차를 가지는 색도신호를 발생시키면, 엔코더(13')는 상기 차를 수용하도록 배치되어야만 한다. 예로서, 엔코더는 입력 샘플 위상(R-Y), (B-Y), -(R-Y) 및 -(B-Y)용 코드워드 11, 00, 01 및 10을 180° 발생시키도록 배치되어, 위상차를 보상한다.
제6도는 프로세싱 클럭 4Fsc'에 따라 적절한 위상을 가진 다음 버퍼 메모리에 의해 출력되는 샘플이 종래의 디지탈 비디오 프로세싱 회로에 의해 추가 처리되는 실시예를 도시한 것이다.
제6도에서, 라인 고정 클럭 발생기(14')는 추가 클럭신호 2Fsc' 및 Fsc'를 발생시키도록 구성된다. 이들 클럭 신호 및 4Fsc' 클럭신호는 엔로더(13)와 유사한 클럭 위상 엔코더(50)에 인가되어 비디오 프로세싱 회로(도시되어 있지 않음)에 사용되는 것과 같은 클럭 4Fsc'의 현재 위상을 나타내는 코드워드를 발생시킨다.
발생기(14')에 의해 발생되는 클럭신호는 칼라 서보 캐리어의 라인대 라인 관계에 대응하는 위상을 가진다.
핀 NTSC 시스템용 경우에, Fsc' 클럭은 라인대 라인으로부터 180'관계를 가진다. 4Fs' 클럭의 위상은 버퍼 메모리(17)에 의해 출력되는 샘플의 샘플링 클럭 위상과 비교된다. 만약 위상이 다르다면, 판독 클럭 어드레스는 메모리(17)로부터 판독되는 샘플이 현재의 라인 고정 클럭 위상과 동일한 샘플링 클럭 위상 4Fsc에 의해 샘플링되도록 조정된다.
제6도에서, 샘플 위상 및 4Fsx' 클럭 위상 비교는 롬(51)에 의해 수행된다. 메모리(17)에 의헤 출력되는 현재 샘플 출력의 샘플 위상 코드워드 및 엔코더(50)로부터 나오는 4Fsc' 위상 코드워드는 롬(51)에 인가되는 어드레스 코드워드를 형성하도록 결합된다. 롬(51)은 메모리(17)용으로 적절한 판독 어드레스 보정값을 발생시키도록 프로그램 된다. 보정값은 판독 어드레스 카운터(16)에 의해 제공되는 판독 어드레스로부터 가산 및 감산되는 가산기(53)에 인가된다. 그리고나서, 가산기(53)의 출력은 메모리(17)의 판독 어드레스 입력 포트 R/A에 인가된다.
롬(51)에 프로그램 되는 보정값 표는 샘플 및 클럭 위상 코드의 모든 조합을 도시한 것이다. 상기 표는 버퍼 메모리(17)가 0에서 7까지 표시된 8개의 메모리 위치를 포함한다는 것을 나타낸다. 어드레스 카운터(15)로부터 나오는 수록 어드레스 코드 및 카운터(16)로부터 나오는 판독 어드래스 코드는 0에서 7까지의 어드레스 값으로 연속적으로 재순환된다. 따라서, 라인 고정 클럭 4Fsc의 위상의 샘플링 클럭에 따라 슬립(slip)하면, 버퍼 메모리(17)내의 어느 메모리 위치에 현재 4Fsc' 클럭위상과 동일한 위상을 갖는 샘플을 포함하는지를 쉽게 결정한다. 롬(51)에 프로그램된 보정값은 메모리(17)에 의해 동시에 출력되는 에러에 있는 샘플과 가장 가까운 소망의 샘플링 위상을 갖는 샘플이 선택되도록 선택된다.
롬(51)은 또다른 보정값으로 프로그램 된다. 예를들어, 보정값은 4Fsc' 클럭의 위상이 샘플위상 코드 뒤에서 슬립할때는 판독 어드레스 코드워드를 항상 증가시키도록 선택되고 4Fsc' 클럭 위상이 샘플 위상 코드의 앞에서 진전되며 판독 어드레스 코드워드를 감소시키도록 선택된다.
바람직하게도, 비디오 정보가 존재하지 않을때 비디오 신호 간격동안, 즉 수평 블랭킹 주기동안 롬(51)이 판독 어드레스를 보정한다. 이것을 클럭 발생기(14')에서 적절한 인에이블 신호를 발생시켜 상기 신호를 롬(51)의 인에이블 입력단에 인가시키므로써 수행될 수 있다. 상기 예에서, 동일한 보정값이 인에이블 신호의 발생 사이에 모든 판독 어드레스에 인가될 수 있다. 인에이블 신호가 어드레스 카운터에 인가될 수 있다.
인에이블 신호가 어드레스 카운터에 인가되는 리셋 제어와 속도가 상이할 수 있다는 것을 주목하자.
어드레스 보정은 카운터(16)로부터 나오는 판독 어드레스 코드워드에 인가되지 보다는 카운터(15)로부터 나오는 수록 어드레스 코드워드에 인가되거나 판독 및 수록 코드워드에 대한 보정 조합에 인가된다는 것을 손쉽게 알 수 있다. 또한, 어드레스 보정은 판독 및 수록 어드레스 카운터에 입력되는 클럭펄스를 선택적으로 억제또는 증가시킴으로써 실행된다.
버퍼 메모리 용량이 샘플링 위상수의 정수배인 제6도의 또다른 시스템은 엔코더(13)로부터 직접 롬(51)의 어드레스 입력단에 인가되는 샘플링 클럭 위상 코드를 갖는다. 이것이 점선으로 표시된 버스(53)로 나타나 있다.
또다른 실시예에서, 라인 고정 클럭 4Fsc'이 수직 간격당 버스트 고정 클럭보다 정확하게 두 펄스가 작은 펄스를 포함하는 라인 고정 샘플 표준 PAL 비디오 신호를 변환시키는 것이 각각의 수직 간격동안에 가산기(53)에 2(8 스테이지 버퍼 메모리용의 모듈로 8)를 부가시키는 회로를 구비한다. 상기 회로는 각 수직 간격동안애 2번 클럭되는 3상 2진수 카운터로 구성되어 있다.
제7도는 상술된 시스템에 사용하기 위한 버퍼 메모리의 실시예를 도시한 것이다. 상기 메모리는 병렬로 입출력하는 FIFO 메모리이다. 도면에서, 데이타 인 버스상에서 활용되는 입력 샘플이 병렬로 래치(102) 내지 (109)의 데이타 입력포트(D)에 인가된다. 각각의 입력 샘플은 샘플 주기당 한 래치를 인에이블시키는 디코더(101)로부터 나오는 래칭 신호에 응답하여 각각의 래치(102) 내지 (109)에 연속적으로 로딩된다. 수록 어드레스 값을 단조롭게 증가시키기 위해, 디코더(101)는 연속적으로 각 래치를 인에이블하고 나서 제1래치등으로 다시 재순환 시킨다.
래치 (102) 내지 (109)의 출력 포트는 상기 출력 포트 데이타 아웃에 병렬로 접속된다. 각각의 래치 출력 포트는 출력 인에이블 펄스를 수신하는 래치(102) 내지 (109)만이 데이타를 데이타 아웃포트에 제공하도록 3상 출력이 된다. 래치(102) 내지 (109)는 1/8디코더(100)에 응답하여 출력시키는데, 즉 샘플 주기당 1을 출력시킨다. 디코더(110)는 판독 어드레스 카운트(111)에 의해 제공되는 2진수 판독 어드레스 값을 각각의 래치를 순차적으로 통과시킨다. 디코더(101) 및 (110)는 통상적으로 MSI 집적회로 SN74LS138형이다. 래치(102) 내지 (109)는 통상적으로 MSI 집적회로 SN74LS374형이다. SN74LS374는 8비트 장치 이지만, 더 많은 데이타 비트가 요구되는 경우, 추가 데이타 비트를 수용하기 위해 추가 장치가 래치(102) 내지 (109) 각각과 병렬로 구성된다.

Claims (6)

  1. 비디오 신호 샘플과 동기되는 샘플 플럭 신호원(12)을 구비하여, 칼러 성분을 포함하는 합성 비디오 신호를 처리하는 비디오 신호 프로세싱 시스템에서, 상기 합성 비디오 신호는 비디오 신호 샘플이 규칙적으로 순환되는 상기 칼러 성분의 위상으로 샘플링 될때 샘플링된 데이타 포맷으로 나타나는 상기 비디오 신호 프로세싱 시스템에 있어서, 상기 샘플 클럭 신호원에 결합되어 상기 비디오 샘플 각각의 샘플링 위상에 대응하는 샘플 클럭 디지탈 코드를 제공하는 수단(13)과, 상기 샘플 클럭 신호의 주파수와 실제동일한 주파수를 갖고 상기 샘플 클럭 신호와 비동기되는 클럭 신호 처리원(14)과, 상기 비디오 신호 샘플 및 상기 샘플 클럭 디지탈 코드를 수신하는 입력포트를 가지며, 상기 비디오 신호 샘플 및 상기 샘플 클럭신호와 동기되는 각각의 디지탈 코드를 기억하고 상기 기억된 비디오 신호 심플 및 상기 프로세싱 클럭원과 동기되는 디지탈 코드를 판독하는 기억순단(15,16,17)에서, 상기 기억 및 판독 작용이 동시에 일어나는 상기 기억수단(15,16,17)을 구비하는 것을 특징으로 하는 비디오 신호 프로세싱 시스템.
  2. 제1항에 있어서, 기억수단에 결합되고 상기 디지탈 코드에 응답하여 상기 합성 비디오 신호 성분을 복조하는 활용수단(18)을 더 구비하는 것을 특징으로 하는 비디오 신호 프로세싱 시스템.
  3. 제1항에 있어서, 상기 합성 비디오 신호는 수평 동기 성분을 포함하고 상기 클럭 신호 처리원(14)은 상기 수평 동기 성분에 응답하여 상기 수평 동기 성분에 위상이 동기되는 상기 프로세싱 클럭신호를 발생시키는 것을 특징으로 하는 비디오 신호 프로세싱 시스템.
  4. 제1항에 있어서, 상기 샘플 클럭 디지탈 코드 및 상기 프로세싱 클럭신호에 응답하여, 상기 메모리내에 기억되어 있는 판독 데이타의 시퀸스를 변경시키므로써, 메모리로 부터 현재 판독되는 비디오 샘플의 샘플 클럭 위상이 프로세싱 클럭신호의 현재 위상에 대응하도록 하는 수단(50,51,53)을 더 구비하는 것을 특징으로 하는 비디오 신호 프로세싱 시스템.
  5. 제4항에 있어서, 상기 메모리 수단이 상기 비디오 신호 샘플을 수신하기 위해 결합되는 데이타 입력 포트와, 데이타 출력포트와, 판독 어드레스 입력포트 및 수록 어드레스 입력포트를 갖는 선입선출 메모리(17)와, 상기 수록 어드레스 입력포트에 결합되고 상기 샘플 클럭 신호에 응답하여, 수록 어드레스 코드의 재순환 시퀸스를 발생시키는 수단(15)과, 상기 프로세싱 클럭 신호에 응답하여, 판독 어드레스 코드의 재순환 시퀸스를 발생시키는 수단(16)에서, 상기 판독 어드레스 코드가 상기 판독 어드레스 입력포트에 인가되고 상기 시퀸스 변경수단이 상기 판독 어드레스 코드의 상기 재순환 시퀸스의 정상 시퀸스를 변화시키는 상기 수단(16)을 구비하는 것을 특징으로 하는 비디오 신호 프로세싱 시퀸스.
  6. 제5항에 있어서, 판독 어드레스 코드를 발생시키는 상기 수단에 결합되어 어떤 수를 상기 발생된 판독 어드레스 코드에 가산하므로써, 판독 어드레스 코드의 정상 시퀸스를 변화시키는 가산기(53)에서, 상기 수가 상기 시퀀스 변경 수단에 의해 제공되는 상기 가산기(53)를 구비하는 것을 특징으로 하는 비디오 신호 프로세싱 시스템.
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