JPH0774354A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】ソース拡散層，ドレイン拡散層上のシリサイド
膜の膜厚とゲート電極上のシリサイド膜の膜厚とを独立
に制御できる電界トランジスタの製造方法を提供するこ
と。 【構成】シリコン基板１上に順次堆積されたシリコン酸
化膜７，多結晶シリコン層８，厚い金属膜９をゲート電
極状にパターニングする工程と、全面に薄い金属膜１３
を堆積する工程と、熱処理により、厚い金属膜９とゲー
ト電極８とを反応させ、厚いシリサイド膜１４ｃを形成
するとともに、薄い金属膜１３とソース拡散層１２ａの
表面、薄い金属膜１３とドレイン拡散層１２ｂの表面と
を反応させ、それぞれの部分に薄いシリサイド膜１４
ａ，１４ｂを形成する工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、金属珪化物（シリサイ
ド）を用いた半導体装置および半導体装置の製造方法に
関する。

【０００２】

【従来の技術】従来より、半導体装置の電極や配線の材
料として多結晶シリコンが広く利用されている。これは
多結晶シリコンのほうがＡｌに比べて耐熱性に優れ、ゲ
ートの自己整合プロセスの点で有利であるなどの理由に
よる。

【０００３】ところで、近年の半導体装置の高集積化や
高速化に伴い、電極配線の抵抗による信号伝達の遅延の
問題が顕在化してきた。特に、大容量・高集積化が進展
しているＭＯＳＬＳＩの分野では、ゲート電極の材料と
して使用されている多結晶シリコンは、第１層配線とし
ての役割も果たすので、ここでの信号遅延がデバイスの
高速動作化の大きな障害となっている。

【０００４】そこで、近年、高速動作化を図るために、
熱的な安定性と電気的な低抵抗性とを兼ね備えた高融点
金属のシリサイドが利用されている。図６〜図８は、従
来のシリサイドを利用した電界効果トランジスタの製造
方法を示す工程断面図である。

【０００５】先ず、図６（ａ）に示すように、Ｐ型シリ
コン基板７１のＰウェル形成領域に例えばＢイオンを１
００ＫｅＶ，２．０×１０¹³ｃｍ^-2の条件で注入し、引
き続き、Ｎウェル形成領域にＰイオンを１６ＫｅＶ，
６．４×１０¹²ｍ^-2の条件で注入する。次いで例えば１
１９０℃，１５０分の熱処理により、Ｐウェル７２およ
びＮウェル７３を形成した後、ＬＯＣＯＳ法により素子
分離絶縁膜７４を形成する。

【０００６】次に図６（ｂ）に示すように、所望のしき
い値電圧でＮチャネルが形成されるように、例えば、Ｂ
イオンを１５ＫｅＶ，１．０×１０¹³ｃｍ^-2の条件で、
Ｐウェル７２中に注入し、チャネル表面７５の濃度を調
整する。次いで所望のしきい値電圧でＰチャネルが形成
されるように、例えば、まず、Ｐイオンを１２０Ｋｅ
Ｖ，１．０×１０¹³ｃｍ^-2の条件でＮウェル７３中に注
入し、続いて、Ａｓイオンを４０ＫｅＶ，２．５×１０
¹²ｃｍ^-2の条件で注入でＮウェル７３中に注入すること
により、チャネル表面７６の濃度を調整する。

【０００７】以下、Ｎ型電界トランジスタとＰ型電界ト
ランジスタとは同じ方法により形成されていくので、Ｎ
型電界トランジスタの工程断面図のみを参照しながら説
明していく。

【０００８】次に図６（ｃ）に示すように、例えば、８
００℃の１０％ＨＣｌ雰囲気中でＰ型半導体基板７１の
表面を酸化することにより、例えば、厚さ７ｎｍのゲー
ト絶縁膜としてのシリコン酸化膜７７を形成する。

【０００９】次に図６（ｄ）に示すように、シリコン酸
化膜７７上に、例えば、ＬＰＣＶＤ法により、厚さ２０
０ｎｍの多結晶シリコン膜７８を堆積する。次いでＮ型
ウェル７３の領域の多結晶シリコン膜７８をレジストで
覆って、Ｐ型ウェル７２の領域の多結晶シリコン膜７８
中に、例えば、Ａｓイオンを４０ＫｅＶ，３．０×１５
ｃｍ^-2の条件で選択的に注入する。同様にして、Ｎ型ウ
ェル７３の領域の多結晶シリコン膜７８中に、例えば、
ＢＦ₂ イオンを３５ＫｅＶ，１．０×１０¹⁵の条件で選
択的に注入する。

【００１０】次に図７（ａ）に示すように、例えば、反
応性イオンエッチング（ＲＩＥ）法により、シリコン酸
化膜７７，多結晶シリコン膜７８を加工して、ゲート電
極７９を形成する。

【００１１】次に図７（ｂ）に示すように、Ｎ型ウェル
７３の領域をレジストで覆って、ゲート電極７９をマス
クとして、Ｐ型ウェル７２中に例えばＡｓイオンを２０
ＫｅＶ，２．０×１０¹⁴ｃｍ^-2の条件で注入し、浅いソ
ース拡散層８０ａ，浅いドレイン拡散層８０ｂを形成す
る。同様にして、Ｎ型ウェル７３中に例えばＢＦ₂ イオ
ンを１５ＫｅＶ，２．０×１０¹⁴ｃｍ^-2の条件で注入
し、浅いソース拡散層，浅いドレイン拡散層を形成す
る。

【００１２】次に図７（ｃ）に示すように、全面に例え
ばＬＰＣＶＤ法によりシリコン窒化膜を１００ｎｍの厚
さに堆積した後、このシリコン窒化膜を例えばＲＩＥ法
により加工して、側壁ゲート絶縁膜８１を形成する。

【００１３】次に図７（ｄ）に示すように、Ｎ型ウェル
７３の領域をレジストで覆って、ゲート電極７９，側壁
ゲート絶縁膜８１をマスクとして、Ｐ型ウェル７２中に
例えばＡｓイオンを５０ＫｅＶ，５．０×１０¹⁵ｃｍ^-2
の条件で注入し、同様にして、Ｎ型ウェル７３中に例え
ばＢＦ₂ イオンを３５ＫｅＶ，３．０×１０¹⁵ｃｍ^-2の
条件で注入する。

【００１４】この後、熱処理により上記イオンの活性化
を行なって、Ｐ型ウェル７２の表面に深いソース拡散層
８２ａ，深いドレイン層８２ｂ、並びにＮ型ウェル７３
の表面に深いソース拡散層，深いドレイン層を形成す
る。

【００１５】次に図８（ａ）に示すように、弗酸系の処
理を施した後、基板全面に例えばＴｉ等からなる金属膜
８３を例えばスパッタ法により３０ｎｍの厚さに堆積す
る。次に図８（ｂ）に示すように、例えば、７５０℃，
３０秒の熱処理により、金属膜８３とゲート電極７９の
上部、金属膜８３と深いソース拡散層８２ａの表面、金
属膜８３と深いドレイン層８２ｂの表面を反応させて、
これらの部分にシリサイド膜８４を形成する。この後、
例えば、硫酸と過酸化水素との混合液を用いたウエット
処理により、未反応の金属膜８３を除去する。

【００１６】次に図８（ｃ）に示すように、全面にシリ
コン酸化膜からなる層間絶縁膜８５を例えばＣＶＤ法を
用いて例えば５００ｎｍの厚さに堆積した後、この層間
絶縁膜８５をエッチングして、深いソース拡散層８２
ａ，深いドレイン層８２ｂの領域にコンタクトホール８
６を形成する。

【００１７】次に図８（ｄ）に示すように、全面にＡｌ
膜を堆積した後、このＡｌ膜をパターニングして、ソー
ス配線８７ａ，ドレイン配線８７ｂ，ゲート配線８７ｃ
を形成する。最後に、表面部分に保護膜としてのシリコ
ン酸化膜（不図示）を例えば１００ｎｍの厚さに堆積し
て完成する。

【００１８】このような方法によれば、深いソース拡散
層８２ａとソース配線８７ａ、深いドレイン拡散層８２
ｂとドレイン配線８７ｂ、ゲート電極７９とゲート配線
８７ｃは、低抵抗のシリサイド膜８４を介してコンタク
トしているので、信号遅延を少なくできる。

【００１９】しかしながら、この種の製造方法には次の
ような問題があった。ソース拡散層８２ａ，ドレイン拡
散層８２ｂ上のシリサイド膜８４とゲート電極７９上の
シリサイド膜８４とは、図８（ｂ）の工程で同時に形成
されるため、ソース拡散層８２ａ，ドレイン拡散層８２
ｂ上のシリサイド膜８４の膜厚とゲート電極７９上のシ
リサイド膜８４の膜厚とを独立に制御できなかった。

【００２０】このため、短チャネル効果を抑制するため
に、ソース拡散層８２ａ，ドレイン拡散層８２ｂを浅く
形成し、薄いシリサイド膜を形成しようとすると、ゲー
ト電極部の抵抗が上昇してしまう。逆に、ゲート電極部
の抵抗を低減するために、厚いシリサイド膜を形成しよ
うとすると、ソース拡散層８２ａ，ドレイン拡散層８２
ｂを突き抜けるシリサイド膜が形成され、信頼性が低下
してしまう。

【００２１】また、ソース拡散層８２ａ，ドレイン拡散
層８２ｂを形成する際のイオン注入によって、イオンが
ゲート電極７９を突き抜け、チャネル領域の不純物の濃
度プロファイルが変動してしまう。また、これを防止す
るために、ゲート電極７９上に突き抜け防止用のマスク
としてシリコン酸化膜等を形成すると、ゲート電極７９
と金属膜８３との反応が阻止され、ゲート電極７９の上
部にシリサイド膜８４を形成できなくなってしまう。

【００２２】ここで、弗酸系のウエット処理を行なうこ
とにより、マスクとしてシリコン酸化膜等を除去すれ
ば、ゲート電極７９の上部にシリサイド膜８４を形成で
きるようになるが、この場合、上記ウエット処理の際
に、素子分離絶縁膜７４等のシリコン酸化膜で形成され
た部分もエッチングされ、信頼性が低下するという問題
が生じる。

【００２３】更に、ゲート端部の電界集中を防止するた
めに、ゲート電極７９の形成後に酸化を行なうと、ゲー
ト電極７９は酸化膜が形成され易い材料である多結晶シ
リコンで形成されているため、ゲート電極７９の上部に
も酸化膜が形成されてしまう。このゲート電極７９の上
部の酸化膜を除去するために、弗酸系等のウエット処理
を用いると、同時に素子分離絶縁膜７４もエッチングさ
れ、接合リークが増大するという問題が生じる。

【００２４】

【発明が解決しようとする課題】上述の如く、従来の電
界効果トランジスタの製造方法は、ソース拡散層，ドレ
イン拡散層上のシリサイド膜の膜厚とゲート電極上のシ
リサイド膜の膜厚とを独立には制御できなかった。この
ため、短チャネル効果の抑制とゲート部の抵抗の低減と
を両立できなかった。

【００２５】また、イオンのゲート電極の突き抜きを防
止するために、ゲート電極上に突き抜け防止用のマスク
を形成すると、ゲート電極の上部にシリサイド膜を形成
できなくなるという問題があった。

【００２６】更に、ゲート端部の電界集中を防止するた
めの後酸化で形成されたゲート電極の上部の酸化膜を除
去しようとすると、素子分離絶縁膜もエッチングされ、
接合リークが増大するという問題があった。

【００２７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、金属珪化物膜からなる
素子構造を改良し、従来よりも優れた半導体装置および
その製造方法を提供することにある。

【００２８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、半導体基板上にゲート絶
縁膜を介して形成された半導体層と、この半導体層の両
側の前記半導体基板に形成されたソース・ドレインとを
備えたＭＯＳＦＥＴからなる半導体装置において、前記
半導体層上には第１の厚い金属珪化物層が形成され、前
記ソース・ドレインの表面には第２の薄い金属珪化物層
が形成されていることを特徴とする。

【００２９】また、本発明の半導体装置の製造方法は、
珪素を含む半導体基板上に薄い絶縁膜を介して珪素を含
む半導体層を形成する工程と、前記半導体層上に第１の
厚い金属膜を形成する工程と、前記半導体層と前記第１
の厚い金属膜とを所定の形状にパターニングする工程
と、全面に第２の薄い金属膜を堆積する工程と、熱処理
により、前記第１の厚い金属膜と前記半導体層とを反応
させ、これらの界面に第１の厚い金属珪化物層を形成す
るとともに、前記第２の薄い金属膜と前記半導体基板の
表面とを反応させ、前記基板表面に第２の薄い金属珪化
物層を形成する工程とを備えたことを特徴とする。

【００３０】

【作用】本発明（請求項１）によれば、半導体層（ゲー
ト電極）上には第１の厚い金属珪化物層が形成され、ソ
ース・ドレイン上には第２の薄い金属珪化物層が形成さ
れているので、短チャネル効果の抑制とゲート部の抵抗
の低減とを両立できる電界効果トランジスタが得られ
る。

【００３１】本発明（請求項２）によれば、第１の厚い
金属珪化物層の膜厚は、第１の厚い金属膜の膜厚で規定
され、第２の薄い金属珪化物層の膜厚は、第２の薄い金
属膜の膜厚で規定されるので、異なる膜厚の金属珪化物
層を形成できる。このため、例えば、本発明を電界効果
トランジスタに適用すれば、ゲート電極上には厚い金属
珪化物層、ソース領域やドレイン領域上には薄い金属珪
化物層を形成でき、短チャネル効果の抑制とゲート部の
抵抗の低減とを両立できるようになる。

【００３２】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１，図２は、本発明の第１の実施例に係る電界効
果トランジスタの製造方法を示す工程断面図である。

【００３３】先ず、図１（ａ）に示すように、Ｐ型シリ
コン基板１のＰウェル形成領域に例えばＢイオンを１０
０ＫｅＶ，２．０×１０¹³ｃｍ^-2の条件で注入し、引き
続き、Ｎウェル形成領域にＰイオンを１６ＫｅＶ，６．
４×１０¹²ｍ^-2の条件で注入する。次いで例えば１１９
０℃，１５０分の熱処理により、Ｐウェル２およびＮウ
ェル３を形成した後、ＬＯＣＯＳ法により例えばシリコ
ン酸化物からなる素子分離絶縁膜４を形成する。

【００３４】次に所望のしきい値電圧でＮチャネルが形
成されるように、例えば、Ｂイオンを１５ＫｅＶ，１．
０×１０¹³ｃｍ^-2の条件で、Ｐウェル２中に注入し、チ
ャネル表面５の濃度を調整する。次いで所望のしきい値
電圧でＰチャネルが形成されるように、例えば、まず、
Ｐイオンを１２０ＫｅＶ，１．０×１０¹³ｃｍ^-2の条件
でＮウェル３中に注入し、続いて、Ａｓイオンを４０Ｋ
ｅＶ，２．５×１０¹²ｃｍ^-2の条件で注入でＮウェル３
中に注入することにより、チャネル表面６の濃度を調整
する。ここで、イオンの打ち分け等は、例えば、レジス
トを用いて行なう。

【００３５】以下、Ｎ型電界トランジスタとＰ型電界ト
ランジスタとは同じ方法により形成されていくので、Ｎ
型電界トランジスタの工程断面図のみを参照しながら説
明していく。

【００３６】次に図１（ｂ）に示すように、例えば、８
００℃の１０％ＨＣｌ雰囲気中でＰ型半導体基板１の表
面を酸化することにより、例えば、厚さ７ｎｍのゲート
絶縁膜となるシリコン酸化膜７を形成する。

【００３７】次にシリコン酸化膜７上に、例えば、ＬＰ
ＣＶＤ法により、ゲート電極となる例えば厚さ２００ｎ
ｍの多結晶シリコン膜８を堆積する。次いでＮ型ウェル
３の領域の多結晶シリコン膜８をレジストで覆って、Ｐ
型ウェル２の領域の多結晶シリコン膜８中に、例えば、
Ａｓイオンを４０ＫｅＶ，３．０×１５ｃｍ^-2の条件で
選択的に注入する。同様に、Ｎ型ウェル３の領域の多結
晶シリコン膜８中に、例えば、ＢＦ₂ イオンを３５Ｋｅ
Ｖ，１．０×１０¹⁵の条件で選択的に注入する。

【００３８】次に図１（ｃ）に示すように、例えば、弗
酸系のウエット処理を施した後、多結晶シリコン膜８上
に、ゲート部のシリサイド膜となる厚い金属膜９を例え
ばスパッタ法により５０ｎｍの厚さに堆積する。金属膜
９としては例えばＴｉ膜を用いる。

【００３９】次に図１（ｄ）に示すように、例えば、Ｒ
ＩＥ法により厚い金属膜９，多結晶シリコン膜８，シリ
コン酸化膜７を順次異方性エッチングし、ゲート部を形
成する。

【００４０】次に図２（ａ）に示すように、Ｎ型ウェル
３の領域をレジストで覆って、ゲート電極８をマスクと
して、Ｐ型ウェル２のうち、浅いソース拡散層１０ａ，
浅いドレイン拡散層１０ｂとなる領域に、例えば、Ａｓ
イオンを２０ＫｅＶ，２．０×１０¹⁴ｃｍ^-2の条件で注
入する。同様にして、Ｎ型ウェル３のうち、浅いソース
拡散層１０ａ，浅いドレイン拡散層１０ｂとなる領域
に、例えば、ＢＦ₂ イオンを１５ＫｅＶ，２．０×１０
¹⁴ｃｍ^-2の条件で注入する。

【００４１】次に図２（ｂ）に示すように、全面に例え
ばＬＰＣＶＤ法によりシリコン窒化膜を例えば１００ｎ
ｍの厚さに堆積した後、このシリコン窒化膜を例えばＲ
ＩＥ法により加工して、側壁ゲート絶縁膜１１を形成す
る。

【００４２】次にＮ型ウェル３の領域をレジストで覆っ
て、ゲート電極８，側壁ゲート絶縁膜１１をマスクとし
て、Ｐ型ウェル２中に例えばＡｓイオンを５０ＫｅＶ，
５．０×１０¹⁵ｃｍ^-2の条件で注入し、同様にして、Ｎ
型ウェル３中に例えばＢＦ₂イオンを３５ＫｅＶ，３．
０×１０¹⁵ｃｍ^-2の条件で注入する。

【００４３】この後、熱処理により上記イオンの活性化
を行なって、Ｐ型ウェル２の表面に浅いソース拡散層１
０ａ，深いソース拡散層１２ａ，浅いドレイン拡散層１
０ｂ，深いドレイン層１２ｂ、並びにＮ型ウェル３の表
面に浅いソース拡散層，深いソース拡散層，浅いドレイ
ン拡散層，深いドレイン層を形成する。

【００４４】次に図２（ｃ）に示すように、弗酸系の処
理を施した後、基板全面に薄い金属膜１３を例えばスパ
ッタ法により３０ｎｍの厚さに堆積する。金属膜１３と
しては例えばＴｉ膜を用いる。

【００４５】次に図２（ｄ）に示すように、例えば、薄
い金属膜１３がＴｉ膜であれば、例えば７５０℃，３０
秒の熱処理により、金属膜１３と深いソース拡散層１２
ａの表面、金属膜１３と深いドレイン層１２ｂの表面，
金属膜９とゲート電極８の上部を反応させて、これらの
部分にそれぞれ薄いシリサイド膜１４ａ，１４ｂ，厚い
シリサイド膜１４ｃを形成する。この後、例えば、硫酸
と過酸化水素との混合液を用いたウエット処理により、
未反応の金属膜１３を除去する。

【００４６】この後、図８（ｃ），図８（ｄ）で説明し
た工程を経て、電界トランジスタが完成する。本実施例
によれば、シリサイド膜１４ａ，１４ｂの膜厚は、金属
膜１３で規定され、一方、シリサイド膜１４ｃの膜厚
は、金属膜１３の影響も受けるが、基本的には金属膜９
で規定される。

【００４７】このため、ソース拡散層１２ａの表面のシ
リサイド膜１４ａの膜厚，ドレイン拡散層１２ｂの表面
のシリサイド膜１４ｂ（ソース・ドレイン領域のシリサ
イド膜）の膜厚と、ゲート電極９の上部のシリサイド膜
１４ｃの膜厚とを独立に制御できる。

【００４８】したがって、ソース拡散層１２ａ，ドレイ
ン拡散層１２ｂの表面にはそれぞれ薄いシリサイド膜１
４ａ，１４ｂを形成でき、そして、ゲート電極９の上部
には厚いシリサイド膜１４ｃを形成できるため、微細化
のためにソース拡散層１２ａ，ドレイン拡散層１２ｂの
結合が浅くなっても、短チャネル効果の抑制とゲート部
の抵抗の低減（高速化）とを両立できる。

【００４９】また、本実施例によれば、図２（ａ）の工
程で、イオン注入によりソース拡散層１０ａ，ドレイン
拡散層１０ｂを形成する際、金属膜９が突き抜け防止用
のマスクとして機能するので、チャネル領域の不純物の
濃度プロファイルの変動を防止できる。

【００５０】しかも、金属膜９はゲート電極８上に直に
形成されているので、シリサイド膜が形成できなくなる
という問題はない。更に、金属膜９は最終的にはシリサ
イド膜１４ｃに変換されるので、ゲート部とソース，ド
レイン領域との段差が大きくなるという問題もない。こ
のため、高性能の多層配線構造の半導体装置の製造が可
能となる。

【００５１】図３は、本発明の第２の実施例に係る電界
トランジスタの製造方法の一工程における断面図であ
る。本実施例の電界トランジスタの製造方法が先の実施
例のそれと異なる点は、図１（ｃ）の工程の後、厚い金
属膜９上に例えばＣＶＤ法により例えば厚さ１００ｎｍ
のシリコン酸化膜１５を堆積した後、このシリコン酸化
膜１５を例えばＲＩＥ法を用いて異方性エッチングし、
ゲート部の領域上に残置させたことにある。

【００５２】このような製造方法であれば、シリコン酸
化膜１５の存在によっても、ソース拡散層，ドレイン拡
散層を形成する際のイオン注入工程で、イオンがゲート
電極８を突き抜けるの防止できるので、先の実施例に比
べ、チャネル領域の不純物の濃度プロファイルの変動を
確実に防止できる。

【００５３】更に、シリコン酸化膜１５が厚い金属膜９
の上に形成されているので、従来と異なり、ゲート電極
８の上部にもシリサイド膜を形成できる。図４は、本発
明の第３の実施例に係る電界トランジスタの製造方法の
一工程における断面図である。

【００５４】本実施例の電界トランジスタの製造方法が
第１の実施例のそれと異なる点は、図１（ｄ）の工程の
後、例えば７５０℃の酸素雰囲気中での後酸化によっ
て、ゲート電極８の端部１７の形状を滑らかにし、ゲー
ト電極８の端部１７における電界集中を緩和することに
ある。

【００５５】本実施例によれば、ゲート電極８の上部に
は厚い金属膜９が形成されているので、従来のように、
ゲート電極８の上部にシリサイド膜を形成するために、
後酸化膜１６を除去する必要ない。このため、素子分離
絶縁膜がエッチングされ、接合リークが増大するという
問題は生じない。

【００５６】図５は、本発明の第４の実施例に係る電界
トランジスタの製造方法の一工程における断面図であ
る。本実施例は、第２の実施例と第３の実施例とを組み
合わせた例である。すなわち、本実施例は、図３の工程
の後、厚い金属膜９，多結晶シリコン膜８をパターニン
グし、ゲート部を形成し、次いで例えば７５０℃の酸素
雰囲気中で後酸化を行なうというものである。

【００５７】なお、上記実施例では、シリサイド膜の形
成のために、厚い金属膜と薄い金属膜とを用いている
が、厚い金属膜と薄い金属膜とは同種の金属膜でも、異
種の金属膜であっても良い。

【００５８】また、上記実施例では、ゲート電極となる
多結晶シリコン膜を堆積した後、イオン注入法により多
結晶シリコン膜に不純物を導入しているが、その代わり
に、例えば、拡散法により不純物を多結晶シリコン膜に
導入したり、不純物を含む多結晶シリコン膜を堆積した
りしても良い。

【００５９】更に、上記実施例では、シリサイド膜から
なる素子構造の例として、電界トランジスタの場合につ
いて説明したが、本発明は、埋め込みチャネル型電界ト
ランジスタや、バイポーラートランジスタや、ローカル
インターコネクションなどにも適用できる。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施でき
る。

【００６０】

【発明の効果】以上詳述したように本発明によれば、微
細化の進んだ電界効果トランジスタにおいて、結合の浅
いソース拡散層やドレイン拡散上には薄い金属珪化物
層、ゲート電極上には厚い金属珪化物層を形成できるの
で、短チャネル効果の抑制とゲート部の抵抗の低減とを
両立できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る電界効果トランジ
スタの製造方法を示す前半の工程断面図

【図２】本発明の第１の実施例に係る電界効果トランジ
スタの製造方法を示す後半の工程断面図

【図３】本発明の第２の実施例に係る電界トランジスタ
の製造方法の一工程における断面図

【図４】本発明の第３の実施例に係る電界トランジスタ
の製造方法の一工程における断面図

【図５】本発明の第４の実施例に係る電界トランジスタ
の製造方法の一工程における断面図

【図６】従来の電界トランジスタの製造方法を示す前半
の工程断面図

【図７】従来の電界トランジスタの製造方法を示す中半
の工程断面図

【図８】従来の電界トランジスタの製造方法を示す後半
の工程断面図

【符号の説明】

１…シリコン基板 ２…Ｐウェル ３…Ｎウェル ４…素子分離絶縁膜 ５…Ｐウェル内のチャネル表面 ６…Ｎウェル内のチャネル表面 ７…シリコン酸化膜（ゲート絶縁膜） ８…多結晶シリコン膜（ゲート電極） ９…厚い金属膜（第１の厚い金属膜） １０ａ…浅いソース拡散層 １０ｂ…浅いドレイン拡散層 １１…側壁ゲート絶縁膜 １２ａ…深いソース拡散層 １２ｂ…深いドレイン層 １３…薄い金属膜（第２の薄い金属膜） １４ａ，１４ｂ…薄いシリサイド膜（第２の薄い金属珪
化物） １４ｃ…厚いシリサイド膜（第１の厚い金属珪化物） １５…酸化シリコン膜 １６…後酸化膜 １７…ゲート電極の端部

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板上にゲート絶縁膜を介して形成
   された半導体層と、 この半導体層の両側の前記半導体基板に形成されたソー
   ス・ドレインとを備えたＭＯＳＦＥＴからなる半導体装
   置において、 前記半導体層上には第１の厚い金属珪化物層が形成さ
   れ、前記ソース・ドレインの表面には第２の薄い金属珪
   化物層が形成されていることを特徴とする半導体装置。
2. 【請求項２】珪素を含む半導体基板上に薄い絶縁膜を介
   して珪素を含む半導体層を形成する工程と、 前記半導体層上に第１の厚い金属膜を形成する工程と、 前記半導体層と前記第１の厚い金属膜とを所定の形状に
   パターニングする工程と、 全面に第２の薄い金属膜を堆積する工程と、 熱処理により、前記第１の厚い金属膜と前記半導体層と
   を反応させ、これらの界面に第１の厚い金属珪化物層を
   形成するとともに、前記第２の薄い金属膜と前記半導体
   基板の表面とを反応させ、前記半導体基板の表面に第２
   の薄い金属珪化物層を形成する工程とを有することを特
   徴とする半導体装置の製造方法。