JPH0766221A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0766221A JPH0766221A JP20778193A JP20778193A JPH0766221A JP H0766221 A JPH0766221 A JP H0766221A JP 20778193 A JP20778193 A JP 20778193A JP 20778193 A JP20778193 A JP 20778193A JP H0766221 A JPH0766221 A JP H0766221A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor device
- shaped gate
- spacer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 微細で、かつ断面積の大きいＴ字形ゲート電
極の機械的強度の向上、ゲート容量の低減を図って信頼
性の向上を目的とする。 【構成】 活性層を有する半導体基板１上にソース電極
２、ドレイン電極３とともに形成したゲート電極８の断
面積が大きい庇部の上面から側面にスペーサ９を断続的
に形成する。 【効果】 半導体装置におけるＴ字形ゲート電極を上記
のような構成とすることにより、ゲート電極の機械的強
度を高めることができ、断線、剥がれが少なくなり信頼
性の向上を図ることができる。
極の機械的強度の向上、ゲート容量の低減を図って信頼
性の向上を目的とする。 【構成】 活性層を有する半導体基板１上にソース電極
２、ドレイン電極３とともに形成したゲート電極８の断
面積が大きい庇部の上面から側面にスペーサ９を断続的
に形成する。 【効果】 半導体装置におけるＴ字形ゲート電極を上記
のような構成とすることにより、ゲート電極の機械的強
度を高めることができ、断線、剥がれが少なくなり信頼
性の向上を図ることができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に係り、特にＴ字形ゲート電極部の構造の改良に関する
ものである。
に係り、特にＴ字形ゲート電極部の構造の改良に関する
ものである。
【０００２】
【従来の技術】従来、Ｔ型リセスゲート構造を有する半
導体装置としては、例えば図８（ａ）〜（ｄ）に示すよ
うな製造工程によるものが知られている。即ち、半導体
基板２１の活性層上にソース電極２２およびドレイン電
極２３を形成した後、下層レジスト２４および上層レジ
スト２５を順に塗布し、上層レジスト２５の露光、現像
を行って図８（ａ）のようにゲート開口部２６を形成す
る。
導体装置としては、例えば図８（ａ）〜（ｄ）に示すよ
うな製造工程によるものが知られている。即ち、半導体
基板２１の活性層上にソース電極２２およびドレイン電
極２３を形成した後、下層レジスト２４および上層レジ
スト２５を順に塗布し、上層レジスト２５の露光、現像
を行って図８（ａ）のようにゲート開口部２６を形成す
る。
【０００３】次に、図８（ｂ）のように下層レジスト２
４をＥＢ露光等でパターン形成を行い、ゲート開口部２
７を形成した後、この開口部２７からウエットエッチン
グにて半導体基板２１上の活性層の一部をエッチングし
て図８（ｃ）のようにリセス部２８を形成し、次いでゲ
ート金属を用い、リフトオフ法でＴ字形ゲート電極２９
を形成することにより図８（ｄ）に示す半導体装置が得
られる。
４をＥＢ露光等でパターン形成を行い、ゲート開口部２
７を形成した後、この開口部２７からウエットエッチン
グにて半導体基板２１上の活性層の一部をエッチングし
て図８（ｃ）のようにリセス部２８を形成し、次いでゲ
ート金属を用い、リフトオフ法でＴ字形ゲート電極２９
を形成することにより図８（ｄ）に示す半導体装置が得
られる。
【０００４】この工程による半導体装置の製造において
は、下層レジストパターンは装置の特性の向上を図るた
めに、ＥＢ露光等にて微細に形成し、かつ得られるゲー
ト電極の上部（庇部）と下部（足部）が剥がれないよう
にするために、下層のレジスト膜厚は薄く、かつリセス
エッチングの深さを浅くして、ゲート電極の下部を短く
する必要がある。
は、下層レジストパターンは装置の特性の向上を図るた
めに、ＥＢ露光等にて微細に形成し、かつ得られるゲー
ト電極の上部（庇部）と下部（足部）が剥がれないよう
にするために、下層のレジスト膜厚は薄く、かつリセス
エッチングの深さを浅くして、ゲート電極の下部を短く
する必要がある。
【０００５】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は、上記のような工程で製造されていたので、下
層レジストの膜厚、およびリセスエッチングの深さのコ
ントロールが難しく、下層のレジストの膜厚が厚くなっ
たり、リセスエッチングが深かったりすると、得られる
ゲート電極の下部が長くなって、ゲート電極の上部と下
部が剥がれるという問題があった。
造方法は、上記のような工程で製造されていたので、下
層レジストの膜厚、およびリセスエッチングの深さのコ
ントロールが難しく、下層のレジストの膜厚が厚くなっ
たり、リセスエッチングが深かったりすると、得られる
ゲート電極の下部が長くなって、ゲート電極の上部と下
部が剥がれるという問題があった。
【０００６】このような問題を打開するものとして、Ｔ
字形ゲート電極の下部あるいは下部を含む側面部に絶縁
膜を設けたもの（特開昭６３−１９２２７７号、特開平
２−２５０３３５号、特開平３−２４１７４９号）やＴ
字形ゲート電極の全体を絶縁膜で覆ったもの（特開平１
−１２００７３号）等が提案されてはいるが、何れもゲ
ート容量が増大して特性劣化を招くという欠点がある。
字形ゲート電極の下部あるいは下部を含む側面部に絶縁
膜を設けたもの（特開昭６３−１９２２７７号、特開平
２−２５０３３５号、特開平３−２４１７４９号）やＴ
字形ゲート電極の全体を絶縁膜で覆ったもの（特開平１
−１２００７３号）等が提案されてはいるが、何れもゲ
ート容量が増大して特性劣化を招くという欠点がある。
【０００７】この発明は、上記のような問題点を解消す
るべく検討の結果なされたもので、微細パターンでかつ
断面積が大きく、しかも機械的強度の高いＴ字形ゲート
電極を精度よく得ることのできる半導体装置の製造方法
を提供することを目的とするものである。
るべく検討の結果なされたもので、微細パターンでかつ
断面積が大きく、しかも機械的強度の高いＴ字形ゲート
電極を精度よく得ることのできる半導体装置の製造方法
を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】即ち、この発明の第１の
発明は、活性層を有する半導体基板上にＴ字形ゲート電
極とソース電極、ドレイン電極とを有する半導体装置に
おいて、上記Ｔ字形ゲート電極の断面積が大なる庇部の
上面から側面にスペーサを断続的に形成することを特徴
とし、第２の発明は上記Ｔ字形ゲート電極の断面積が大
なる庇部の上面から側面にスペーサを断続的に形成する
とともに、上記Ｔ字形ゲート電極を少なくとも２種のゲ
ート金属による積層構成とし、その積層界面がＴ字形ゲ
ート電極の庇部と足部との界面と一致しないようにする
ことを特徴とするものである。
発明は、活性層を有する半導体基板上にＴ字形ゲート電
極とソース電極、ドレイン電極とを有する半導体装置に
おいて、上記Ｔ字形ゲート電極の断面積が大なる庇部の
上面から側面にスペーサを断続的に形成することを特徴
とし、第２の発明は上記Ｔ字形ゲート電極の断面積が大
なる庇部の上面から側面にスペーサを断続的に形成する
とともに、上記Ｔ字形ゲート電極を少なくとも２種のゲ
ート金属による積層構成とし、その積層界面がＴ字形ゲ
ート電極の庇部と足部との界面と一致しないようにする
ことを特徴とするものである。
【０００９】また、第３の発明は、上記Ｔ字形ゲート電
極の断面積が大なる庇部の上面から側面にスペーサを断
続的に形成し、かつ該側面とスペーサとの間に空隙部を
設けるものであり、更に第４の発明は上記Ｔ字形ゲート
電極の断面積が大なる庇部の上面から側面にスペーサを
断続的に形成し、かつ該側面とスペーサとの間に空隙部
を設けるとともに、上記Ｔ字形ゲート電極を少なくとも
２種のゲート金属による積層構成とし、その積層界面が
Ｔ字形ゲート電極の庇部と足部との界面と一致しないよ
うにすることを特徴とするものである。
極の断面積が大なる庇部の上面から側面にスペーサを断
続的に形成し、かつ該側面とスペーサとの間に空隙部を
設けるものであり、更に第４の発明は上記Ｔ字形ゲート
電極の断面積が大なる庇部の上面から側面にスペーサを
断続的に形成し、かつ該側面とスペーサとの間に空隙部
を設けるとともに、上記Ｔ字形ゲート電極を少なくとも
２種のゲート金属による積層構成とし、その積層界面が
Ｔ字形ゲート電極の庇部と足部との界面と一致しないよ
うにすることを特徴とするものである。
【００１０】
【作用】この発明の半導体装置の製造方法では、上記の
ようにＴ字形ゲート電極（以下、単にゲート電極とい
う）の庇部の上面から側面にスペーサを設けて、断面積
の大きい庇部を側面から支えるようにしたもので、これ
によってゲート電極の安定性を高めるとともに、その機
械的強度を向上させることができ、また、このスペーサ
を断続的に、あるいはゲート電極庇部の側面との間に空
隙を設けて断続的に形成することによって、ゲート電極
に接するスペーサの面積をより小さくしてゲート電極容
量を低減させることができるのである。
ようにＴ字形ゲート電極（以下、単にゲート電極とい
う）の庇部の上面から側面にスペーサを設けて、断面積
の大きい庇部を側面から支えるようにしたもので、これ
によってゲート電極の安定性を高めるとともに、その機
械的強度を向上させることができ、また、このスペーサ
を断続的に、あるいはゲート電極庇部の側面との間に空
隙を設けて断続的に形成することによって、ゲート電極
に接するスペーサの面積をより小さくしてゲート電極容
量を低減させることができるのである。
【００１１】さらに、ゲート電極を少なくとも２種のゲ
ート金属を用いた積層構造とすることによって、ゲート
電極の信頼性を高め、かつそれら金属の積層界面を、ゲ
ート断面積が最も小さくて応力が集中する部分、即ちゲ
ート電極の断面積の大きい庇部と断面積の小さい足部と
の界面以外に位置せしめるようにすることによって、ゲ
ート電極の機械的強度を向上させることができるのであ
る。
ート金属を用いた積層構造とすることによって、ゲート
電極の信頼性を高め、かつそれら金属の積層界面を、ゲ
ート断面積が最も小さくて応力が集中する部分、即ちゲ
ート電極の断面積の大きい庇部と断面積の小さい足部と
の界面以外に位置せしめるようにすることによって、ゲ
ート電極の機械的強度を向上させることができるのであ
る。
【００１２】
【実施例】以下、この発明の実施例を図について説明す
る。
る。
【００１３】実施例１ 図１（ａ）〜（ｄ）は、この発明の第１の実施例を示す
製造工程断面図である。図において、１は上面に活性層
を有する半導体基板、２はソース電極、３はドレイン電
極、４は下層レジスト、５は上層レジスト、６はゲート
電極開口部、７はリセス部、８はゲート電極、９はスペ
ーサである。まず、図１（ａ）に示すように、ＭＢＥ法
等にて成長した活性層を有する半導体基板１上にソース
電極２およびドレイン電極３を形成した後、全面に下層
レジスト４、上層レジスト５を塗布し、露光、現像を行
いレジストパターンを形成してゲート電極開口部６を形
成する。
製造工程断面図である。図において、１は上面に活性層
を有する半導体基板、２はソース電極、３はドレイン電
極、４は下層レジスト、５は上層レジスト、６はゲート
電極開口部、７はリセス部、８はゲート電極、９はスペ
ーサである。まず、図１（ａ）に示すように、ＭＢＥ法
等にて成長した活性層を有する半導体基板１上にソース
電極２およびドレイン電極３を形成した後、全面に下層
レジスト４、上層レジスト５を塗布し、露光、現像を行
いレジストパターンを形成してゲート電極開口部６を形
成する。
【００１４】次いで、ウエットエッチングにてこのゲー
ト電極開口部６直下の活性層の一部をエッチングして、
リセス部７を形成する。次に、図１（ａ）のレジストパ
ターンにて全面にＡｌ、Ａｕ等のゲート金属を蒸着し、
リフトオフ法により図１（ｂ）のようにゲート電極８を
形成する。
ト電極開口部６直下の活性層の一部をエッチングして、
リセス部７を形成する。次に、図１（ａ）のレジストパ
ターンにて全面にＡｌ、Ａｕ等のゲート金属を蒸着し、
リフトオフ法により図１（ｂ）のようにゲート電極８を
形成する。
【００１５】次に、図１（ｃ）のように、全面にＳｉＮ
のような誘電体膜よりなるスペーサ９をプラズマＣＶＤ
法等により形成する。次いで、このスペーサ９上にレジ
ストパターンを形成し、ＲＩＥによるエッチングを行
い、図１（ｄ）のようにゲート電極８の上面から側面に
かけてのスペーサを残して、他の部分のスペーサを除去
する。図２は上記図１（ｄ）の状態を示す半導体装置の
ゲート電極部分斜視図である。
のような誘電体膜よりなるスペーサ９をプラズマＣＶＤ
法等により形成する。次いで、このスペーサ９上にレジ
ストパターンを形成し、ＲＩＥによるエッチングを行
い、図１（ｄ）のようにゲート電極８の上面から側面に
かけてのスペーサを残して、他の部分のスペーサを除去
する。図２は上記図１（ｄ）の状態を示す半導体装置の
ゲート電極部分斜視図である。
【００１６】次いで、図２のように形成されたスペーサ
９の所定の部分９ａ上にレジストパターンを形成した後
（図示せず）、レジストを塗布していない９ｂ部分のス
ペーサをＲＩＥ法でエッチング除去することにより、図
３に示すようにゲート電極８の上面から側面にかけて断
続的にスペーサ９を有する装置が得られる。
９の所定の部分９ａ上にレジストパターンを形成した後
（図示せず）、レジストを塗布していない９ｂ部分のス
ペーサをＲＩＥ法でエッチング除去することにより、図
３に示すようにゲート電極８の上面から側面にかけて断
続的にスペーサ９を有する装置が得られる。
【００１７】かくして得られた図３の構造の装置ではス
ペーサが断続的に形成されているので、ゲート電極８と
スペーサ９の接する面積が小さく、ゲート電極容量を小
さくすることができる。
ペーサが断続的に形成されているので、ゲート電極８と
スペーサ９の接する面積が小さく、ゲート電極容量を小
さくすることができる。
【００１８】実施例２ 上述した第１の実施例における図１（ａ）および（ｂ）
に示す工程と同様にしてゲート電極を形成したのち、ゲ
ート電極８の庇部側面から足部にかけて、最終的には空
隙部を形成する部分に、図４（ａ）のように空隙用レジ
ストパターン１０を形成し、次いで図４（ｂ）のように
全面にＳｉＮの誘電体膜よりなるスペーサ９をプラズマ
ＣＶＤ法等によって形成する。次に、このスペーサ９上
にレジストパターンを形成し、ＲＩＥによるエッチング
を行って、図４（ｃ）のようにゲート電極８の上面から
空隙用レジストパターンの側面にかけてのスペーサ９を
残して、他の部分のスペーサを除去する。図５は上記図
４（ｃ）の状態を示す半導体装置のゲート電極部分斜視
図である。
に示す工程と同様にしてゲート電極を形成したのち、ゲ
ート電極８の庇部側面から足部にかけて、最終的には空
隙部を形成する部分に、図４（ａ）のように空隙用レジ
ストパターン１０を形成し、次いで図４（ｂ）のように
全面にＳｉＮの誘電体膜よりなるスペーサ９をプラズマ
ＣＶＤ法等によって形成する。次に、このスペーサ９上
にレジストパターンを形成し、ＲＩＥによるエッチング
を行って、図４（ｃ）のようにゲート電極８の上面から
空隙用レジストパターンの側面にかけてのスペーサ９を
残して、他の部分のスペーサを除去する。図５は上記図
４（ｃ）の状態を示す半導体装置のゲート電極部分斜視
図である。
【００１９】次に、図５で得られた装置のスペーサ９の
うち９ｃの部分にレジストパターンを形成し（図示せ
ず）、レジストを塗布していない９ｄ部分のスペーサと
該スペーサ９ｄとゲート電極８との間に形成されている
レジストパターン１０をＲＩＥ法でエッチング除去した
のち、残ったスペーサ９ｃとゲート電極８との間の空隙
に形成されているレジストパターン１０を、この基板１
を常温のアセトンに浸漬することで除去することによ
り、図６に示すようにゲート電極８の上面から側面にか
けて断続的にスペーサ９を有し、かつこれらのスペーサ
９がゲート電極８との間に空隙部１１を有する装置が得
られる。
うち９ｃの部分にレジストパターンを形成し（図示せ
ず）、レジストを塗布していない９ｄ部分のスペーサと
該スペーサ９ｄとゲート電極８との間に形成されている
レジストパターン１０をＲＩＥ法でエッチング除去した
のち、残ったスペーサ９ｃとゲート電極８との間の空隙
に形成されているレジストパターン１０を、この基板１
を常温のアセトンに浸漬することで除去することによ
り、図６に示すようにゲート電極８の上面から側面にか
けて断続的にスペーサ９を有し、かつこれらのスペーサ
９がゲート電極８との間に空隙部１１を有する装置が得
られる。
【００２０】かくして得られた図６の構造の装置では、
スペーサが断続的に形成され、かつスペーサ９とゲート
電極８の側面から足部にかけて空隙部１１を有している
ので、ゲート電極８とスペーサ９の接触面積が上記した
実施例１による図３の装置よりも更に小さくなり、ゲー
ト電極容量をより低減することができる。
スペーサが断続的に形成され、かつスペーサ９とゲート
電極８の側面から足部にかけて空隙部１１を有している
ので、ゲート電極８とスペーサ９の接触面積が上記した
実施例１による図３の装置よりも更に小さくなり、ゲー
ト電極容量をより低減することができる。
【００２１】上記した実施例１および実施例２は、ゲー
ト電極８の上面から側面にかけて形成するスペーサ９の
構造について説明したものであり、ゲート電極について
はＡｌ、Ａｕなど一種のゲート金属を用いた例を示した
が、この発明では図７（ａ）または（ｂ）のようにゲー
ト電極８を少なくとも２種のゲート金属による８ａ、８
ｂの積層構造とすることにより、その機械的強度をさら
に向上させることができる。この場合、ゲート電極８
ａ、８ｂの積層界面を、得られるゲート電極８の断面積
の大きい上部の庇部と断面積の小さい下部の足部との界
面１２、（即ち応力が集中する部分）と一致しないよう
にすることが必要である。これによってゲート電極が庇
部と足部との界面で剥離することを防止することができ
る。このような積層構造のゲート電極８を得るには、例
えばＴｉなどで下層の電極８ａを形成したのち、その上
にＴｉより電気抵抗の小さいＡｌ、Ａｕなどのゲート金
属で上層の電極８ｂを庇部と足部との界面１２にその積
層界面が来ないように形成すればよい。
ト電極８の上面から側面にかけて形成するスペーサ９の
構造について説明したものであり、ゲート電極について
はＡｌ、Ａｕなど一種のゲート金属を用いた例を示した
が、この発明では図７（ａ）または（ｂ）のようにゲー
ト電極８を少なくとも２種のゲート金属による８ａ、８
ｂの積層構造とすることにより、その機械的強度をさら
に向上させることができる。この場合、ゲート電極８
ａ、８ｂの積層界面を、得られるゲート電極８の断面積
の大きい上部の庇部と断面積の小さい下部の足部との界
面１２、（即ち応力が集中する部分）と一致しないよう
にすることが必要である。これによってゲート電極が庇
部と足部との界面で剥離することを防止することができ
る。このような積層構造のゲート電極８を得るには、例
えばＴｉなどで下層の電極８ａを形成したのち、その上
にＴｉより電気抵抗の小さいＡｌ、Ａｕなどのゲート金
属で上層の電極８ｂを庇部と足部との界面１２にその積
層界面が来ないように形成すればよい。
【００２２】
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法は、Ｔ字形ゲート電極の上方から側面に
かけてスペーサを断続的に形成したこと、あるいはスペ
ーサを断続的に、かつゲート電極側面との間に空隙部を
設けるようにして形成したこと、あるいはさらにゲート
電極の庇部と足部の界面と積層界面が一致しないように
してゲート電極を少なくとも２種のゲート金属による積
層構造としたこと、などによりゲート電極の機械的強度
が向上し、該電極の断線、剥がれが少なくなり、素子の
歩留り、信頼性が向上するとともに、ゲート電極とスペ
ーサとの接触面積を少なくすることでゲート容量が小さ
くなって素子の性能をも向上せしめる効果を有するので
ある。
装置の製造方法は、Ｔ字形ゲート電極の上方から側面に
かけてスペーサを断続的に形成したこと、あるいはスペ
ーサを断続的に、かつゲート電極側面との間に空隙部を
設けるようにして形成したこと、あるいはさらにゲート
電極の庇部と足部の界面と積層界面が一致しないように
してゲート電極を少なくとも２種のゲート金属による積
層構造としたこと、などによりゲート電極の機械的強度
が向上し、該電極の断線、剥がれが少なくなり、素子の
歩留り、信頼性が向上するとともに、ゲート電極とスペ
ーサとの接触面積を少なくすることでゲート容量が小さ
くなって素子の性能をも向上せしめる効果を有するので
ある。
【図１】（ａ）乃至（ｄ）はこの発明の方法の第１の実
施例を説明する製造工程断面図である。
施例を説明する製造工程断面図である。
【図２】図１（ｄ）工程における半導体装置のゲート電
極部分斜視図である。
極部分斜視図である。
【図３】第１の実施例で得られる半導体装置のゲート電
極部分斜視図である。
極部分斜視図である。
【図４】（ａ）乃至（ｃ）はこの発明の方法の第２の実
施例を説明する製造工程断面図である。
施例を説明する製造工程断面図である。
【図５】図４（ｃ）工程における半導体装置のゲート電
極部分斜視図である。
極部分斜視図である。
【図６】第２の実施例で得られる半導体装置のゲート電
極部分斜視図である。
極部分斜視図である。
【図７】（ａ）および（ｂ）はこの発明におけるゲート
電極の構造の他の例を示す断面図である。
電極の構造の他の例を示す断面図である。
【図８】従来の半導体装置の製造方法を示す製造工程断
面図である。
面図である。
１ 半導体基板 ２ ソース電極 ３ ドレイン電極 ４ 下層レジスト ５ 上層レジスト ６ ゲート電極開口部 ７ リセス部 ８ ゲート電極 ９ スペーサ １０ レジストパターン １１ 空隙部 １２ ゲート電極の庇部と足部との界面
Claims (4)
- 【請求項１】 活性層を有する半導体基板上にＴ字形ゲ
ート電極とソース電極、ドレイン電極とを有する半導体
装置において、上記Ｔ字形ゲート電極の断面積が大なる
庇部の上面から側面にスペーサを断続的に形成すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 活性層を有する半導体基板上にＴ字形ゲ
ート電極とソース電極、ドレイン電極とを有する半導体
装置において、上記Ｔ字形ゲート電極の断面積が大なる
庇部の上面から側面にスペーサを断続的に形成するとと
もに、上記Ｔ字形ゲート電極を少なくとも２種のゲート
金属による積層構成とし、その積層界面がＴ字形ゲート
電極の庇部と足部との界面と一致しないようにすること
を特徴とする半導体装置の製造方法。 - 【請求項３】 活性層を有する半導体基板上にＴ字形ゲ
ート電極とソース電極、ドレイン電極とを有する半導体
装置において、上記Ｔ字形ゲート電極の断面積が大なる
庇部の上面から側面にスペーサを断続的に形成し、かつ
該側面とスペーサとの間に空隙部を設けることを特徴と
する半導体装置の製造方法。 - 【請求項４】 活性層を有する半導体基板上にＴ字形ゲ
ート電極とソース電極、ドレイン電極とを有する半導体
装置において、上記Ｔ字形ゲート電極の断面積が大なる
庇部の上面から側面にスペーサを断続的に形成し、かつ
該側面とスペーサとの間に空隙部を設けるとともに、上
記Ｔ字形ゲート電極を少なくとも２種のゲート金属によ
る積層構成とし、その積層界面がＴ字形ゲート電極の庇
部と足部との界面と一致しないようにすることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20778193A JPH0766221A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20778193A JPH0766221A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766221A true JPH0766221A (ja) | 1995-03-10 |
Family
ID=16545408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20778193A Pending JPH0766221A (ja) | 1993-08-23 | 1993-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI505378B (zh) * | 2013-02-21 | 2015-10-21 | Univ Nat Cheng Kung | 半導體元件之閘極半舉離製程 |
-
1993
- 1993-08-23 JP JP20778193A patent/JPH0766221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI505378B (zh) * | 2013-02-21 | 2015-10-21 | Univ Nat Cheng Kung | 半導體元件之閘極半舉離製程 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0724296B1 (en) | Field effect transistor having comb-shaped electrode assemblies | |
| JPH0766221A (ja) | 半導体装置の製造方法 | |
| KR890011035A (ko) | 집적회로 제조방법 및 전기접속 형성방법 | |
| JPH0472381B2 (ja) | ||
| JP4120748B2 (ja) | ゲート電極の製造方法及びゲート電極構造 | |
| JP2912635B2 (ja) | 半導体装置 | |
| JP2518402B2 (ja) | 半導体装置の製造方法 | |
| JP2002100639A (ja) | 半導体装置およびその製造方法 | |
| JPH09191018A (ja) | 半導体装置およびその製造方法 | |
| KR0141772B1 (ko) | 바이어홀 형성방법 | |
| KR100272577B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| JP2557432B2 (ja) | 電界効果トランジスタ | |
| JPH05291301A (ja) | 電界効果トランジスタ及びその製造方法 | |
| KR100232152B1 (ko) | 메스펫트의 제조방법 | |
| JPS6390171A (ja) | 電界効果トランジスタの製造方法 | |
| JPS63198376A (ja) | 半導体装置の製造方法 | |
| JPH0653246A (ja) | 電界効果トランジスタの製法 | |
| JPH0653242A (ja) | 半導体装置の製法 | |
| JPH06120253A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH02220449A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2002185018A (ja) | 保護ダイオード製造方法および保護ダイオード | |
| JPH03233939A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH03233942A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH09186189A (ja) | 化合物半導体装置の製造方法 | |
| JPH07120673B2 (ja) | ショットキゲート電界効果トランジスタの製造方法 |