JPH0764933A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 複数のプロセッサが共通のプログラム等を共
有メモリからキャッシュメモリに取り込み、処理を進め
る場合に、バストラフィックの減少を図る。 【構成】 各プロセッサは他のプロセッサによる共有メ
モリ４のアクセスアドレスを監視する。このアクセスア
ドレスが、直前に自己が命令の取り込みに使用したアク
セスアドレスに近接したものであれば、その後、自己が
キャッシュメモリへの取り込みを行なう確率が高い。従
って、この場合、他のプロセッサがその命令を取り込む
のと同一のタイミングでバスを介して、その命令を自己
のキャッシュメモリに取り込む。従って、いずれかのプ
ロセッサによる１回のバス権獲得及び命令の取り込み処
理時間に、複数のプロセッサが同様の命令を同時に取り
込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサがバ
スラインを介して接続され、共有メモリに格納されたプ
ログラムを各自のキャッシュメモリに取り込んで動作す
るマルチプロセッサシステムに関する。

【０００２】

【従来の技術】情報処理装置の多様化、高機能化に伴
い、マルチプロセッサシステムの性能改善のための開発
が進められている。図２に、一般のマルチプロセッサシ
ステムブロック図を示す。図のシステムは、複数のプロ
セッサ１−１〜１−３がバス３を介して共有メモリ４に
接続された構成となっている。各プロセッサ１−１〜１
−３はそれぞれキャッシュメモリ２−１〜２−３を有
し、プログラム実行のための命令を共有メモリ４から取
り込むようにしている。

【０００３】例えば、プロセッサ１−１が共有メモリ４
に格納された所定のプログラムを実行しようとする場
合、予めキャッシュメモリ２−１に対し、そのプログラ
ムを構成する命令を２個から８個程度プリフェッチす
る。そして、キャッシュヒットする限りキャッシュメモ
リ２−１に格納された命令を実行し、キャッシュミスが
あれば共有メモリ４から新たな命令を取り込む。例え
ば、繰り返し処理が行なわれる一定のループプログラム
等については、その全体をキャッシュメモリ２−１に取
り込み、高速処理を可能にしている。

【０００４】図３に、上記のような従来のシステムの動
作シーケンスチャートを示す。上記のように複数のプロ
セッサ１−１〜１−３がバス３を介して共有メモリ４に
接続されている場合、その命令の取り込みは、このシー
ケンスチャートに示すような手順に従う。まず、例えば
プロセッサ１−１が命令の取り込みを行なおうとする場
合、予め図示しないバスコントローラに対しバス権を要
求し、この図のステップＳ１に示すようにバス権獲得を
行なう。そして、バス３に対し、ステップＳ２において
命令アドレスを出力し、この命令アドレスはバス３を通
じて共有メモリ４に達する。

【０００５】共有メモリ４では、そのアドレスに格納さ
れた命令をステップＳ３においてプロセッサ１−１に向
け送り出す。プロセッサ１−１は、これにより命令をフ
ェッチする。こうして、プロセッサ１−１による所定の
命令の取り込み処理が終了する。その後、プロセッサ１
−２が命令フェッチを要求する場合は、再びプロセッサ
１−２がステップＳ４においてバス権を獲得し、ステッ
プＳ５において命令アドレスを出力し、ステップＳ６に
おいて命令フェッチを行なうというように、プロセッサ
１−１と同様の処理が進められる。

【０００６】また、このようなマルチプロセッサシステ
ムでは、バス権調整のため、複数のプロセッサが同時に
共有メモリ４をアクセスすることはできない。従って、
例えばプロセッサ１−３がプロセッサ１−２の命令取り
込み処理の途中で命令取り込みを必要としたとしても、
プロセッサ１−２の命令取り込み処理が終了し、バスが
開放された後、ステップＳ７においてバス権獲得が行な
われる。そして、ステップＳ８において命令アドレスを
出力し、ステップＳ９において命令をフェッチすること
になる。

【０００７】

【発明が解決しようとする課題】ところで、上記のよう
な従来のマルチプロセッサシステムには次のような解決
すべき課題があった。マルチプロセッサシステムでは、
例えば一定の処理を複数のプロセッサに分担させて分散
処理し、その結果を集めるといったことにより演算処理
の高速化を図ることも行なわれている。このような場
合、複数のプロセッサが同一のプログラムを実行する場
合も多い。従って、例えばあるプロセッサがプログラム
を共有メモリ４から読み出そうとする場合、別のプロセ
ッサもそのプログラムの同一部分を読み出そうとするこ
ともある。

【０００８】しかしながら、図３により説明したよう
に、バス３を使用するためのバス権は同一時点で複数の
プロセッサが獲得することはできない。従って、それぞ
れのプロセッサが独自にバス権を獲得し、命令の取り込
みを行なわなければならず、キャッシュメモリへの取り
込み量や各プロセッサの動作タイミング等を適切に選定
しないと、バスのトラフィックが増大し、システム全体
としての演算処理速度を低下させるという問題があっ
た。

【０００９】本発明は以上の点に着目してなされたもの
で、複数のプロセッサが共通のプログラム等を共有メモ
リから取り込み、処理を進める場合に、その取り込み動
作の効率化を図ったマルチプロセッサシステムを提供す
ることを目的とするものである。

【００１０】

【課題を解決するための手段】本発明のマルチプロセッ
サシステムは、複数のプロセッサがバスを介して接続さ
れ、このバスを通じて共有メモリをアクセスして、自己
のキャッシュメモリにデータを取り込む場合に、各プロ
セッサは直前の前記取り込みに使用したアクセスアドレ
スを保持するとともに前記バスを監視し、いずれかのプ
ロセッサが前記バスを通じて自己のキャッシュメモリに
データを取り込んだとき、各プロセッサはこのアクセス
アドレスと自己の保持していたアクセスアドレスとを比
較して、両者が近接していれば、前記いずれかのプロセ
ッサと同時に同一内容のデータを自己のキャッシュメモ
リに取り込むことを特徴とするものである。

【００１１】

【作用】このシステムでは、各プロセッサは他のプロセ
ッサによる共有メモリのアクセスアドレスを監視する。
このアクセスアドレスが、直前に自己が命令の取り込み
に使用したアクセスアドレスに近接したものであれば、
その後、自己がキャッシュメモリへの取り込みを行なう
確率が高い。従って、この場合、他のプロセッサがその
命令を取り込むのと同一のタイミングでバスを介して、
その命令を自己のキャッシュメモリに取り込む。従っ
て、いずれかのプロセッサによる１回のバス権獲得及び
命令の取り込み処理時間に、複数のプロセッサが同様の
命令を同時に取り込むことができる。これにより、バス
のトラフィック減少が図られる。

【００１２】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明のシステム動作シーケンスチャ
ートである。このシステムの構成自体は、図２に示した
従来のマルチプロセッサシステムと同様である。なお、
各プロセッサは本発明のシステムの動作を実行するため
に、それぞれ次のような構成とされている。図１の説明
を行なう前に、この構成を説明する。

【００１３】図４は、本発明のシステムに適するプロセ
ッサのブロック図である。本発明のシステムには、例え
ばこの図のような構成のプロセッサが使用される。この
プロセッサ１０は、バス３を介して図示しない共有メモ
リと接続されており、実行中のプログラムに必要な命令
やデータをキャッシュメモリ２に取り込み、処理を行な
う構成となっている。

【００１４】プロセッサ１０には、キャッシュコントロ
ーラ１１、直前のアクセスアドレスレジスタ１２、上位
アドレス保持部１３、アドレス比較部１４及びアドレス
監視部１５が設けられている。アドレス監視部１５はア
ドレスバス３−１に他のプロセッサから送り込まれる命
令取り込みのためのアクセスアドレスを監視し、一時格
納するためのレジスタ等から構成される。キャッシュコ
ントローラ１１はデータバス３−２に接続され、データ
バス３−２上の命令やデータを取り込み、キャッシュメ
モリ２に転記するといった動作を制御する部分である。
このキャッシュコントローラ１１の構成自体は従来装置
のものと同様である。

【００１５】直前のアクセスアドレスレジスタ１２は、
キャッシュコントローラ１１がプログラム実行のために
直前に命令取り込みに使用したアクセスアドレスを一時
的に格納しておくレジスタである。上位アドレス保持部
１３は、直前のアクセスアドレスレジスタ１２の上位ア
ドレス部分のみを取り込み、保持しておくレジスタであ
る。アドレス比較部１４は、上位アドレス保持部１３の
内容とアドレス監視部１５が取り込んだアドレスバスの
上位アドレスとを比較し、両者が一致するかどうかを判
断するゲート回路等から構成される。両者が一致した場
合には、これをキャッシュコントローラ１１に通知する
構成となっている。

【００１６】即ち、図４に示す構成のプロセッサ１０
は、アドレスバス３−１に他のプロセッサが出力したア
クセスアドレスが検出されると、その上位ビットをアド
レス監視部１５が取り込み、自己が直前にアクセスに使
用したアドレスの上位ビットと比較して両者が一致した
場合に、これをキャッシュコントローラ１１が認識す
る。そして、その場合、他のプロセッサによる命令の取
り込みと同時に、データバス３−２に出力された命令を
キャッシュメモリ２に取り込むよう動作する構成となっ
ている。

【００１７】再び図１に戻って、本発明のシステムの動
作シーケンスチャートを説明する。このマルチプロセッ
サシステムは、例えばバス３を介して複数のプロセッサ
１０−１〜１０−３が共有メモリ４に格納されたプログ
ラムを自己のキャッシュメモリに取り込み、一定の処理
を実行する構成とする。共有メモリ４には各プロセッサ
が実行すべきプログラムが格納されており、各プロセッ
サは、そのプログラムを構成する一部の命令をキャッシ
ュメモリに転記し、一定の処理を実行する。

【００１８】例えば、ここで、プロセッサ１０−１が、
ステップＳ１においてバス権を獲得し、バス３を通じて
共有メモリ４に対し命令アドレスを出力したとする。ス
テップＳ２において、この命令アドレスが出力される
と、他のプロセッサ１０−２、１０−３は、このバス３
に出力された命令アドレスの上位ビットを取り込む。即
ち、ステップＳ３において、この命令アドレスを受け入
れてステップＳ４あるいはステップＳ５において、自己
が直前に命令取り込みに使用したアクセスアドレスと比
較する。

【００１９】この例では、プロセッサ１０−２がその上
位アドレスの一致という結果を得た。プロセッサ１０−
３は、ステップＳ７に示すように、上位アドレスが不一
致であった。このような場合、プロセッサ１０−２はプ
ロセッサ１０−１が取り込む命令と同一の命令をその後
に使用する可能性が高い。従って、ステップＳ８におい
て、プロセッサ１０−１が命令の取り込みを行なう際、
同時にプロセッサ１０−２もその命令の取り込みを行な
う。

【００２０】なお、例えばプロセッサ１０−２は、既に
そのような命令をキャッシュメモリに取り込んでいる場
合もある。従って、この場合には、同様の命令の取り込
み処理は不要となる。これには、従来キャッシュコント
ローラが実行するキャッシュヒットあるいはキャッシュ
ミスヒットの判断をそのまま利用する。即ち、上位アド
レスが一致したとステップＳ６において判断された場合
には、その後キャッシュコントローラにおいて、キャッ
シュヒットかキャッシュミスヒットかを判断する。キャ
ッシュヒットであれば、そのアドレスの命令は既にキャ
ッシュメモリに存在する。従って、命令の同時取り込み
は行なわない。一方、キャッシュミスヒットであれば、
プロセッサ１０−１が命令を取り込むのと同時にそのバ
スからその命令をキャッシュメモリに取り込む。

【００２１】図５に、本発明のシステムにおけるアドレ
ス監視動作説明図を示す。上記のような命令の取り込み
を行なうと、この図に示すようにして各プロセッサのキ
ャッシュメモリに対し命令が転記される。図において、
例えば共有メモリ４に一定のプログラムが格納されてお
り、そのアドレスを図に示すように、Ａ１〜Ａ２０と表
すことにする。このとき、プロセッサ１０−１はその直
前の動作において、アドレスＡ１〜Ａ４の命令をキャッ
シュメモリ２−１に取り込んでいたとする。また、プロ
セッサ１０−２は直前の命令によって、アドレスＡ９〜
Ａ１２の命令を取り込んでいたとする。

【００２２】ここで、プロセッサ１０−３がアドレスＡ
１３〜Ａ１６の命令をキャッシュメモリ２−３に取り込
むものとする。このとき、他のプロセッサ１０−１、１
０−２は、先に説明した要領でプロセッサ１０−３が取
り込む命令の上位アドレスを監視する。ここで、例えば
プロセッサ１０−１の上位アドレス一致範囲Ｂ−１は、
図に示すように、アドレスＡ８までであったとする。ま
た、プロセッサ１０−２の上位アドレス一致範囲Ｂ−２
は、アドレスＡ５〜アドレスＡ２０の範囲であったとす
る。この場合、プロセッサ１０−１は、プロセッサ１０
−３のアクセスアドレスと、自己の直前のアクセスアド
レスの上位ビットが不一致のため、命令取り込み動作を
行なわない。一方、プロセッサ１０−２はプロセッサ１
０−３の命令取り込みのためのアクセスアドレスが上位
アドレス一致範囲Ｂ−２に含まれるため、アドレスＡ１
３〜アドレスＡ１６の命令をキャッシュメモリ２−２に
取り込む。

【００２３】プロセッサ１０−２は、アドレスＡ９〜Ａ
１２までの命令を実行した後は、アドレスＡ１３〜Ａ１
６までの命令を取り込む動作が必要となるが、プロセッ
サ１０−３の命令取り込み動作によって、自動的にこの
取り込みが完了しているため、その後の処理を高速に行
なうことが可能になる。即ち、プロセッサ１０−２は、
バス権の獲得や命令の取り込みといった一連の動作をす
る必要がなくなる。

【００２４】一般に、マルチプロセッサシステムにおい
ては、共有メモリに格納されたデータの内容と自己のキ
ャッシュメモリに取り込んだデータの内容との一致を図
るために、いわゆるスヌープ方式といった手段によって
バスを常に監視している。本発明の方法では、このよう
なスヌープ方式の手法を利用してバスを監視し、上記の
ような命令やデータの取り込みを行なうことによって、
バストラフィックの減少を図ることができる。

【００２５】本発明を実現するためのハードウェア量
は、アドレスレジスタや比較器等、簡単な回路でよく、
低コストでシステムの能力を高めることができる。ま
た、取り込む対象の命令アドレスは、共有メモリの物理
アドレスとなるため、全てのプロセッサに共通に認識で
き、仮想アドレスシステム等にも対応することが可能に
なる。また、自己がバス権を獲得し、命令をフェッチす
るという動作をすることなく、自動的に、近い将来実行
するであろう命令をキャッシュメモリにフェッチするこ
とができるため、その処理を一層高速化することが可能
になる。また、この場合に、従来実行していたプログラ
ム自体には変更を加える必要がなく、システムの能力ア
ップを簡便に実施することができる。

【００２６】本発明は以上の実施例に限定されない。バ
スに接続される共有メモリの種類や数、プロセッサの数
等は自由に変更して差し支えない。また、キャッシュメ
モリも一次キャッシュのみならず、二次キャッシュ等で
あっても適用が可能である。従って、メモリは半導体メ
モリのみならず、ハードディスク等、各種のメモリ階層
を持ったシステムにも適用することができる。また、監
視するアドレスと自己の直前のアクセスアドレスとの比
較方法や、そのためのハードウェアは、システムの構成
により同様の機能を持つ適当なブロックに置き換えて差
し支えない。更に、他のプロセッサのアクセスアドレス
と自己の直前のアクセスアドレスとの比較によって近接
の有無を判断するための範囲は、比較的広い範囲でも狭
い範囲でも、そのプログラムの内容に応じて自由に設定
して差し支えない。

【００２７】

【発明の効果】以上説明した本発明のマルチプロセッサ
システムは、複数のプロセッサがバスを通じて共有メモ
リをアクセスし、自己のキャッシュメモリにデータを取
り込む場合に、直前のデータ取り込みに使用したアクセ
スアドレスを保持し、他のプロセッサが自己のキャッシ
ュメモリにデータを取り込むときに、そのアクセスアド
レスと自己の保持していたアクセスアドレスとを比較
し、両者が近接しているとき、同一内容のデータを自己
のキャッシュメモリに取り込むようにしたので、自己が
必要なデータを他のプロセッサのバス権獲得時に同時に
取り込むことができる。これにより、共有メモリに格納
された共通のデータを複数のプロセッサが使用する場合
に、バスのトラフィックを減少させ、各プロセッサによ
る処理の高速化が図られる。また、上記キャッシュメモ
リに取り込むデータはプログラムの命令であっても、通
常の一般的なデータであってもよい。

【図面の簡単な説明】

【図１】本発明のシステムの動作シーケンスチャートで
ある。

【図２】一般のマルチプロセッサシステムブロック図で
ある。

【図３】従来システムの動作シーケンスチャートであ
る。

【図４】本発明のシステムに適するプロセッサブロック
図である。

【図５】本発明のシステムにおけるアドレス監視動作説
明図である。

【符号の説明】

３ バス ４ 共有メモリ １０−１〜１０−３ プロセッサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサがバスを介して接続さ
   れ、このバスを通じて共有メモリをアクセスして、自己
   のキャッシュメモリにデータを取り込む場合に、 各プロセッサは直前の前記取り込みに使用したアクセス
   アドレスを保持するとともに前記バスを監視し、 いずれかのプロセッサが前記バスを通じて自己のキャッ
   シュメモリにデータを取り込んだとき、 各プロセッサはこのアクセスアドレスと自己の保持して
   いたアクセスアドレスとを比較して、両者が近接してい
   れば、 前記いずれかのプロセッサと同時に同一内容のデータを
   自己のキャッシュメモリに取り込むことを特徴とするマ
   ルチプロセッサシステム。