JPH0758717A - デジタル伝送装置のトリビュタリインタフェイス - Google Patents

デジタル伝送装置のトリビュタリインタフェイス

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JPH0758717A
JPH0758717A JP5204319A JP20431993A JPH0758717A JP H0758717 A JPH0758717 A JP H0758717A JP 5204319 A JP5204319 A JP 5204319A JP 20431993 A JP20431993 A JP 20431993A JP H0758717 A JPH0758717 A JP H0758717A
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tributary interface
tributary
line
group
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JP5204319A
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Tomohisa Furuta
智久 古田
Hiroshi Yoshida
洋 吉田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/00—Time-division multiplex systems
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    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
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    • H04J2203/0019—Multicast/broadcast capabilities
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    • H04J2203/0057—Operations, administration and maintenance [OAM]
    • H04J2203/006—Fault tolerance and recovery

Abstract

(57)【要約】 【目的】 ＳＤＨ伝送装置の回線設定部において低次群
側、即ちトリビュタリ側の現用／予備の関係にある二個
一組のインタフェイスのそれぞれを独立的に稼働し得る
ようにして低次群側の稼働可能なインタフェイス数を一
時的にではあるが増加してユーザからのインタフェイス
増加の要求に応急的に対処しうるトリビュタリインタフ
ェイスの提供を目的とする。 【構成】 高次伝送系に対する回線設定のために、現用
のトリビュタリインタフェイス1Wと予備のトリビュタリ
インタフェイス1Pとを一組にして現用のトリビュタリイ
ンタフェイス1Wのみを通常は稼働させることにより高次
伝送系との間でインタフェイスを行うトリビュタリイン
タフェイスであって、現用のトリビュタリインタフェイ
ス1Wと予備のトリビュタリインタフェイス1Pとを独立し
て稼働し得るように構成した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタル伝送装置、特に
ＩＳＤＮを実現するためのＳＤＨ伝送装置におけるトリ
ビュタリインタフェイスの改良に関する。
【０００２】
【従来の技術】ＩＳＤＮ(Integrated Services Digital
Network) は現実の伝送系としてはＳＤＨ(Synchronize
d Digital Hierarchy)と称される時分割多重方式により
提供されている。そのような従来のＳＤＨ伝送装置にお
いて、回線設定はトリビュタリインタフェイスにより行
われる。従来の回線設定部では、ユーザから要求される
数のトリビュタリインタフェイスをそれぞれ現用のイン
タフェイスと予備のインタフェイスとを一組として構成
する冗長構成が採用されていた。
【０００３】図１はそのような従来のＳＤＨ装置の回線
設定部及びトリビュタリインタフェイスの概略の構成を
示すブロック図である。なお、図１では説明の簡略化の
ために、回線設定部に一つのトリビュタリインタフェイ
スユニットが接続されている例を示している。図１にお
いて、参照符号10は回線設定部を示しており、高次群伝
送系のグループ１側のラインインタフェイス11とグルー
プ２側のラインインタフェイス12との間に接続されてい
る。参照符号１は回線設定部10に接続されたトリビュタ
リインタフェイスユニットを示しており、前述のよう
に、現用のトリビュタリインタフェイス1Wと予備のトリ
ビュタリインタフェイス1Pとが内蔵されている。
【０００４】従来においては、通常は現用のトリビュタ
リインタフェイス1Wのみが回線設定部10と接続されてい
て稼働する。即ち、伝送系から回線設定部10を介して現
用のトリビュタリインタフェイス1Wに入力された信号は
その内の制御用のオーバヘッド部分がオーバヘッドイン
タフェイス２に入力されて同期制御等に用いられ、他の
データ部分は必要なチャネルの信号が抜き出されて図示
されていない端末装置へ出力され、また端末装置からト
リビュタリインタフェイスユニット１へ出力された信号
は所定のチャネルに多重されて出力され、あるいはこの
トリビュタリインタフェイスユニット１には無関係のチ
ャネルはそのまま回線設定部10から伝送系へ再送出され
る。
【０００５】
【発明が解決しようとする課題】ところで、上述のよう
な従来の回線設定部では、ユーザから仕様変更またはシ
ステムの拡充を目的としてトリビュタリインタフェイス
の増加を要求された場合には、迅速な対応が出来ず、現
実には要求された数のインタフェイスを組み込んだ装置
を新たに設計する他に対応策がないのが実情であり、そ
のためには相当の開発時間及びコストが要求される。
【０００６】本発明はこのような事情に鑑みてなされた
ものであり、ＳＤＨ伝送装置の回線設定部において低次
群側、即ちトリビュタリ側の現用／予備の関係にある二
個一組のインタフェイスのそれぞれを独立的に稼働し得
るようにして低次群側の稼働可能なインタフェイス数を
一時的にではあるが増加してユーザからのインタフェイ
ス増加の要求に応急的に対処しうるデジタル伝送装置の
トリビュタリインタフェイスの提供を目的とする。
【０００７】
【課題を解決するための手段】本発明に係るデジタル伝
送装置のトリビュタリインタフェイスは、高次伝送系に
対する回線設定のために、現用のトリビュタリインタフ
ェイスと予備のトリビュタリインタフェイスとを一組に
して現用のトリビュタリインタフェイスのみを通常は稼
働させることにより高次伝送系との間でインタフェイス
を行うトリビュタリインタフェイスであって、現用のト
リビュタリインタフェイスと予備のトリビュタリインタ
フェイスとを独立して稼働し得るように構成したことを
特徴とする。
【０００８】
【作用】本発明に係るデジタル伝送装置のトリビュタリ
インタフェイスでは、現用のトリビュタリインタフェイ
スと予備のトリビュタリインタフェイスとが独立して稼
働し、それぞれが高次伝送系に対してインタフェイスを
行う。
【０００９】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図２のブロック図は本発明に係るデジタ
ル伝送装置のトリビュタリインタフェイスを含むＳＤＨ
装置の回線設定部の概略の構成を示すブロック図であ
る。なお、図２では説明の簡略化のために、回線設定部
に一つのトリビュタリインタフェイスユニットが接続さ
れている例を示している。
【００１０】図２において、参照符号10は回線設定部を
示しており、高次群伝送系のグループ１側のラインイン
タフェイス11とグループ２側のラインインタフェイス12
との間に接続されている。参照符号１は回線設定部10に
接続された本発明のデジタル伝送装置のトリビュタリイ
ンタフェイスユニットを示している。
【００１１】本発明では、トリビュタリインタフェイス
ユニット１には基本的には従来同様に現用のトリビュタ
リインタフェイス1Wと予備のトリビュタリインタフェイ
ス1Pとが内蔵されている。しかし、従来においては、通
常は現用のトリビュタリインタフェイス1Wのみが回線設
定部10と接続されていて稼働していたが、本発明では現
用のトリビュタリインタフェイス1Wと予備のトリビュタ
リインタフェイス1Pとの双方が稼働可能に構成されてい
る。
【００１２】即ち、現用／予備の両インタフェイス1W,
1Pの双方を備えた基本的には従来同様の冗長構成のトリ
ビュタリインタフェイスユニット１において、トリビュ
タリインタフェイス1W, 1Pの第１及び第２の切り換え手
段としての入出力バッファを制御することにより現用／
予備の両トリビュタリインタフェイス1W, 1Pをそれぞれ
独立して稼働可能に構成する。換言すれば、現用／予備
の冗長構成を一時的に解消して両トリビュタリインタフ
ェイス1W, 1Pをいずれも現用インタフェイスのユニット
として稼働させることにより、インタフェイスの数を増
加させる。
【００１３】なお、本発明においては、両トリビュタリ
インタフェイス1W, 1Pを個別に稼働させるために、現用
のトリビュタリインタフェイス1W用のオーバヘッドイン
タフェイス2Wと予備のトリビュタリインタフェイス1P用
のオーバヘッドインタフェイス2Pとが備えられている。
【００１４】そのような構成を採ることにより、図２に
実線にて示されているように、グループ１側の伝送系か
らラインインタフェイス11及び回線設定部10を介してト
リビュタリインタフェイスユニット１の現用のトリビュ
タリインタフェイス1Wに入力された信号はその内の制御
用のオーバヘッド部分がオーバヘッドインタフェイス2W
に入力されて同期制御等に用いられ、他のデータ部分は
必要なチャネルの信号が抜き出されて図示されていない
端末装置へ出力され、また端末装置からトリビュタリイ
ンタフェイスユニット１の現用のトリビュタリインタフ
ェイス1Wへ出力された信号は所定のチャネルに多重され
て出力され、あるいはこのトリビュタリインタフェイス
ユニット１には無関係のチャネルはそのまま現用のトリ
ビュタリインタフェイス1Wから回線設定部10及びライン
インタフェイス11を介して伝送系へ再送出される。
【００１５】一方、グループ２側の伝送系からラインイ
ンタフェイス12及び回線設定部10を介してトリビュタリ
インタフェイスユニット１の予備のトリビュタリインタ
フェイス1Pに入力された信号はその内の制御用のオーバ
ヘッド部分がオーバヘッドインタフェイス2Pに入力され
て同期制御等に用いられ、他のデータ部分は必要なチャ
ネルの信号が抜き出されて図示されていない端末装置へ
出力され、また端末装置からトリビュタリインタフェイ
スユニット１の予備のトリビュタリインタフェイス1Pへ
出力された信号は所定のチャネルに多重されて出力さ
れ、あるいはこのトリビュタリインタフェイスユニット
１には無関係のチャネルはそのまま予備のトリビュタリ
インタフェイス1Pから回線設定部10及びラインインタフ
ェイス12を介して伝送系へ再送出される。
【００１６】図３は上述のような構成を実現するための
トリビュタリインタフェイスの具体的な一実施例の構成
を示すブロック図であり、図２に示されている現用のト
リビュタリインタフェイス1Wの具体的な構成例を示して
いる。
【００１７】図３において、参照符号30は装置全体を制
御するマイクロコンピュータを示している。現用のトリ
ビュタリインタフェイス1W内にはこのマイクロコンピュ
ータ30との間で信号の送受を行うためのマイクロコンピ
ュータインタフェイス(I/F)31Wが内蔵されている。この
マイクロコンピュータI/F31Wがマイクロコンピュータ30
から受け取った信号は制御手段としての制御回路33W に
与えられる。
【００１８】制御回路33W はマイクロコンピュータ30か
ら与えられる信号に従って各バッファを制御する。回線
設定部10と現用のトリビュタリインタフェイス1Wとの間
は４本の信号線により信号の送受を行うが、グループ１
側のラインインタフェイス11からの入力信号線にはバッ
ファ41W が、ラインインタフェイス11への出力信号線に
はバッファ42W が、グループ２側のラインインタフェイ
ス12からの入力信号線にはバッファ43W が、ラインイン
タフェイス12への出力信号線にはバッファ44W がそれぞ
れ介装されている。
【００１９】なお、上述の４個のバッファ41W, 42W, 43
W, 44Wの内の２個のバッファ41W, 43Wは常時オン状態に
あり、グループ１側の出力用のバッファ42W は制御回路
33Wから出力される制御信号SWが有意である場合にのみ
オン状態になり、またグループ２側の出力用のバッファ
44W は制御回路33W から出力される制御信号SPが有意で
ある場合にのみオン状態になる。
【００２０】また、現用のトリビュタリインタフェイス
1Wとオーバヘッドインタフェイス2W及び2Pとの間はそれ
ぞれ２本の信号線で接続されているが、オーバヘッドイ
ンタフェイス2Wへの出力信号線にはバッファ45W が、オ
ーバヘッドインタフェイス2Wからの入力信号線にはバッ
ファ46W が、オーバヘッドインタフェイス2Pへの出力信
号線にはバッファ47W が、オーバヘッドインタフェイス
2Pからの入力信号線にはバッファ48W がそれぞれ介装さ
れている。
【００２１】これらの４個のバッファ45W, 46W, 47W, 4
8Wの内のオーバヘッドインタフェイス2Wと接続されてい
る２個のバッファ45W, 46Wは制御回路33W から出力され
る制御信号SWが有意である場合にのみオン状態になり、
また他のオーバヘッドインタフェイス2Pと接続されてい
る２個のバッファ47W, 48Wは制御回路33W から出力され
る制御信号SPが有意である場合にのみオン状態になる。
【００２２】なお図３において、参照符号32W は信号処
理回路であり、回線設定部10から入力された信号をオー
バヘッド部分とデータ部分とに分離してそれぞれオーバ
ヘッドインタフェイス2Wまたは2P側と図示されていない
端末装置側とへ出力し、またオーバヘッドインタフェイ
ス2Wまたは2P側から入力されたオーバヘッド部分と図示
されていない端末装置側から入力されたデータ部分とを
フレームに合成して回線設定部10側へ出力する。
【００２３】一方、図４のブロック図は予備のトリビュ
タリインタフェイス1Pの構成例を示している。図４にお
いて、参照符号30は図３に示されているマイクロコンピ
ュータ30と同一である。予備のトリビュタリインタフェ
イス1P内には、現用のトリビュタリインタフェイス1Wに
内蔵されているマイクロコンピュータI/F 31W 及び制御
回路33W と同様のマイクロコンピュータインタフェイス
(I/F)31P, 制御手段としての制御回路33P が内蔵されて
いる。
【００２４】また、回線設定部10と予備のトリビュタリ
インタフェイス1Pとの間は４本の信号線により信号の送
受を行うが、グループ２側のラインインタフェイス12か
らの入力信号線にはバッファ41P が、ラインインタフェ
イス12への出力信号線にはバッファ42P が、グループ２
側のラインインタフェイス12からの入力信号線にはバッ
ファ43P が、ラインインタフェイス12への出力信号線に
はバッファ44P がそれぞれ介装されている。
【００２５】なお、上述の４個のバッファ41P, 42P, 43
P, 44Pの内の２個のバッファ41P, 43Pは常時オン状態に
あり、グループ１側の出力用のバッファ42P は制御回路
33Pから出力される制御信号SWが有意である場合にのみ
オン状態になり、またグループ２側の出力用のバッファ
44P は制御回路33P から出力される制御信号SPが有意で
ある場合にのみオン状態になる。
【００２６】また、予備のトリビュタリインタフェイス
1Pとオーバヘッドインタフェイス2W及び2Pとの間はそれ
ぞれ２本の信号線で接続されているが、オーバヘッドイ
ンタフェイス2Wへの出力信号線にはバッファ45P が、オ
ーバヘッドインタフェイス2Wからの入力信号線にはバッ
ファ46P が、オーバヘッドインタフェイス2Pへの出力信
号線にはバッファ47P が、オーバヘッドインタフェイス
2Pからの入力信号線にはバッファ48P がそれぞれ介装さ
れている。
【００２７】これらの４個のバッファ45P, 46P, 47P, 4
8Pの内のオーバヘッドインタフェイス2Wと接続されてい
る２個のバッファ45P, 46Pは制御回路33P から出力され
る制御信号SPが有意である場合にのみオン状態になり、
また他のオーバヘッドインタフェイス2Pと接続されてい
る２個のバッファ47P, 48Pは制御回路33P から出力され
る制御信号SPが有意である場合にのみオン状態になる。
【００２８】なお図４において、参照符号32P は信号処
理回路であり、回線設定部10から入力された信号をオー
バヘッド部分とデータ部分とに分離してそれぞれオーバ
ヘッドインタフェイス2Wまたは2P側と図示されていない
端末装置側とへ出力し、またオーバヘッドインタフェイ
ス2Wまたは2P側から入力されたオーバヘッド部分と図示
されていない端末装置側から入力されたデータ部分とを
フレームに合成して回線設定部10側へ出力する。
【００２９】このような構成において、両トリビュタリ
インタフェイス1W, 1Pはそれぞれのバッファを制御回路
33W, 33Pから出力される制御信号SP, SPによりオン状態
に設定されたグループ側のバッファでは出力を行い、オ
フ状態に設定されたグループ側のバッファはハイインピ
ーダンス制御とする。
【００３０】具体的には、図３に示されている現用のト
リビュタリインタフェイス1Wにおいて制御回路33W が出
力している制御信号SWのみを有意にした場合には、バッ
ファ42W 及び45W, 46Wがオン状態に、バッファ44W 及び
47W, 48Wがハイインピーダンス状態になる。このような
制御により、図３に破線にて示されている信号線はハイ
インピーダンス状態になるので、現用のトリビュタリイ
ンタフェイス1Wはグループ１側の伝送系と接続されると
共に、オーバヘッドインタフェイス2Wとも接続される。
【００３１】一方、図４に示されている予備のトリビュ
タリインタフェイス1Pにおいて制御回路33P が出力して
いる制御信号SPのみを有意にした場合は、バッファ44P
及び47P, 48Pがオン状態に、バッファ42P 及び45P, 46P
がハイインピーダンス状態になる。このような制御によ
り、図４に破線にて示されている信号線はハイインピー
ダンス状態になるので、予備のトリビュタリインタフェ
イス1Pはグループ２側の伝送系と接続されると共に、オ
ーバヘッドインタフェイス2Pとも接続される。
【００３２】換言すれば、現用のトリビュタリインタフ
ェイス1Wではグループ１側のバッファ41W, 42Wがオン状
態になるように、グループ２側のバッファ43W, 44Wがオ
フ状態になるようにそれぞれ制御する。また、予備のト
リビュタリインタフェイス1Pではグループ１側のバッフ
ァ41P, 42Pがオフ状態になるように、グループ２側のバ
ッファ43P, 44Pがオン状態になるようにそれぞれ制御す
る。このような制御により、現用のトリビュタリインタ
フェイス1Wはグループ１側の信号をインタフェイスし、
予備のトリビュタリインタフェイス1Pはグループ２側の
信号をインタフェイスするので、それぞれが独立して動
作することが可能になる。
【００３３】また、オーバヘッドインタフェイス2W, 2P
用のバッファ45W 〜48W 及び45P 〜48P も同様に制御さ
れ、オーバヘッドインタフェイス2Wではグループ１側の
信号を処理し、オーバヘッドインタフェイス2Pではグル
ープ２側の信号を処理するようになる。
【００３４】従って、トリビュタリインタフェイスユニ
ット１全体としては図２に実線にて示されているように
現用のトリビュタリインタフェイス1Wがグループ１側の
ラインインタフェイス11と、予備のトリビュタリインタ
フェイス1Pがグループ２側のラインインタフェイス12と
それぞれ接続されるので、この場合は従来に比して２倍
の数のトリビュタリインタフェイスを稼働させることが
可能になる。
【００３５】なお、上記実施例では説明の簡略化のため
に、回線設定部10にトリビュタリインタフェイスユニッ
ト１が一個のみ接続されている例について説明したが、
トリビュタリインタフェイスユニット１の数には限定は
ない。
【００３６】
【発明の効果】以上に詳述したように、本発明のトリビ
ュタリインタフェイスによれば、従来では不可能であっ
たユーザかなお要求による仕様変更またはシステムの拡
充に伴うトリビュタリインタフェイスの増加を、新装置
を新たに設計することなしに迅速に対応することが可能
になり、そのための開発時間，コストを削減することが
可能になる。
【００３７】また、従来の冗長構成を採っているインタ
フェイスユニットを個々に制御することにより、最大で
インタフェイスユニットの２倍までインタフェイスの数
を増加させて幅を持たせることも可能になる。更に、予
めマイクロコンピュータにより制御可能なように構成す
ることにより、遠隔操作も容易に行えるようになる。
【図面の簡単な説明】
【図１】従来のＳＤＨ装置の回線設定部及びトリビュタ
リインタフェイスの概略の構成を示すブロック図であ
る。
【図２】本発明のデジタル伝送装置のトリビュタリイン
タフェイスを含むＳＤＨ装置の回線設定部の概略の構成
を示すブロック図である。
【図３】本発明のトリビュタリインタフェイスの具体的
な一実施例の構成を示すブロック図である。
【図４】本発明のトリビュタリインタフェイスの具体的
な一実施例の構成を示すブロック図である。
【符号の説明】
１ トリビュタリインタフェイスユニット 1W 現用のトリビュタリインタフェイス 1P 予備のトリビュタリインタフェイス 10 回線設定部 33W 制御回路 33P 制御回路 41W 〜44W バッファ 41P 〜44P バッファ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年９月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】即ち、現用／予備の両インタフェイス1W,
1Pの双方を備えた基本的には従来同様の冗長構成のトリ
ビュタリインタフェイスユニット１において、トリビュ
タリインタフェイス1W, 1Pの第１乃至第４の切り換え手
段としての入出力バッファを制御することにより現用／
予備の両トリビュタリインタフェイス1W, 1Pをそれぞれ
独立して稼働可能に構成する。換言すれば、現用／予備
の冗長構成を一時的に解消して両トリビュタリインタフ
ェイス1W, 1Pをいずれも現用インタフェイスのユニット
として稼働させることにより、インタフェイスの数を増
加させる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】また、回線設定部10と予備のトリビュタリ
インタフェイス1Pとの間は４本の信号線により信号の送
受を行うが、グループ１側のラインインタフェイス11か
らの入力信号線にはバッファ41P が、ラインインタフェ
イス11への出力信号線にはバッファ42P が、グループ２
側のラインインタフェイス12からの入力信号線にはバッ
ファ43P が、ラインインタフェイス12への出力信号線に
はバッファ44P がそれぞれ介装されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】このような構成において、両トリビュタリ
インタフェイス1W, 1Pはそれぞれのバッファを制御回路
33W, 33Pから出力される制御信号SW, SPによりオン状態
に設定されたグループ側のバッファでは出力を行い、オ
フ状態に設定されたグループ側のバッファはハイインピ
ーダンス制御とする。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 高次伝送系に対する回線設定のために、
    現用のトリビュタリインタフェイス(1W)と予備のトリビ
    ュタリインタフェイス(1P)とを一組にして前記現用のト
    リビュタリインタフェイス(1W)のみを通常は稼働させる
    ことにより前記高次伝送系との間でインタフェイスを行
    うトリビュタリインタフェイスにおいて、 前記現用のトリビュタリインタフェイス(1W)と予備のト
    リビュタリインタフェイス(1P)とを独立して稼働し得る
    ように構成したことを特徴とするデジタル伝送装置のト
    リビュタリインタフェイス。
  2. 【請求項２】 高次伝送系に対する回線設定のために、
    現用のトリビュタリインタフェイス(1W)と予備のトリビ
    ュタリインタフェイス(1P)とを一組にして前記現用のト
    リビュタリインタフェイス(1W)のみを通常は稼働させる
    ことにより前記高次伝送系との間でインタフェイスを行
    うトリビュタリインタフェイスにおいて、 前記現用のトリビュタリインタフェイス(1W)を前記高次
    伝送系に断続可能に接続する第１の切り換え手段(41W,
    42W, 43W, 44W)と、 前記予備のトリビュタリインタフェイス(1P)を前記高次
    伝送系に断続可能に接続する第２の切り換え手段(41P,
    42P, 43P, 44P)と、 前記第１の切り換え手段(41W, 42W, 43W, 44W)と前記第
    ２の切り換え手段(41P, 42P, 43P, 44P)とを、一方を接
    続状態に、他方を遮断状態にそれぞれ制御する制御手段
    (33W, 33P)とを備え、 前記現用のトリビュタリインタフェイス(1W)と予備のト
    リビュタリインタフェイス(1P)とをそれぞれ前記高次伝
    送系に接続することにより独立して稼働させ得るように
    構成したことを特徴とするデジタル伝送装置のトリビュ
    タリインタフェイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870859B1 (en) 1999-03-04 2005-03-22 Kdd Corporation Multiplexing system and multiplexing method of tributary signals

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2933479B2 (ja) * 1993-12-16 1999-08-16 日本電気株式会社 デジタル信号伝送装置
JP3561848B2 (ja) * 1994-03-01 2004-09-02 富士通株式会社 伝送装置及び冗長構成切替方法
US5731887A (en) * 1995-12-22 1998-03-24 Mci Communications Corporation System and method for photonic facility and line protection switching
US5777761A (en) * 1995-12-22 1998-07-07 Mci Communications Corporation System and method for photonic facility and line protection switching using wavelength translation
US6005694A (en) * 1995-12-28 1999-12-21 Mci Worldcom, Inc. Method and system for detecting optical faults within the optical domain of a fiber communication network
US5884017A (en) * 1995-12-29 1999-03-16 Mci Communications Corporation Method and system for optical restoration tributary switching in a fiber network
US6108113A (en) * 1995-12-29 2000-08-22 Mci Communications Corporation Method and system for transporting ancillary network data
US6285475B1 (en) 1995-12-29 2001-09-04 Mci Communications Corporation Method and system for detecting optical faults in a network fiber link
US5903370A (en) * 1996-06-28 1999-05-11 Mci Communications Corporation System for an optical domain
KR100443006B1 (ko) * 2001-07-10 2004-08-04 엘지전자 주식회사 전송시스템의 츄리뷰터리 장치
US6766482B1 (en) 2001-10-31 2004-07-20 Extreme Networks Ethernet automatic protection switching
US8149687B2 (en) * 2005-06-21 2012-04-03 Infinera Corporation Intra-node fault recovery within a multi-stage switching architecture

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5016244A (en) * 1989-09-08 1991-05-14 Honeywell Inc. Method for controlling failover between redundant network interface modules
US5216666A (en) * 1991-12-12 1993-06-01 Alcatel Network Systems, Inc. 1:n ring-type signal protection apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870859B1 (en) 1999-03-04 2005-03-22 Kdd Corporation Multiplexing system and multiplexing method of tributary signals

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