JPH0758324A - 正及び負電圧スウィングを可能にするｍｏｓトランジスタを有する集積装置 - Google Patents
正及び負電圧スウィングを可能にするｍｏｓトランジスタを有する集積装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
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Abstract
(57)【要約】
【目的】 相補形金属酸化物シリコン電界効果（ＣＭＯ
Ｓ）回路に組み込まれた金属酸化物シリコン電界効果
（ＭＯＳＦＥＴ）トランジスタを利用することによりｐ
型及びｎ型基板に関して大きな負及び正電圧スウィング
を実現する技法を提供する。 【構成】 本発明の集積装置は、ｐ型の基板と、複数の
ｐチャネル型金属酸化物シリコン電界効果トランジスタ
と、複数のｎチャネル型金属酸化物シリコン電界効果ト
ランジスタとを備え、ｐチャネル型金属酸化物シリコン
電界効果トランジスタ及びｎチャネル型金属酸化物シリ
コン電界効果トランジスタのそれぞれは、ソース、ドレ
イン及びゲートを有し、基板は、地電位に接続され、ｐ
チャネル型金属酸化物シリコン電界効果トランジスタの
少なくとも一つのドレインは、基板の地電位以下の電圧
に接続され、かつｐチャネル型金属酸化物シリコン電界
効果トランジスタの少なくとも一つのソースは、基板の
地電位以上の電圧に接続される。
Ｓ）回路に組み込まれた金属酸化物シリコン電界効果
（ＭＯＳＦＥＴ）トランジスタを利用することによりｐ
型及びｎ型基板に関して大きな負及び正電圧スウィング
を実現する技法を提供する。 【構成】 本発明の集積装置は、ｐ型の基板と、複数の
ｐチャネル型金属酸化物シリコン電界効果トランジスタ
と、複数のｎチャネル型金属酸化物シリコン電界効果ト
ランジスタとを備え、ｐチャネル型金属酸化物シリコン
電界効果トランジスタ及びｎチャネル型金属酸化物シリ
コン電界効果トランジスタのそれぞれは、ソース、ドレ
イン及びゲートを有し、基板は、地電位に接続され、ｐ
チャネル型金属酸化物シリコン電界効果トランジスタの
少なくとも一つのドレインは、基板の地電位以下の電圧
に接続され、かつｐチャネル型金属酸化物シリコン電界
効果トランジスタの少なくとも一つのソースは、基板の
地電位以上の電圧に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、ディスクリー
ト要素で構成される電圧スウィング回路（voltage swin
g circuit ）に関し、より特定的には、静電放電（ＥＳ
Ｄ）衝撃に耐えうる電圧スウィング回路を組み込んだ集
積回路に関する。
ト要素で構成される電圧スウィング回路（voltage swin
g circuit ）に関し、より特定的には、静電放電（ＥＳ
Ｄ）衝撃に耐えうる電圧スウィング回路を組み込んだ集
積回路に関する。
【０００２】
【従来の技術】典型的に、負電圧スウィング回路は、デ
ィスクリート要素で構成される。図１を参照すると、負
の電圧スウィングを供給することが可能な従来技術のＲ
Ｓ２３２ドライバ１０の回路図が示されている。この回
路は、ディスクリートなＰＭＯＳトランジスタ１２とデ
ィスクリートな抵抗１４で構成される。この回路におい
て、ＰＭＯＳトランジスタ１２のソース１６は、正電圧
＋ＶSSに接続され、ドレイン１８は、抵抗１４を介して
負電圧−ＶDDに接続され、そしてゲート２０は、０と＋
５Ｖの間をスウィングする入力電圧Ｖi に接続される。
出力電圧ＶO は、ＰＭＯＳトランジスタ１２のドレイン
１８の電圧である。動作において、入力電圧Ｖi が地電
位の近傍であるときに、ＰＭＯＳトランジスタは、オン
（ＯＮ）である。ＰＭＯＳトランジスタは、オンである
ときに、出力電圧は、おおよそ＋ＶSSになる。しかしな
がら、入力電圧Ｖi が＋５Ｖであるときに、ＰＭＯＳト
ランジスタは、オフ（ＯＦＦ）であり、その結果、出力
電圧は、−ＶDDに近い電圧まで降下する。従って、この
回路の出力電圧ＶO は、おおよそ＋ＶSSと−ＶDDの間を
スウィングする。図２を参照すると、＋ＶSSと−ＶDDの
間の電圧スウィングの一例が示されている。水平軸は、
時間を表し、そして垂直軸は、電圧を表わす。
ィスクリート要素で構成される。図１を参照すると、負
の電圧スウィングを供給することが可能な従来技術のＲ
Ｓ２３２ドライバ１０の回路図が示されている。この回
路は、ディスクリートなＰＭＯＳトランジスタ１２とデ
ィスクリートな抵抗１４で構成される。この回路におい
て、ＰＭＯＳトランジスタ１２のソース１６は、正電圧
＋ＶSSに接続され、ドレイン１８は、抵抗１４を介して
負電圧−ＶDDに接続され、そしてゲート２０は、０と＋
５Ｖの間をスウィングする入力電圧Ｖi に接続される。
出力電圧ＶO は、ＰＭＯＳトランジスタ１２のドレイン
１８の電圧である。動作において、入力電圧Ｖi が地電
位の近傍であるときに、ＰＭＯＳトランジスタは、オン
（ＯＮ）である。ＰＭＯＳトランジスタは、オンである
ときに、出力電圧は、おおよそ＋ＶSSになる。しかしな
がら、入力電圧Ｖi が＋５Ｖであるときに、ＰＭＯＳト
ランジスタは、オフ（ＯＦＦ）であり、その結果、出力
電圧は、−ＶDDに近い電圧まで降下する。従って、この
回路の出力電圧ＶO は、おおよそ＋ＶSSと−ＶDDの間を
スウィングする。図２を参照すると、＋ＶSSと−ＶDDの
間の電圧スウィングの一例が示されている。水平軸は、
時間を表し、そして垂直軸は、電圧を表わす。
【０００３】通常、ＥＳＤ衝撃に耐えるべくディスクリ
ートのトランジスタが十分に大きいので、図１に示され
た回路は、静電放電（ＥＳＤ）保護回路を必要としな
い。しかしながら、もし同じ回路１０が集積回路に内蔵
されたならば、最小レイアウト領域で集積回路の要素を
設計する一般的に受け入れられたプラクティス（practi
ce）により、破壊からトランジスタを防ぐべく出力トラ
ンジスタ上で出力ＥＳＤ保護回路が要求される。出力ト
ランジスタは、集積回路の外部の要素に接続されたトラ
ンジスタであり、かつそれは、ＥＳＤ保護を必要とする
出力トランジスタであるということに注目すべきであ
る。出力ＥＳＤ保護回路は、回路に印加されたあらゆる
負電圧を弾圧する（clamps down ）。従って、出力ＥＳ
Ｄ保護のクランプ的な特徴により、集積回路を用いるこ
とができないということは、一般的に受け入れられた原
理である。本発明を理解するために、単一タブバルクＣ
ＭＯＳ技術（single tub bulk CMOS technology ）で相
補形（ＣＭＯＳ）回路で組み立てられた集積ＭＯＳトラ
ンジスタの構成を学ぶことが必要である。図３を参照す
ると、ｐ型基板３２上に作られたｐチャネル型金属酸化
物シリコン電界効果トランジスタ（ＰＭＯＳ）３０の構
成が示されている。ｐ型基板上のＰＭＯＳトランジスタ
は、ｎ型ウエル（well）またはタブ（tub ）３４、トラ
ンジスタのソース３６及びドレイン３８として機能する
ためのｎ型ウエル３４内の二つのｐ＋領域から構成され
る。金属／ポリ（metal/poly）ゲート４０は、ｎ型ウエ
ル３４の上方に配置されている。しかしながら、ゲート
４０は、二酸化シリコンのような層４２によってｎ型ウ
エル３４から絶縁されている。
ートのトランジスタが十分に大きいので、図１に示され
た回路は、静電放電（ＥＳＤ）保護回路を必要としな
い。しかしながら、もし同じ回路１０が集積回路に内蔵
されたならば、最小レイアウト領域で集積回路の要素を
設計する一般的に受け入れられたプラクティス（practi
ce）により、破壊からトランジスタを防ぐべく出力トラ
ンジスタ上で出力ＥＳＤ保護回路が要求される。出力ト
ランジスタは、集積回路の外部の要素に接続されたトラ
ンジスタであり、かつそれは、ＥＳＤ保護を必要とする
出力トランジスタであるということに注目すべきであ
る。出力ＥＳＤ保護回路は、回路に印加されたあらゆる
負電圧を弾圧する（clamps down ）。従って、出力ＥＳ
Ｄ保護のクランプ的な特徴により、集積回路を用いるこ
とができないということは、一般的に受け入れられた原
理である。本発明を理解するために、単一タブバルクＣ
ＭＯＳ技術（single tub bulk CMOS technology ）で相
補形（ＣＭＯＳ）回路で組み立てられた集積ＭＯＳトラ
ンジスタの構成を学ぶことが必要である。図３を参照す
ると、ｐ型基板３２上に作られたｐチャネル型金属酸化
物シリコン電界効果トランジスタ（ＰＭＯＳ）３０の構
成が示されている。ｐ型基板上のＰＭＯＳトランジスタ
は、ｎ型ウエル（well）またはタブ（tub ）３４、トラ
ンジスタのソース３６及びドレイン３８として機能する
ためのｎ型ウエル３４内の二つのｐ＋領域から構成され
る。金属／ポリ（metal/poly）ゲート４０は、ｎ型ウエ
ル３４の上方に配置されている。しかしながら、ゲート
４０は、二酸化シリコンのような層４２によってｎ型ウ
エル３４から絶縁されている。
【０００４】典型的に、ＰＭＯＳトランジスタ３０のよ
うな構成において、ｐ基板３２は、地電位であるチップ
上の最も負の電圧に接続され、ｎウエル３４は、チップ
上のソース電圧または最も正の電圧、即ち＋５Ｖに接続
され、そして最後に、ゲート４０は、０Ｖから＋５Ｖの
範囲における正電圧に接続される。通常、もしトランジ
スタ３０が出力トランジスタであるならば、ＥＳＤ衝撃
からトランジスタを保護すべくＥＳＤ保護回路が要求さ
れる。従来の出力ＥＳＤ保護回路は、ドレインと基板の
間に一般に設置されたｎ＋ダイオードを備えている。ド
レインの電圧が基板の０．７Ｖ以下であるときに、ｎ＋
ダイオードは、順方向バイアスする。過去において、Ｅ
ＳＤ保護回路のクランプ的な特徴により、ドレイン３８
は、地電位であるｐ基板３２の電圧よりも低い電圧に接
続することができないことが一般的な知識であった。し
かしながら、ＥＳＤ保護回路を除去することにより、ド
レイン電圧と地電位の間の差がトランジスタの降伏電圧
（破壊電圧：breakdown voltage ）以下に保たれている
限り、ドレイン３８は、事実、負電圧（地電位である基
板電圧以下）に接続されうる。ｎウエル３４が正電圧＋
Ｖn に接続されているときに、ｎウエルの電圧とドレイ
ン電圧の間の差が降伏電圧以下に保たれている限り［Ｖ
BR＞（＋Ｖn ）−（−ＶDD）］、ドレイン３８は、負電
圧─ＶDDに接続される。
うな構成において、ｐ基板３２は、地電位であるチップ
上の最も負の電圧に接続され、ｎウエル３４は、チップ
上のソース電圧または最も正の電圧、即ち＋５Ｖに接続
され、そして最後に、ゲート４０は、０Ｖから＋５Ｖの
範囲における正電圧に接続される。通常、もしトランジ
スタ３０が出力トランジスタであるならば、ＥＳＤ衝撃
からトランジスタを保護すべくＥＳＤ保護回路が要求さ
れる。従来の出力ＥＳＤ保護回路は、ドレインと基板の
間に一般に設置されたｎ＋ダイオードを備えている。ド
レインの電圧が基板の０．７Ｖ以下であるときに、ｎ＋
ダイオードは、順方向バイアスする。過去において、Ｅ
ＳＤ保護回路のクランプ的な特徴により、ドレイン３８
は、地電位であるｐ基板３２の電圧よりも低い電圧に接
続することができないことが一般的な知識であった。し
かしながら、ＥＳＤ保護回路を除去することにより、ド
レイン電圧と地電位の間の差がトランジスタの降伏電圧
（破壊電圧：breakdown voltage ）以下に保たれている
限り、ドレイン３８は、事実、負電圧（地電位である基
板電圧以下）に接続されうる。ｎウエル３４が正電圧＋
Ｖn に接続されているときに、ｎウエルの電圧とドレイ
ン電圧の間の差が降伏電圧以下に保たれている限り［Ｖ
BR＞（＋Ｖn ）−（−ＶDD）］、ドレイン３８は、負電
圧─ＶDDに接続される。
【０００５】ＰＭＯＳトランジスタのドレインを負電圧
（基板電圧以下）に接続できることは、Ｒ２３２インタ
フェースに対するドライバ、位相配列レーダドライバ、
及びパワーノーマル回路のような多くの異なる応用に利
用されうる所望の特徴である負電圧スウィングを達成す
るための方法を提供する。同じことが、反対の極性だけ
でｎ型基板におけるＮＭＯＳに適用されることは、注目
すべきである。ｎ型基板を有する集積回路において、も
しＥＳＤ保護が除去されたならば、ＮＭＯＳトランジス
タのドレインは、基板電圧以上の電圧に接続されうると
いうことである。
（基板電圧以下）に接続できることは、Ｒ２３２インタ
フェースに対するドライバ、位相配列レーダドライバ、
及びパワーノーマル回路のような多くの異なる応用に利
用されうる所望の特徴である負電圧スウィングを達成す
るための方法を提供する。同じことが、反対の極性だけ
でｎ型基板におけるＮＭＯＳに適用されることは、注目
すべきである。ｎ型基板を有する集積回路において、も
しＥＳＤ保護が除去されたならば、ＮＭＯＳトランジス
タのドレインは、基板電圧以上の電圧に接続されうると
いうことである。
【０００６】
【発明が解決しようとする課題】本発明の目的は、相補
形金属酸化物シリコン電界効果（ＣＭＯＳ）回路に組み
込まれた金属酸化物シリコン電界効果（ＭＯＳＦＥＴ）
トランジスタを利用することによりｐ型及びｎ型基板に
関して大きな負及び正の電圧スウィングを実現する技法
を提供することである。本発明は、−６０Ｖのように低
くかつ＋６０Ｖのように高く電圧スウィングを発生する
ことが可能である。本発明は、負及び正電圧スウィング
回路に対する設計を提供すべくｐチャネルＭＯＳＦＥＴ
（ＰＭＯＳ）トランジスタまたはｎチャネルＭＯＳＦＥ
Ｔ（ＮＭＯＳ）トランジスタを利用できる。更に、本発
明は、従来技術の負電圧スウィング回路の設計に用いた
バルキーなディスクリート要素（bulky discrete eleme
nts ）を用いることの必要性を除去する。本発明の目的
は、ｐ型及びｎ型基板に関して大きな負及び正電圧スウ
ィングを発生する回路を設計する方法を提供することで
ある。更に、本発明の目的は、本発明の負及び正電圧ス
ウィング回路をＣＭＯＳ回路に組み込み、従って、負及
び正電圧スウィング回路で用いられたディスクリート要
素の必要性を除去することである。本発明は、あらゆる
集積回路に対して一般に受け入れられた要求事項である
出力静電放電（ＥＳＤ）保護回路の除去に基づく。ＥＳ
Ｄ保護回路を除去することは、ＥＳＤ保護回路のクラン
プ的な特徴をも除去し、従って、集積回路の出力が負電
圧に接続されうる。これは、オンチップ集積回路の使用
で負電圧スウィングを発生させる。
形金属酸化物シリコン電界効果（ＣＭＯＳ）回路に組み
込まれた金属酸化物シリコン電界効果（ＭＯＳＦＥＴ）
トランジスタを利用することによりｐ型及びｎ型基板に
関して大きな負及び正の電圧スウィングを実現する技法
を提供することである。本発明は、−６０Ｖのように低
くかつ＋６０Ｖのように高く電圧スウィングを発生する
ことが可能である。本発明は、負及び正電圧スウィング
回路に対する設計を提供すべくｐチャネルＭＯＳＦＥＴ
（ＰＭＯＳ）トランジスタまたはｎチャネルＭＯＳＦＥ
Ｔ（ＮＭＯＳ）トランジスタを利用できる。更に、本発
明は、従来技術の負電圧スウィング回路の設計に用いた
バルキーなディスクリート要素（bulky discrete eleme
nts ）を用いることの必要性を除去する。本発明の目的
は、ｐ型及びｎ型基板に関して大きな負及び正電圧スウ
ィングを発生する回路を設計する方法を提供することで
ある。更に、本発明の目的は、本発明の負及び正電圧ス
ウィング回路をＣＭＯＳ回路に組み込み、従って、負及
び正電圧スウィング回路で用いられたディスクリート要
素の必要性を除去することである。本発明は、あらゆる
集積回路に対して一般に受け入れられた要求事項である
出力静電放電（ＥＳＤ）保護回路の除去に基づく。ＥＳ
Ｄ保護回路を除去することは、ＥＳＤ保護回路のクラン
プ的な特徴をも除去し、従って、集積回路の出力が負電
圧に接続されうる。これは、オンチップ集積回路の使用
で負電圧スウィングを発生させる。
【０００７】
【課題を解決するための手段】上述した本発明の目的
は、ｐ型の基板と、複数のｐチャネル型金属酸化物シリ
コン電界効果トランジスタと、複数のｎチャネル型金属
酸化物シリコン電界効果トランジスタとを備え、ｐチャ
ネル型金属酸化物シリコン電界効果トランジスタ及びｎ
チャネル型金属酸化物シリコン電界効果トランジスタの
それぞれは、ソース、ドレイン及びゲートを有し、基板
は、地電位に接続され、ｐチャネル型金属酸化物シリコ
ン電界効果トランジスタの少なくとも一つのドレイン
は、基板の地電位以下の電圧に接続され、かつｐチャネ
ル型金属酸化物シリコン電界効果トランジスタの少なく
とも一つのソースは、基板の地電位以上の電圧に接続さ
れる集積装置によって達成される。
は、ｐ型の基板と、複数のｐチャネル型金属酸化物シリ
コン電界効果トランジスタと、複数のｎチャネル型金属
酸化物シリコン電界効果トランジスタとを備え、ｐチャ
ネル型金属酸化物シリコン電界効果トランジスタ及びｎ
チャネル型金属酸化物シリコン電界効果トランジスタの
それぞれは、ソース、ドレイン及びゲートを有し、基板
は、地電位に接続され、ｐチャネル型金属酸化物シリコ
ン電界効果トランジスタの少なくとも一つのドレイン
は、基板の地電位以下の電圧に接続され、かつｐチャネ
ル型金属酸化物シリコン電界効果トランジスタの少なく
とも一つのソースは、基板の地電位以上の電圧に接続さ
れる集積装置によって達成される。
【０００８】
【作用】本発明の集積装置では、ｐチャネル型金属酸化
物シリコン電界効果トランジスタ及びｎチャネル型金属
酸化物シリコン電界効果トランジスタのそれぞれは、ソ
ース、ドレイン及びゲートを有し、基板は、地電位に接
続され、ｐチャネル型金属酸化物シリコン電界効果トラ
ンジスタの少なくとも一つのドレインは、基板の地電位
以下の電圧に接続され、かつｐチャネル型金属酸化物シ
リコン電界効果トランジスタの少なくとも一つのソース
は、基板の地電位以上の電圧に接続されて、入力電圧が
地電位の近傍であるときに、ＰＭＯＳトランジスタは、
オンになり、ＰＭＯＳトランジスタがオンのときに、出
力電圧は、ある一定電圧になる。しかしながら、入力電
圧が所定の電圧であるときに、ＰＭＯＳトランジスタ
は、オフになり、出力電圧は、別の一定電圧に近い電圧
まで降下する。そして、特定の条件下で出力電圧は、地
電位と該別の一定電圧の間の相違が降伏電圧より少ない
限り、地電位と該別の一定電圧の間をスウィングする。
物シリコン電界効果トランジスタ及びｎチャネル型金属
酸化物シリコン電界効果トランジスタのそれぞれは、ソ
ース、ドレイン及びゲートを有し、基板は、地電位に接
続され、ｐチャネル型金属酸化物シリコン電界効果トラ
ンジスタの少なくとも一つのドレインは、基板の地電位
以下の電圧に接続され、かつｐチャネル型金属酸化物シ
リコン電界効果トランジスタの少なくとも一つのソース
は、基板の地電位以上の電圧に接続されて、入力電圧が
地電位の近傍であるときに、ＰＭＯＳトランジスタは、
オンになり、ＰＭＯＳトランジスタがオンのときに、出
力電圧は、ある一定電圧になる。しかしながら、入力電
圧が所定の電圧であるときに、ＰＭＯＳトランジスタ
は、オフになり、出力電圧は、別の一定電圧に近い電圧
まで降下する。そして、特定の条件下で出力電圧は、地
電位と該別の一定電圧の間の相違が降伏電圧より少ない
限り、地電位と該別の一定電圧の間をスウィングする。
【０００９】
【実施例】本発明は、最小レイアウト領域で集積回路の
要素を設計する一般的に受け入れられたプラクティスに
逆らってゆくことによって負電圧を発生するために集積
回路を用いることができない一般的に受け入れられた原
理を無視し、ＥＳＤ衝撃を扱うためにトランジスタのレ
イアウト領域を増大し、従って、以前に要求されたＥＳ
Ｄ保護回路を除去する。この変化は、ＥＳＤ保護回路な
しで出力トランジスタをＥＳＤ衝撃に耐えさせ、かつ集
積回路を負電圧スウィング応用に使用させる。トランジ
スタの大きさは、電流、ソーシング（sourcing）／シン
キング（sinking ）、応答の速さ等のような異なる要因
に依存するということに注目すべきである。図４を参照
すると、ＣＭＯＳ回路に組み込まれうるＰＭＯＳ負及び
正電圧スウィング回路５０が示されている。本発明にお
いて、ディスクリートトランジスタ１２（図１参照）及
びディスクリート抵抗（図１参照）は、二つのＰＭＯＳ
トランジスタ５２、５４により置換される。この回路に
おいて、ＰＭＯＳトランジスタ５２のソース５６は、正
電圧＋ＶSSに接続され、ＰＭＯＳトランジスタ５２のゲ
ート５８は、入力電圧Ｖi に接続され、そしてＰＭＯＳ
トランジスタ５２のドレイン６０は、ＰＭＯＳトランジ
スタ５４のソース６２に接続される。活性抵抗（active
resistor ）としての機能をトランジスタ５４に持たせ
るために、そのゲート６４は、そのドレイン６６に接続
され、ドレイン６６は、負電圧−ＶDDに接続される。Ｐ
ＭＯＳトランジスタ５４のゲート６４をそのドレイン６
６に接続することによって、ＰＭＯＳトランジスタ５４
は、活性抵抗として作動する。
要素を設計する一般的に受け入れられたプラクティスに
逆らってゆくことによって負電圧を発生するために集積
回路を用いることができない一般的に受け入れられた原
理を無視し、ＥＳＤ衝撃を扱うためにトランジスタのレ
イアウト領域を増大し、従って、以前に要求されたＥＳ
Ｄ保護回路を除去する。この変化は、ＥＳＤ保護回路な
しで出力トランジスタをＥＳＤ衝撃に耐えさせ、かつ集
積回路を負電圧スウィング応用に使用させる。トランジ
スタの大きさは、電流、ソーシング（sourcing）／シン
キング（sinking ）、応答の速さ等のような異なる要因
に依存するということに注目すべきである。図４を参照
すると、ＣＭＯＳ回路に組み込まれうるＰＭＯＳ負及び
正電圧スウィング回路５０が示されている。本発明にお
いて、ディスクリートトランジスタ１２（図１参照）及
びディスクリート抵抗（図１参照）は、二つのＰＭＯＳ
トランジスタ５２、５４により置換される。この回路に
おいて、ＰＭＯＳトランジスタ５２のソース５６は、正
電圧＋ＶSSに接続され、ＰＭＯＳトランジスタ５２のゲ
ート５８は、入力電圧Ｖi に接続され、そしてＰＭＯＳ
トランジスタ５２のドレイン６０は、ＰＭＯＳトランジ
スタ５４のソース６２に接続される。活性抵抗（active
resistor ）としての機能をトランジスタ５４に持たせ
るために、そのゲート６４は、そのドレイン６６に接続
され、ドレイン６６は、負電圧−ＶDDに接続される。Ｐ
ＭＯＳトランジスタ５４のゲート６４をそのドレイン６
６に接続することによって、ＰＭＯＳトランジスタ５４
は、活性抵抗として作動する。
【００１０】図５を参照すると、二つの低電圧ＰＭＯＳ
トランジスタを利用している図４の回路５０の構成が示
されている。ＰＭＯＳトランジスタ５２の二つのｐ＋領
域５６、６０と、ＰＭＯＳトランジスタ５４の二つのｐ
＋領域６２、６６は、ソース５６、６２及びドレイン６
０、６６を生成すべくｎウエル７２と７４にそれぞれ対
応して拡散される。金属／ポリゲート５８と６４は、二
酸化シリコンの二つの層７６と７８によってそれぞれ対
応してｎウエルから絶縁される。基板７０は、Ｐ＋領域
８０を介して地電位に接続される。ＰＭＯＳトランジス
タ５２のｎウエル７２とＰＭＯＳトランジスタ５４のｎ
ウエル７４が、同じ電位に接続されなければならない
か、またはトランジスタ５２と５４の両方が、同じｎウ
エルに存在しなければならないということは、注目され
るべきである。ｎウエル７２とｎウエル７４は、ｎ＋領
域８２と８４を介してそれぞれ対応して最も正の電圧に
接続される。図６を参照すると、二つの高電圧ＰＭＯＳ
トランジスタを利用している回路５０（図４参照）の構
成が示されている。図５、図６及び図７に示されたトラ
ンジスタの材料の蒸着、エッチング及びパターニング
（patterning）の全ての処理段階がこの技術の分野にお
いてよく知られているということは、注目すべきであ
る。 図６において、簡略化の目的のため及び図４及び
図１０を参照できるようにするために、二つのＰＭＯＳ
トランジスタ、ソース領域、ドレイン領域、ゲート、ｎ
ウエル及び基板は、低電圧トランジスタを利用している
回路５０の構成（図５参照）で用いられたものと同じ参
照番号が与えられている。
トランジスタを利用している図４の回路５０の構成が示
されている。ＰＭＯＳトランジスタ５２の二つのｐ＋領
域５６、６０と、ＰＭＯＳトランジスタ５４の二つのｐ
＋領域６２、６６は、ソース５６、６２及びドレイン６
０、６６を生成すべくｎウエル７２と７４にそれぞれ対
応して拡散される。金属／ポリゲート５８と６４は、二
酸化シリコンの二つの層７６と７８によってそれぞれ対
応してｎウエルから絶縁される。基板７０は、Ｐ＋領域
８０を介して地電位に接続される。ＰＭＯＳトランジス
タ５２のｎウエル７２とＰＭＯＳトランジスタ５４のｎ
ウエル７４が、同じ電位に接続されなければならない
か、またはトランジスタ５２と５４の両方が、同じｎウ
エルに存在しなければならないということは、注目され
るべきである。ｎウエル７２とｎウエル７４は、ｎ＋領
域８２と８４を介してそれぞれ対応して最も正の電圧に
接続される。図６を参照すると、二つの高電圧ＰＭＯＳ
トランジスタを利用している回路５０（図４参照）の構
成が示されている。図５、図６及び図７に示されたトラ
ンジスタの材料の蒸着、エッチング及びパターニング
（patterning）の全ての処理段階がこの技術の分野にお
いてよく知られているということは、注目すべきであ
る。 図６において、簡略化の目的のため及び図４及び
図１０を参照できるようにするために、二つのＰＭＯＳ
トランジスタ、ソース領域、ドレイン領域、ゲート、ｎ
ウエル及び基板は、低電圧トランジスタを利用している
回路５０の構成（図５参照）で用いられたものと同じ参
照番号が与えられている。
【００１１】図６に示された構成において、フィールド
酸化物の層９２、９４は、ソース領域５６、６２に隣接
して配置される。また、フィールド酸化物の層９６は、
ドレイン６６とｎ＋領域８４の間に配置され、フィール
ド酸化物の別の層９６は、ドレイン６０とｎ＋領域８２
の間に配置される。Ｐ−型オフセット領域９０は、フィ
ールド酸化物の層９２，９４及び９６の下に配置され
る。ゲート５８、６４は、二酸化シリコンの二つの層７
６、７８によってｎウエル７２、７４からそれぞれ対応
して絶縁される。オフセット領域９０は、高い抵抗を有
するためにソース領域５６、６２の不純物濃度よりも低
い不純物濃度を有する。オフセット領域９０は、高電圧
により生成された電界密度を再分散して、領域５６、６
２の降伏電圧を増大する。図４、図５及び図６の実施例
の動作において、入力電圧Ｖi が地電位の近傍であると
きに、ＰＭＯＳトランジスタ５２と５４は、オンであ
る。ＰＭＯＳトランジスタ５２と５４がオンのときに、
出力電圧は、約＋ＶSSになる。しかしながら、入力電圧
Ｖi が＋５Ｖであるときに、ＰＭＯＳトランジスタ５２
は、オフであり、従って出力電圧は、−ＶDDに近い電圧
まで降下する。
酸化物の層９２、９４は、ソース領域５６、６２に隣接
して配置される。また、フィールド酸化物の層９６は、
ドレイン６６とｎ＋領域８４の間に配置され、フィール
ド酸化物の別の層９６は、ドレイン６０とｎ＋領域８２
の間に配置される。Ｐ−型オフセット領域９０は、フィ
ールド酸化物の層９２，９４及び９６の下に配置され
る。ゲート５８、６４は、二酸化シリコンの二つの層７
６、７８によってｎウエル７２、７４からそれぞれ対応
して絶縁される。オフセット領域９０は、高い抵抗を有
するためにソース領域５６、６２の不純物濃度よりも低
い不純物濃度を有する。オフセット領域９０は、高電圧
により生成された電界密度を再分散して、領域５６、６
２の降伏電圧を増大する。図４、図５及び図６の実施例
の動作において、入力電圧Ｖi が地電位の近傍であると
きに、ＰＭＯＳトランジスタ５２と５４は、オンであ
る。ＰＭＯＳトランジスタ５２と５４がオンのときに、
出力電圧は、約＋ＶSSになる。しかしながら、入力電圧
Ｖi が＋５Ｖであるときに、ＰＭＯＳトランジスタ５２
は、オフであり、従って出力電圧は、−ＶDDに近い電圧
まで降下する。
【００１２】ｎウエル７２、７４が接地されるときに、
出力ＶO は、地電位と−ＶDDの間の差が降伏電圧より小
さい限り、地電位と−ＶDDの間をスウィングする。例え
ば、高電圧トランジスタ（図６参照）で、もし降伏電圧
が６０Ｖであり、−ＶDDが−６０Ｖであるならば、出力
ＶO は、ＯＶと−６０Ｖの間をスウィングする。図８を
参照すると、０と−６０の間の電圧スウィングの一例が
示されている。水平軸は、時間を表し、垂直軸は、電圧
を表わす。６０Ｖのような高い降伏電圧について、図６
の構成が用いられることは、注目すべきである。しかし
ながら、もし低電圧スウィングが必要であるならば、図
５の構成は、その降伏電圧の範囲で負電圧スウィングを
供給しうる。図４を再び参照すると、本発明の回路５０
は、負電圧スウィングを発生するだけでなく正電圧スウ
ィングをも発生することが可能である。図５及び図６に
おいて、ｎウエル７２、７４が、接地された基板７０に
関してソース電圧＋ＶSSのような正電位に接続されると
きに、＋ＶSSと−ＶDDの間の差が降伏電圧よりも小さい
限り、出力ＶO は、＋ＶSSと−ＶDDの間をスウィングす
る。例えば、高電圧トランジスタ（図６参照）で、もし
＋ＶSSが＋５Ｖであり、降伏電圧ＶBRが６０Ｖであるな
らば、−ＶDDは、−５５Ｖよりも負であることができ
ず、従って出力電圧ＶO は、＋５Ｖと−５５Ｖの間をス
ウィングする。図６の構成において、ＰＭＯＳトランジ
スタ５２、５４は、高電圧トランジスタであり、かつそ
れらは、高い降伏電圧を有することは、注目すべきであ
る。しかしながら、ｎウエル７２、７４は、高電圧に接
続されるために設計されていない。従って、ｎウエル７
２、７４は、０から＋５Ｖの範囲で電圧を取り扱うこと
ができる。回路５０は、図６の構成で、−６０Ｖのよう
に低い負電圧スウィングと、＋５Ｖのように高い正電圧
スウィングを有する。しかしながら、もしより高い電圧
を有する正電圧スウィングが所望であるならば、ｎウエ
ル７２、７４は、より高い電圧を取り扱うべく設計され
うる。
出力ＶO は、地電位と−ＶDDの間の差が降伏電圧より小
さい限り、地電位と−ＶDDの間をスウィングする。例え
ば、高電圧トランジスタ（図６参照）で、もし降伏電圧
が６０Ｖであり、−ＶDDが−６０Ｖであるならば、出力
ＶO は、ＯＶと−６０Ｖの間をスウィングする。図８を
参照すると、０と−６０の間の電圧スウィングの一例が
示されている。水平軸は、時間を表し、垂直軸は、電圧
を表わす。６０Ｖのような高い降伏電圧について、図６
の構成が用いられることは、注目すべきである。しかし
ながら、もし低電圧スウィングが必要であるならば、図
５の構成は、その降伏電圧の範囲で負電圧スウィングを
供給しうる。図４を再び参照すると、本発明の回路５０
は、負電圧スウィングを発生するだけでなく正電圧スウ
ィングをも発生することが可能である。図５及び図６に
おいて、ｎウエル７２、７４が、接地された基板７０に
関してソース電圧＋ＶSSのような正電位に接続されると
きに、＋ＶSSと−ＶDDの間の差が降伏電圧よりも小さい
限り、出力ＶO は、＋ＶSSと−ＶDDの間をスウィングす
る。例えば、高電圧トランジスタ（図６参照）で、もし
＋ＶSSが＋５Ｖであり、降伏電圧ＶBRが６０Ｖであるな
らば、−ＶDDは、−５５Ｖよりも負であることができ
ず、従って出力電圧ＶO は、＋５Ｖと−５５Ｖの間をス
ウィングする。図６の構成において、ＰＭＯＳトランジ
スタ５２、５４は、高電圧トランジスタであり、かつそ
れらは、高い降伏電圧を有することは、注目すべきであ
る。しかしながら、ｎウエル７２、７４は、高電圧に接
続されるために設計されていない。従って、ｎウエル７
２、７４は、０から＋５Ｖの範囲で電圧を取り扱うこと
ができる。回路５０は、図６の構成で、−６０Ｖのよう
に低い負電圧スウィングと、＋５Ｖのように高い正電圧
スウィングを有する。しかしながら、もしより高い電圧
を有する正電圧スウィングが所望であるならば、ｎウエ
ル７２、７４は、より高い電圧を取り扱うべく設計され
うる。
【００１３】図７を参照すると、高電圧を扱うべく二つ
のｎウエル７２、７４を有する二つの高電圧ＰＭＯＳト
ランジスタを利用している回路５０（図４参照）の構成
の好ましい実施例が示されている。図７は、図６に示し
た構成の改善されたヴァージョンである。図７におい
て、ｎウエル７４の（ソース６２に隣接した）フィール
ド酸化物９２は、ｎウエル７４を越えてかつｎウエル７
２中に伸長され、ｎウエル７２の（ソース５６に隣接し
た）フィールド酸化物９２は、ｎウエル７２を越えて伸
長され、そして最終的に、ｎ＋領域８４とｐ＋領域８０
の間にフィールド酸化物９２の別の層が存在する。Ｎ−
型オフセット領域９１は、基板７０のフィールド酸化物
の層９２の下でかつｎウエル７２、７４の外側に配置さ
れる。ｎ−型オフセット領域と一緒に追加のフィールド
酸化物は、ｎウエル７２、７４の電圧取扱い可能性を増
大する。従って、図７の構成で、ｎウエル７２、７４
は、＋６０Ｖのような高い電圧に接続されうる。この可
能性は、回路５０（図４参照）の電圧スウィングを、高
い正電圧と同様に高い負電圧を有するようにさせる。従
って、高電圧ｎウエルを有する高電圧トランジスタは、
＋６０Ｖのような高い電圧にｎウエルを接続する可能性
を提供し、かつ−６０Ｖのような高い負電圧にドレイン
を接続する可能性をも提供する。これらの特性で、異な
るスウィングが発生されうる。例えば、もし降伏電圧が
６０Ｖでありかつもし＋ＶSSが＋１５Ｖであるならば、
−ＶSSは、−４５Ｖよりも負であるべきではない。この
構成において、出力電圧ＶO は、＋１５Ｖと−４５Ｖの
間をスウィングする。図９を参照すると、＋１５と−４
５の間の電圧スウィングの一例が示されている。水平軸
は、時間を表し、かつ垂直軸は、電圧を表わす。
のｎウエル７２、７４を有する二つの高電圧ＰＭＯＳト
ランジスタを利用している回路５０（図４参照）の構成
の好ましい実施例が示されている。図７は、図６に示し
た構成の改善されたヴァージョンである。図７におい
て、ｎウエル７４の（ソース６２に隣接した）フィール
ド酸化物９２は、ｎウエル７４を越えてかつｎウエル７
２中に伸長され、ｎウエル７２の（ソース５６に隣接し
た）フィールド酸化物９２は、ｎウエル７２を越えて伸
長され、そして最終的に、ｎ＋領域８４とｐ＋領域８０
の間にフィールド酸化物９２の別の層が存在する。Ｎ−
型オフセット領域９１は、基板７０のフィールド酸化物
の層９２の下でかつｎウエル７２、７４の外側に配置さ
れる。ｎ−型オフセット領域と一緒に追加のフィールド
酸化物は、ｎウエル７２、７４の電圧取扱い可能性を増
大する。従って、図７の構成で、ｎウエル７２、７４
は、＋６０Ｖのような高い電圧に接続されうる。この可
能性は、回路５０（図４参照）の電圧スウィングを、高
い正電圧と同様に高い負電圧を有するようにさせる。従
って、高電圧ｎウエルを有する高電圧トランジスタは、
＋６０Ｖのような高い電圧にｎウエルを接続する可能性
を提供し、かつ−６０Ｖのような高い負電圧にドレイン
を接続する可能性をも提供する。これらの特性で、異な
るスウィングが発生されうる。例えば、もし降伏電圧が
６０Ｖでありかつもし＋ＶSSが＋１５Ｖであるならば、
−ＶSSは、−４５Ｖよりも負であるべきではない。この
構成において、出力電圧ＶO は、＋１５Ｖと−４５Ｖの
間をスウィングする。図９を参照すると、＋１５と−４
５の間の電圧スウィングの一例が示されている。水平軸
は、時間を表し、かつ垂直軸は、電圧を表わす。
【００１４】高い正電圧（ｎウエル電圧）と高い負電圧
（−ＶDD）の間の電圧差は、降伏電圧以下に保たれるべ
きであるということは、常に注目されるべきである。例
えば、もし降伏電圧が６０Ｖでありかつｎウエルが＋５
０Ｖまたは＋３０Ｖに接続されるならば、ドレインは、
−１０Ｖまたは−３０Ｖにそれぞれ対応して接続されう
る。あらゆる高電圧ＰＭＯＳは、本実施例に開示された
高電圧ＰＭＯＳを置換しうる。図１０を参照すると、も
しソース電圧＋ＶSSが＋５Ｖ以上であるならば、ＴＴＬ
（トランジスタ−トランジスタロジックレベル（０から
＋５Ｖ））から＋ＶSSと合致するレベルへ入力電圧Ｖi
をシフトするためにレベル変換器（level translator）
１００が必要であることは、更に注目されるべきであ
る。図１１を参照すると、ＴＴＬ入力電圧Ｖi の電圧ス
ウィングが示されている。水平軸は、時間を表し、垂直
軸は、電圧を表わす。入力電圧Ｖi は、０Ｖと＋５Ｖの
間をスウィングし、かつスウィング範囲（最高電圧と最
低電圧の間の差）は、５Ｖである。図１２を参照する
と、ソース電圧＋ＶSS＝＋１０Ｖに合致するシフトされ
た入力電圧の一例が示されている。水平軸は、時間を表
し、垂直軸は、電圧を表わす。図１０を再び参照する
と、例えば、もしソース電圧＋ＶSS＝＋１０Ｖでかつ入
力電圧Ｖi がＴＴＬ入力であるならば、レベル変換器１
００は、シフトされた入力電圧が＋５Ｖと＋１０Ｖの間
でスウィングする（図１２参照）ようにそのＴＴＬレベ
ルから入力電圧Ｖi をシフトしなければならない。換言
すると、スウィング範囲は、５Ｖに保たれるが、しかし
入力電圧の最低電圧レベルと最高電圧レベルは、＋５Ｖ
と＋１０Ｖの新たなレベルへそれぞれ対応してシフトさ
れる。
（−ＶDD）の間の電圧差は、降伏電圧以下に保たれるべ
きであるということは、常に注目されるべきである。例
えば、もし降伏電圧が６０Ｖでありかつｎウエルが＋５
０Ｖまたは＋３０Ｖに接続されるならば、ドレインは、
−１０Ｖまたは−３０Ｖにそれぞれ対応して接続されう
る。あらゆる高電圧ＰＭＯＳは、本実施例に開示された
高電圧ＰＭＯＳを置換しうる。図１０を参照すると、も
しソース電圧＋ＶSSが＋５Ｖ以上であるならば、ＴＴＬ
（トランジスタ−トランジスタロジックレベル（０から
＋５Ｖ））から＋ＶSSと合致するレベルへ入力電圧Ｖi
をシフトするためにレベル変換器（level translator）
１００が必要であることは、更に注目されるべきであ
る。図１１を参照すると、ＴＴＬ入力電圧Ｖi の電圧ス
ウィングが示されている。水平軸は、時間を表し、垂直
軸は、電圧を表わす。入力電圧Ｖi は、０Ｖと＋５Ｖの
間をスウィングし、かつスウィング範囲（最高電圧と最
低電圧の間の差）は、５Ｖである。図１２を参照する
と、ソース電圧＋ＶSS＝＋１０Ｖに合致するシフトされ
た入力電圧の一例が示されている。水平軸は、時間を表
し、垂直軸は、電圧を表わす。図１０を再び参照する
と、例えば、もしソース電圧＋ＶSS＝＋１０Ｖでかつ入
力電圧Ｖi がＴＴＬ入力であるならば、レベル変換器１
００は、シフトされた入力電圧が＋５Ｖと＋１０Ｖの間
でスウィングする（図１２参照）ようにそのＴＴＬレベ
ルから入力電圧Ｖi をシフトしなければならない。換言
すると、スウィング範囲は、５Ｖに保たれるが、しかし
入力電圧の最低電圧レベルと最高電圧レベルは、＋５Ｖ
と＋１０Ｖの新たなレベルへそれぞれ対応してシフトさ
れる。
【００１５】図１３を参照すると、負の電圧レベルを認
識すべく利用されたＰＭＯＳトランジスタの別の応用で
あるパワーノーマル回路（power normal circuit）１０
０が開示されている。パワーノーマル回路１００は、抵
抗１１２、オペアンプ１１４、及び簡略化の目的で４つ
のトランジスタ１１６、１１８、１２０及び１３４だけ
が示されている１０個のＰＭＯＳトランジスタから構成
される。これら１０個のトランジスタのそれぞれは、−
１Ｖに等しいしきい値電圧を有する。ＰＭＯＳトランジ
スタ１１６〜１３４は、それらのドレインに接続された
それらのゲートを有する。ＰＭＯＳトランジスタ１１６
のドレインは、ＰＭＯＳトランジスタ１１８のソースに
接続され、そしてＰＭＯＳトランジスタ１１８のドレイ
ンは、ＰＭＯＳトランジスタ１２０のソースに接続され
る。同様に、示されていない全てのＰＭＯＳトランジス
タは、互いに接続され、かつＰＭＯＳトランジスタ１３
４のドレインは、負電圧−ＶDDに接続される。ＰＭＯＳ
トランジスタ１１６のソースは、ノード（節）１４０に
接続され、ノード１４０は、抵抗１１２を介して正電圧
＋５Ｖに接続される。ノード１４０は、オペアンプ１１
４の逆相入力端子にも接続される。オペアンプ１１４の
正相入力端子は、基準電圧ＶREF に接続される。
識すべく利用されたＰＭＯＳトランジスタの別の応用で
あるパワーノーマル回路（power normal circuit）１０
０が開示されている。パワーノーマル回路１００は、抵
抗１１２、オペアンプ１１４、及び簡略化の目的で４つ
のトランジスタ１１６、１１８、１２０及び１３４だけ
が示されている１０個のＰＭＯＳトランジスタから構成
される。これら１０個のトランジスタのそれぞれは、−
１Ｖに等しいしきい値電圧を有する。ＰＭＯＳトランジ
スタ１１６〜１３４は、それらのドレインに接続された
それらのゲートを有する。ＰＭＯＳトランジスタ１１６
のドレインは、ＰＭＯＳトランジスタ１１８のソースに
接続され、そしてＰＭＯＳトランジスタ１１８のドレイ
ンは、ＰＭＯＳトランジスタ１２０のソースに接続され
る。同様に、示されていない全てのＰＭＯＳトランジス
タは、互いに接続され、かつＰＭＯＳトランジスタ１３
４のドレインは、負電圧−ＶDDに接続される。ＰＭＯＳ
トランジスタ１１６のソースは、ノード（節）１４０に
接続され、ノード１４０は、抵抗１１２を介して正電圧
＋５Ｖに接続される。ノード１４０は、オペアンプ１１
４の逆相入力端子にも接続される。オペアンプ１１４の
正相入力端子は、基準電圧ＶREF に接続される。
【００１６】動作において、回路１１０は、センサとし
て機能する。負電圧−ＶDDが−５Ｖよりも負になる毎
に、オペアンプ１１４の出力は、信号を送り出す。負電
圧−Ｖ DDが−５Ｖよりも少ない負であるときは、＋５Ｖ
と−ＶDDの差は、１０ボルト以下である。各トランジス
タのしきい値電圧は−１Ｖでありかつ１０個のトランジ
スタが存在するので、トランジスタをオンにするために
ノード１４０と−ＶDDにわたり少なくとも１０ボルトの
差が存在すべきである。従って、負電圧−ＶDDが−５Ｖ
よりも少ない負であるときに、回路は、不活性であり、
かつノード１４０は＋５Ｖである。しかしながら、負電
圧−ＶDDが−５Ｖよりも負になるときは、トランジスタ
は、オンになりそしてノード１４０の電圧は、降下し始
める。負電圧−ＶDDがより負になると、ノード１４０の
電圧は、より降下する。図１４を参照すると、負電圧−
ＶDDの関数としてノード１４０の電圧の曲線が示されて
いる。水平軸は、負電圧−ＶDDを表し、垂直軸は、ノー
ド１４０の電圧を表わす。観察されうるように、ノード
１４０の電圧は、負電圧−ＶDDが−５Ｖよりも少ない負
である時間中５Ｖにとどまり、そして負電圧−ＶDDが−
５Ｖよりも負になると、それは降下し始める。ノード１
４０の電圧がオペアンプの基準電圧（ＶREF ）のレベル
まで降下するときに、オペアンプ１１４の出力電圧は、
切り替わる。図１５を参照すると、図１４に示す曲線に
対応するオペアンプ１１４の出力電圧の曲線が示されて
いる。水平軸は、負電圧−ＶDDを表し、そして垂直軸
は、ノード１４２の電圧で示されるオペアンプの出力電
圧を表わす。図１４及び図１５の両方を参照すると、観
察されうるように、ノード１４０の降下電圧がＶREF に
到達するときは、オペアンプの出力電圧は、＋５Ｖから
地電位に近い電圧へ切り替わる。
て機能する。負電圧−ＶDDが−５Ｖよりも負になる毎
に、オペアンプ１１４の出力は、信号を送り出す。負電
圧−Ｖ DDが−５Ｖよりも少ない負であるときは、＋５Ｖ
と−ＶDDの差は、１０ボルト以下である。各トランジス
タのしきい値電圧は−１Ｖでありかつ１０個のトランジ
スタが存在するので、トランジスタをオンにするために
ノード１４０と−ＶDDにわたり少なくとも１０ボルトの
差が存在すべきである。従って、負電圧−ＶDDが−５Ｖ
よりも少ない負であるときに、回路は、不活性であり、
かつノード１４０は＋５Ｖである。しかしながら、負電
圧−ＶDDが−５Ｖよりも負になるときは、トランジスタ
は、オンになりそしてノード１４０の電圧は、降下し始
める。負電圧−ＶDDがより負になると、ノード１４０の
電圧は、より降下する。図１４を参照すると、負電圧−
ＶDDの関数としてノード１４０の電圧の曲線が示されて
いる。水平軸は、負電圧−ＶDDを表し、垂直軸は、ノー
ド１４０の電圧を表わす。観察されうるように、ノード
１４０の電圧は、負電圧−ＶDDが−５Ｖよりも少ない負
である時間中５Ｖにとどまり、そして負電圧−ＶDDが−
５Ｖよりも負になると、それは降下し始める。ノード１
４０の電圧がオペアンプの基準電圧（ＶREF ）のレベル
まで降下するときに、オペアンプ１１４の出力電圧は、
切り替わる。図１５を参照すると、図１４に示す曲線に
対応するオペアンプ１１４の出力電圧の曲線が示されて
いる。水平軸は、負電圧−ＶDDを表し、そして垂直軸
は、ノード１４２の電圧で示されるオペアンプの出力電
圧を表わす。図１４及び図１５の両方を参照すると、観
察されうるように、ノード１４０の降下電圧がＶREF に
到達するときは、オペアンプの出力電圧は、＋５Ｖから
地電位に近い電圧へ切り替わる。
【００１７】発明の開示された実施例は、ＮＭＯＳトラ
ンジスタを利用して設計されうるということは、注目す
べきである。図１６を参照すると、正及び負電圧スウィ
ングを有することが可能なＮＭＯＳ回路の回路図１５０
が示されている。ＮＭＯＳトランジスタ１５４のゲート
１５２は、そのドレイン１５６に接続され、そしてドレ
イン１５６は、正電圧＋ＶDDに接続される。ＮＭＯＳト
ランジスタ１５４のソース１５８は、ＮＭＯＳトランジ
スタ１６２のドレイン１６０に接続される。トランジス
タ１６２のソース１６４は、負電圧−Ｖssに接続され、
そしてＮＭＯＳトランジスタ１６２のゲート１６６は、
入力電圧Ｖi に接続される。出力電圧Ｖ O は、ＮＭＯＳ
トランジスタ１５４のソース１５８の電圧である。図１
７を参照すると、図１６の回路１５０の構成が示されて
いる。簡略化のため、回路１５０の構成は、二つの低電
圧ＮＭＯＳトランジスタで示されている。ＮＭＯＳトラ
ンジスタ１５４の二つのｎ＋領域１５６、１５８と、Ｎ
ＭＯＳトランジスタ１６２の二つのｎ＋領域１６０、１
６４は、ソース１５８、１６４とドレイン１５６、１６
０を生成すべくｐウエル１７０、１７２にそれぞれ対応
して拡散される。金属／ポリゲート１５２、１６６は、
二酸化シリコンの二つの層１７４、１７６によってｎウ
エルからそれぞれ対応して絶縁される。
ンジスタを利用して設計されうるということは、注目す
べきである。図１６を参照すると、正及び負電圧スウィ
ングを有することが可能なＮＭＯＳ回路の回路図１５０
が示されている。ＮＭＯＳトランジスタ１５４のゲート
１５２は、そのドレイン１５６に接続され、そしてドレ
イン１５６は、正電圧＋ＶDDに接続される。ＮＭＯＳト
ランジスタ１５４のソース１５８は、ＮＭＯＳトランジ
スタ１６２のドレイン１６０に接続される。トランジス
タ１６２のソース１６４は、負電圧−Ｖssに接続され、
そしてＮＭＯＳトランジスタ１６２のゲート１６６は、
入力電圧Ｖi に接続される。出力電圧Ｖ O は、ＮＭＯＳ
トランジスタ１５４のソース１５８の電圧である。図１
７を参照すると、図１６の回路１５０の構成が示されて
いる。簡略化のため、回路１５０の構成は、二つの低電
圧ＮＭＯＳトランジスタで示されている。ＮＭＯＳトラ
ンジスタ１５４の二つのｎ＋領域１５６、１５８と、Ｎ
ＭＯＳトランジスタ１６２の二つのｎ＋領域１６０、１
６４は、ソース１５８、１６４とドレイン１５６、１６
０を生成すべくｐウエル１７０、１７２にそれぞれ対応
して拡散される。金属／ポリゲート１５２、１６６は、
二酸化シリコンの二つの層１７４、１７６によってｎウ
エルからそれぞれ対応して絶縁される。
【００１８】ｎ型基板１８０は、ｎ＋領域１８２を介し
て＋５Ｖのような正電圧に接続される。ＮＭＯＳトラン
ジスタ１５４のｐウエル１７０とＮＭＯＳトランジスタ
１６２のｐウエル１７２は、同じ電位に接続されなけれ
ばならないか、または両方のトランジスタ１５４、１６
２は、同じｐウエル内でなければならない。ｐウエル１
７０とｐウエル１７２は、それぞれ対応してｐ＋領域１
８４、１８６を介して負電圧に接続される。もしＮＭＯ
Ｓトランジスタ１５４、１６２が高電圧を取り扱うべく
設計されるならば、ＮＭＯＳトランジスタ１５４のドレ
イン１５６は、＋６０Ｖのような正電圧に接続されるこ
とができ、そしてもしトランジスタ１５４、１６２のｐ
ウエルが高電圧を取り扱うべく設計されるならば、ＮＭ
ＯＳトランジスタ１６２のソース１６４は、−６０Ｖの
ような負電圧に接続されることができる。しかしなが
ら、正電圧（＋ＶDD）と負電圧（ｎウエル電圧）の間の
差は、降伏電圧以下に保たれるべきであるというとは、
常に注目されるべきである。本発明の原理が、シリコン
オンインシュレータ（ＳＯＩ）、シリコンオンサファイ
ア（ＳＯＳ）、絶縁層分離ＣＭＯＳ（ＤＩ）、バイポー
ラＣＭＯＳ処理（ＢＣＤ）等のような他の技術にも適用
されうるということは、理解されるべきである。
て＋５Ｖのような正電圧に接続される。ＮＭＯＳトラン
ジスタ１５４のｐウエル１７０とＮＭＯＳトランジスタ
１６２のｐウエル１７２は、同じ電位に接続されなけれ
ばならないか、または両方のトランジスタ１５４、１６
２は、同じｐウエル内でなければならない。ｐウエル１
７０とｐウエル１７２は、それぞれ対応してｐ＋領域１
８４、１８６を介して負電圧に接続される。もしＮＭＯ
Ｓトランジスタ１５４、１６２が高電圧を取り扱うべく
設計されるならば、ＮＭＯＳトランジスタ１５４のドレ
イン１５６は、＋６０Ｖのような正電圧に接続されるこ
とができ、そしてもしトランジスタ１５４、１６２のｐ
ウエルが高電圧を取り扱うべく設計されるならば、ＮＭ
ＯＳトランジスタ１６２のソース１６４は、−６０Ｖの
ような負電圧に接続されることができる。しかしなが
ら、正電圧（＋ＶDD）と負電圧（ｎウエル電圧）の間の
差は、降伏電圧以下に保たれるべきであるというとは、
常に注目されるべきである。本発明の原理が、シリコン
オンインシュレータ（ＳＯＩ）、シリコンオンサファイ
ア（ＳＯＳ）、絶縁層分離ＣＭＯＳ（ＤＩ）、バイポー
ラＣＭＯＳ処理（ＢＣＤ）等のような他の技術にも適用
されうるということは、理解されるべきである。
【００１９】
【発明の効果】本発明の集積装置は、ｐ型の基板と、複
数のｐチャネル型金属酸化物シリコン電界効果トランジ
スタと、複数のｎチャネル型金属酸化物シリコン電界効
果トランジスタとを備え、ｐチャネル型金属酸化物シリ
コン電界効果トランジスタ及びｎチャネル型金属酸化物
シリコン電界効果トランジスタのそれぞれは、ソース、
ドレイン及びゲートを有し、基板は、地電位に接続さ
れ、ｐチャネル型金属酸化物シリコン電界効果トランジ
スタの少なくとも一つのドレインは、基板の地電位以下
の電圧に接続され、かつｐチャネル型金属酸化物シリコ
ン電界効果トランジスタの少なくとも一つのソースは、
基板の地電位以上の電圧に接続されるので、ＥＳＤ保護
回路なしでＥＳＤ衝撃に耐えることができ、かつ正及び
負電圧スウィングにも適用することができる。
数のｐチャネル型金属酸化物シリコン電界効果トランジ
スタと、複数のｎチャネル型金属酸化物シリコン電界効
果トランジスタとを備え、ｐチャネル型金属酸化物シリ
コン電界効果トランジスタ及びｎチャネル型金属酸化物
シリコン電界効果トランジスタのそれぞれは、ソース、
ドレイン及びゲートを有し、基板は、地電位に接続さ
れ、ｐチャネル型金属酸化物シリコン電界効果トランジ
スタの少なくとも一つのドレインは、基板の地電位以下
の電圧に接続され、かつｐチャネル型金属酸化物シリコ
ン電界効果トランジスタの少なくとも一つのソースは、
基板の地電位以上の電圧に接続されるので、ＥＳＤ保護
回路なしでＥＳＤ衝撃に耐えることができ、かつ正及び
負電圧スウィングにも適用することができる。
【図１】ディスクリート抵抗で作られた従来のＲＳ２３
２ドライバの回路図である。
２ドライバの回路図である。
【図２】正電圧と負電圧の間の従来技術の電圧スウィン
グの曲線を示す図である。
グの曲線を示す図である。
【図３】ｐ基板上に作られた従来技術のｐチャネル金属
酸化物シリコン電界効果トランジスタ（ＰＭＯＳ）の構
成を示す図である。
酸化物シリコン電界効果トランジスタ（ＰＭＯＳ）の構
成を示す図である。
【図４】二つのＰＭＯＳトランジスタを利用している本
発明のＲＳ２３２ドライバの集積回路図である。
発明のＲＳ２３２ドライバの集積回路図である。
【図５】二つの低電圧トランジスタを利用している図４
の回路の構成を示す図である。
の回路の構成を示す図である。
【図６】二つの高電圧トランジスタを利用している図４
の回路の構成を示す図である。
の回路の構成を示す図である。
【図７】高電圧を取り扱うべく設計された二つのｎウエ
ル領域を有する二つの高電圧トランジスタを利用してい
る図４の回路の構成を示す図である。
ル領域を有する二つの高電圧トランジスタを利用してい
る図４の回路の構成を示す図である。
【図８】地電位と負電圧の間をスウィングする本発明の
電圧スウィングの曲線を示す図である。
電圧スウィングの曲線を示す図である。
【図９】正電圧と負電圧の間をスウィングする本発明の
電圧スウィングの曲線を示す図である。
電圧スウィングの曲線を示す図である。
【図１０】レベル変換器に関連した図４の回路を示す図
である。
である。
【図１１】入力電圧スウィングの曲線を示す図である。
【図１２】シフトされた後の図１１の入力電圧スウィン
グの曲線を示す図である。
グの曲線を示す図である。
【図１３】本発明のパワーノーマル応用の回路図であ
る。
る。
【図１４】図１３のノード１４０の電圧の曲線を示す図
である。
である。
【図１５】図１３のノード１４２の電圧の曲線を示す図
である。
である。
【図１６】二つのＮＭＯＳトランジスタを利用している
本発明のＲＳ２３２の集積回路図である。
本発明のＲＳ２３２の集積回路図である。
【図１７】二つの低電圧トランジスタを利用している図
１６の回路の構成を示す図である。
１６の回路の構成を示す図である。
５０ ＰＭＯＳ負及び正電圧スウィング回路 ５２，５４ ＰＭＯＳトランジスタ ５６ ＰＭＯＳトランジスタ５２のソース ５８ ＰＭＯＳトランジスタ５２のゲート ６０ ＰＭＯＳトランジスタ５２のドレイン ６２ ＰＭＯＳトランジスタ５４のソース ６４ ＰＭＯＳトランジスタ５４のゲート ６６ ＰＭＯＳトランジスタ５４のドレイン Ｖi 入力電圧 ＶO 出力電圧 ＋ＶSS 正電圧 −ＶDD 負電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テュアン ヴォー アメリカ合衆国 カリフォルニア州 90250 ホーソーン ウェスト ワンハン ドレッドアンドサーティエイス ストリー ト 5126 (72)発明者 ジャイム ラーマ アメリカ合衆国 カリフォルニア州 90305 オックスナード シューナー ウ ォーク 3530 (72)発明者 スティーヴン エイ ビューラー アメリカ合衆国 カリフォルニア州 90278 レドンド ビーチ ハーリマン レーン 1916 アパートメント エイ
Claims (1)
- 【請求項１】 ｐ型の基板と、複数のｐチャネル型金属
酸化物シリコン電界効果トランジスタと、複数のｎチャ
ネル型金属酸化物シリコン電界効果トランジスタとを備
え、前記ｐチャネル型金属酸化物シリコン電界効果トラ
ンジスタ及び前記ｎチャネル型金属酸化物シリコン電界
効果トランジスタのそれぞれは、ソース、ドレイン及び
ゲートを有し、前記基板は、地電位に接続され、前記ｐ
チャネル型金属酸化物シリコン電界効果トランジスタの
少なくとも一つの前記ドレインは、前記基板の前記地電
位以下の電圧に接続され、かつ前記ｐチャネル型金属酸
化物シリコン電界効果トランジスタの少なくとも一つの
前記ソースは、前記基板の前記地電位以上の電圧に接続
されることを特徴とする集積装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/088,945 US5321293A (en) | 1993-07-12 | 1993-07-12 | Integrated device having MOS transistors which enable positive and negative voltage swings |
| US08/088945 | 1993-07-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758324A true JPH0758324A (ja) | 1995-03-03 |
Family
ID=22214435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6150286A Pending JPH0758324A (ja) | 1993-07-12 | 1994-07-01 | 正及び負電圧スウィングを可能にするｍｏｓトランジスタを有する集積装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5321293A (ja) |
| EP (1) | EP0634795A3 (ja) |
| JP (1) | JPH0758324A (ja) |
| BR (1) | BR9402676A (ja) |
| CA (1) | CA2125052C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004113854A1 (ja) * | 2003-06-23 | 2004-12-29 | Japan Science And Technology Agency | 入射光の測定方法及びそれを用いた分光機構を有するセンサー |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3035188B2 (ja) * | 1995-05-10 | 2000-04-17 | 日本ファウンドリー株式会社 | 半導体装置 |
| US5784235A (en) * | 1995-06-02 | 1998-07-21 | Nippon Telegraph And Telephone Corporation | Semiconductor IC device including ESD protection circuit |
| US5910873A (en) * | 1997-02-19 | 1999-06-08 | National Semiconductor Corporation | Field oxide transistor based feedback circuit for electrical overstress protection |
| JP2959528B2 (ja) * | 1997-06-09 | 1999-10-06 | 日本電気株式会社 | 保護回路 |
| DE19752848C2 (de) * | 1997-11-28 | 2003-12-24 | Infineon Technologies Ag | Elektrisch entkoppelter Feldeffekt-Transistor in Dreifach-Wanne und Verwendung desselben |
| IT1305634B1 (it) * | 1998-01-19 | 2001-05-15 | Sgs Thomson Microelectronics | Protezione da effetti di sottomassa o di sovralimentazione percircuiti integrati ad isolamento a giunzione |
| US6404269B1 (en) | 1999-09-17 | 2002-06-11 | International Business Machines Corporation | Low power SOI ESD buffer driver networks having dynamic threshold MOSFETS |
| US6628159B2 (en) | 1999-09-17 | 2003-09-30 | International Business Machines Corporation | SOI voltage-tolerant body-coupled pass transistor |
| KR100328598B1 (ko) * | 1999-10-05 | 2002-03-15 | 윤종용 | 정션 다이오드가 구비된 반도체 소자 및 그 제조방법 |
| US6433983B1 (en) | 1999-11-24 | 2002-08-13 | Honeywell Inc. | High performance output buffer with ESD protection |
| TW446192U (en) * | 2000-05-04 | 2001-07-11 | United Microelectronics Corp | Electrostatic discharge protection circuit |
| US6657836B2 (en) | 2001-12-18 | 2003-12-02 | Koninklijke Philips Electronics N.V. | Polarity reversal tolerant electrical circuit for ESD protection |
| JP4312451B2 (ja) * | 2002-12-24 | 2009-08-12 | Ｎｅｃエレクトロニクス株式会社 | 静電気保護素子及び半導体装置 |
| US20060274987A1 (en) * | 2005-06-03 | 2006-12-07 | Madeleine Mony | High speed reprogrammable electro-optical switching device |
| US7791851B1 (en) * | 2006-01-24 | 2010-09-07 | Cypress Semiconductor Corporation | Cascode combination of low and high voltage transistors for electrostatic discharge circuit |
| US7385793B1 (en) * | 2006-01-24 | 2008-06-10 | Cypress Semiconductor Corporation | Cascode active shunt gate oxide project during electrostatic discharge event |
| US7544558B2 (en) * | 2006-03-13 | 2009-06-09 | Bcd Semiconductor Manufacturing Limited | Method for integrating DMOS into sub-micron CMOS process |
| US20100117153A1 (en) * | 2008-11-07 | 2010-05-13 | Honeywell International Inc. | High voltage soi cmos device and method of manufacture |
| JP5581907B2 (ja) * | 2010-09-01 | 2014-09-03 | 株式会社リコー | 半導体集積回路及び半導体集積回路装置 |
| US9689835B2 (en) | 2011-10-31 | 2017-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Amplified dual-gate bio field effect transistor |
| US9459234B2 (en) | 2011-10-31 | 2016-10-04 | Taiwan Semiconductor Manufacturing Company, Ltd., (“TSMC”) | CMOS compatible BioFET |
| CN104101866B (zh) * | 2014-08-04 | 2016-09-21 | 成都雷电微力科技有限公司 | 一种雷达系统中的调制脉冲系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939904B2 (ja) * | 1978-09-28 | 1984-09-27 | 株式会社東芝 | 半導体装置 |
| GB2174540B (en) * | 1985-05-02 | 1989-02-15 | Texas Instruments Ltd | Intergrated circuits |
| JPS62128555A (ja) * | 1985-11-30 | 1987-06-10 | Toshiba Corp | 相補型半導体装置 |
| JP2659215B2 (ja) * | 1988-06-10 | 1997-09-30 | 日本電気アイシーマイコンシステム株式会社 | マスタスライス型半導体集積回路 |
| JP2855701B2 (ja) * | 1989-09-29 | 1999-02-10 | 日本電気株式会社 | Ｃｍｏｓ半導体集積回路装置 |
-
1993
- 1993-07-12 US US08/088,945 patent/US5321293A/en not_active Expired - Fee Related
-
1994
- 1994-06-03 CA CA002125052A patent/CA2125052C/en not_active Expired - Fee Related
- 1994-07-01 JP JP6150286A patent/JPH0758324A/ja active Pending
- 1994-07-11 BR BR9402676A patent/BR9402676A/pt not_active Application Discontinuation
- 1994-07-11 EP EP94305069A patent/EP0634795A3/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004113854A1 (ja) * | 2003-06-23 | 2004-12-29 | Japan Science And Technology Agency | 入射光の測定方法及びそれを用いた分光機構を有するセンサー |
| KR100783335B1 (ko) * | 2003-06-23 | 2007-12-07 | 가즈아키 사와다 | 입사광의 측정 방법 및 그것을 이용한 분광 기구를 갖는센서 |
| US7465915B2 (en) | 2003-06-23 | 2008-12-16 | Japan Science And Technology Agency | Measuring method of incident light and sensor having spectroscopic mechanism employing it |
Also Published As
| Publication number | Publication date |
|---|---|
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| CA2125052C (en) | 1998-09-01 |
| EP0634795A3 (en) | 1995-12-06 |
| US5321293A (en) | 1994-06-14 |
| BR9402676A (pt) | 1995-05-02 |
| EP0634795A2 (en) | 1995-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021028 |