JPH07504783A - ＰＺＴ，ＰＬＺＴ及び白金層からＳｉＯ↓２層を隔離するための改良された方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＰＺＴ　、　ＰＬ訂及び白金層からＳｉｎｇ層を隔離するための改良された方法 技術分野 本発明は、集積回路に関し、及びさらに詳しくは、その回路内において、ＰＺＴ 、ＰＬＺＴ及び白金構造物からＳｉ０ｇ層を隔離するための方法に関する。

背景技術 シリコンチップは、現代電子工学のシンボルとなっている。半導体をベースとす る装置は、デジタル電子業界（ｄｉｇｉｔａｌ　ｅｌｅｃｔｒｏｎｉｃ　ｗｏｒ ｌｄ）に浸透しており、かつそのような装置の新規な応用が絶え間なく創作され ている。これらの応用には、より高度な最適化が必要であるため、従来のものよ り小さくかつ速い半導体装置が開発されている。

この最適化のプロセスが続いて行われているため、現在の半導体技術における物 理的限界により、さらに続く小形化への障害が生じる。そのような問題のうちの あるものは、これらの半導体装置において電荷を貯めるために、コンデンサを使 用しなければならないことにより生じる。例えば、一般に、いくつかのデジタル 記憶装置は、記憶データをそのまま残すために必要な電荷を保持するために、コ ンデンサを必要とする。ダイナミック形〜Ｉと呼ばれるそのような装置は、デー タを消失しないように定期的にリフレッシュされなければならない。そのような リフレッシュの間に必要な時間の周期がより短い、より複雑な回路が要求される ようなコンピュータのハードウェアの設計において、その周期は重要なものであ る。

不運にも、必要なリフレッシュの間の周期は、ＤＲａｌｌｌ積回路内のいくつか のコンデンサのキャパシタンスに依存している。キャパシタンス自体は、コンデ ンサの表面積及び厚さに関連しており、コンデンサの表面がより広く、薄くなる ことにより、そのキャパシタンスがより高くなる。コンデンサの最小厚さには実 際的な限界があるため、コンデンサを小形化することにより、そのキャパシタン スがより低くなり、それによりリフレッシュの間の周期がより短くなる。許容で きる最小のリフレッシュ周期があるため、サイズの縮小によるキャパシタンス損 失を回復するための、何等かの方法が要求される。コンデンサの物理的寸法を太 き（せずにそのキャパシタンスを上げるための方法の１つに、誘電率の高い材料 を、コンデンサのプレートを分離するのに利用することが挙げられる。

いくつかの強誘電体は、誘電率がかなり高いことが知られている。この点、ジル コンチタン酸鉛（ＰＺＴ）及びジルコンチタン酸ランタン鉛（ｌｅａｄ　ｌａｎ ｔｈａｎｕｍ　ｚｉｒ−ｃｏｎａｔｅ　ｔｉｔａｎａｔｅ（ＰＬＺＴ））のよう な強誘電体は、これらの材料からなる薄いフィルムを集積回路上に付着すること ができるので特に魅力的である。付着する特定の組成及び方法により、１００以 上の誘電率が通常に得られる。

不運にも、これらの材料を従来の集積回路に組み込む場合に、その材料によりい くつかの問題が生じる。典型的な強誘電体コンデンサは、下部電極、ＰＬ訂誘電 層及び上部電極からなる。一般に、電極は白金からなる。そのようなコンデンサ アレイは、下部電極をパターニングし、その下部電極の上にＰＬＺＴフィルムを 付着させてから、白金上部層を付着させ、その層をエツチングして個々の上部電 極を形成することにより製造される。そのような構造物の上部表面に、露出した ＰＬＺＴ材料及び露出した白金部分の領域がある。通常、この構造物の上部表面 を３ｉ０寞で被覆する。このＳ：Ｏｔは、スフラッチングに対する保護を与え、 かつ、金属インクコネクトを上部及び下部電極から隔離するための、層間の誘電 層（ｉｎｔｅｒｌａｙｅｒ　ｄｉ−ｅｌｅｃｔｒｉｃ）として作用する。一般に 、上部及び下部電極への金属インクコネクトを、５ｉＯ＊層中にピアホール（ｖ ｉａ　ｎｏｉ”＞をエツチングすることにより提供する。

不運にも、３ｉ０＊中のシリコンは、問題の強誘電体と接触している部分におい て、その強誘電体と反応し得る。このことによって、コンデンサの性能が低下す る。

さらに、そのコンデンサは、その問題の相互作用により、老化作用を示し得る。

さらに、その５ｉＯ＊層は、白金電極と接触して位置する場合に、クラックする 傾向がある。クラックした５１０ｗ層は、金属インクコネクトを付着させるため には性能の劣る基板である。

概括的には、本発明の目的は、強誘電体をベースとする改良されたコンデンサ構 造物を提供することである。

本発明のさらなる目的は、５ｉＯ＝層が白金電極と接触して位置する場合に起こ るクラブキングの問題点を解消することである。

本発明のさらなる他の目的は、Ｓｉｎｇが強誘電体と相互作用することなく、強 誘電層を５ｉＯ＊層で覆う方法を提供することである。

本発明のこれらの及び他の目的は、下記の本発明の詳細な説明及び添付図面によ り、当業者にとって明白なものへなるであろう。

発明の要約 本発明は、改良された集積回路の製造法及びそれにより製造された製品を含む。

本発明によれば、強誘電体に対して実質的に不活性である材料からなる実質的に 絶縁体の層を用いて、白金または強誘電体領域からＳｉ０ｇ層を隔離する。その 絶縁体の材料の好ましいものとして、Ｔｉ１ｔＳＺｒＯｔ、　ＭｇＯ、ＰＺＴま たはＰＬＺＴが挙げられる。好ましくは、これらの酸化物質は、対応する金属層 を付着させ、その金属層をパターニングしてから、現場で、その金属層を酸化さ せて製造される。

図面の簡単な説明 図１は、従来技術のコンデンサアレイの上面図である。

図２は、図１に示したコンデンサアレイの横断面図である。

図３の（Ａ）〜（Ｇ）は、本発明に従って製造されたコンデンサアレイの横断面 図であって、その製造工程のさまざまな段階の図である。

発明の詳細な説明 本発明は、強誘電体コンデンサの製造の点から、より容易に理解することができ る。図１及び２には、典型的な従来技術の強誘電体コンデンサアレイを示す。

図１は、４個のコンデンサを有する集積回路１０の上面図である。そのコンデン サの上部電極を、１２．１４．１６及び１８で表す。図２は、線２２〜３２に沿 った、回路１０の断面図である。電極１２．１４．１６及び１８に対応する下部 電極を、それぞれ２６〜２９で表す。一般的に、回路ｌＯを、白金層をシリコン 基板２５の表面上に付着させることにより構成する。その後、その白金層をエツ チングして、個々の下部電極を形成する。続いて、強誘電体層２４を電極２６〜 ２９の上に付着させる。好ましくは、その強誘電体はＰＬＺＴからなる。その後 、第２の白金層を層２４の上面に付着させる。続いて、この層をエツチングして 、上部電極１２．１４．１６及び１８を形成する。その後、５ｉＯ＊層２３を上 部電極の上に付着させる。層２３は、耐引掻性、及びコンデンサを他の回路エレ メントに接続するための種々な導体を付着させる絶縁表面を提供する。

その後、層２３において、エツチングによりピアホール１１を形成して、上部電 極への通路を提供する。下部電極は、ＰＬＺＴ層２４中２４中ホールを通して下 部電極の延長部１７と接続しているピアホール１３を通してアクセスされる。

この従来技術の設計には、２つの問題がある。第１に、５ｉｎｓが、図２に示し た部分３０のような部分において、ＰＬＺＴ層料と反応することが挙げられる。

この反応により、コンデンサの性能が低下し、老化作用が生じ得る。第２に、層 ２３において、白金電極のエツジが層２３と接触する位置から起こると思われる クラックをみせることがよくあることが挙げられる。典型的なりラックを、１５ 及び３２で表す。

そのようなりラックは許容されないものである。

本発明は、露出したＰＬＺＴ材料または露出した白金を有する表面と３ｉ０＊と の間に隔離層を導入することにより、これらの問題を避ける。その隔離層は、Ｐ ＬＺＴまたはＰＺＴとの反応に対して５ｉｎｓよりも十分不活性である材料から なり、そのような相互作用から生ずる問題を避ける。さらに、その材料は、白金 電極のショートを防止するために、抵抗率が高くなければならない。その材料の 好ましいものとして、Ｔｉ０ｇがある。しかしながら、当業者には、ｚｒＯ！、 ＭｇＯ１及びＰＺＴまたはＰＬＺＴのいくつかの組成物をこの目的のために利用 できることがわかるであろう。この点に関して、ＰＺＴまたはＰＬＺＴの組成物 を隔離層のために使用する場合、その隔離層を通ったピアホールをエツチングに より形成する方法が、より困難になることに注意しなくてはならない。これらの 場合において、イオンミリング（ｔｏｎ　ｍｉｌｌ−ｉｎｇ）が好ましいエツチ ング技術として挙げられる。

この隔離層をもたらす方法は、図３（Ａ）〜（Ｇ）を参照することにより、より 容易に理解することができ、図は、ＴｉＯｘ隔離層を利用したシリコン基板２０ ６の表面上のＰＬＺＴコンデンサアレイの製造における種々の段階の半導体基板 の横断面図である。この例においては、シリコン基板２０６における構成部をコ ンデンサアレイから隔離する５ｉｎｓ層２０３の上面において、そのコンデンサ アレイが製造されるものである。図３（Ａ）を参照すると、まず最初に、厚さ１ ０００人のチタン層２０４をＳ　ｉＯｗ層２０３上に付着させる。この層により 、そのアレイを５ｉＯｚバッファ層２０３から隔離するための、最初のＴｉ１ｔ 隔離がもたらされる。続いて、厚さ１０００人の白金層２０２を層２０４に付着 させる。この層を、従来の技術によりマスクし、エツチングして、図３（Ｂ）に 示したようなコンデンサアレイの下部電極２０５を形成する。ピアホールが、コ ンデンサアレイの電極を基板２０６上の回路部品に接続するために必要とされる 場合は、この時点でチタン層がより容易にエツチングされるので、好ましくは、 これらのピアホールをこの製造段階において形成する。そのようなエツチングは 、従来の半導体技術によるものであり、本明細書において、より詳しくは言及し ない。

下部電極２０５を形成し、層２０４を通る全てのピアホールを形成した後、層２ ０４を０１大気中において６５０℃で加熱することにより酸化させる。この作業 により、図３（Ｃ）中の２０７に示したような露出した部分におけるＴｉ１ｔが 生じる。注意すべきことは、全ての残存金属チタンが、白金電極の下に位置し、 かつＳｉ０ｇ層２０３により基板２０６と隔離されていることである。

図３（［１）を参照すると、その後、ＰＬＺＴＩｔ料の層２０８を付着させる。

この層は、従来のゾル−ゲル方法を用いて付着させる。続いて、ＰＬＺＴ層２０ Ｂをマスクし、従来のバッファ化酸化物エツチング塩酸水溶液（ｂｕｆｆｅｒｅ ｄ−ｏｘｉｄｅ−ｅｔｃｈ　ＨＣＩ　５ｏｌｕｔｉｏｎ）を用いてエツチングす る。この工程により、図１に示したピアホール１３と同様に機能する下部電極２ ０５への接続を作るためのピアホールを提供する。そのＰＬＺＴ層をパターニン グした後、１０００人の白金層をＰＬＺＴ層２０層上０８上させる。この層をマ スクし、エツチングして、コンデンサアレイの上部電極２０９を形成する。

図３（Ｅ）を参照すると、その後、１００人のチタン層を、ＰＬＺＴ層２０Ｂ　 （ＰＬＺＴ　１ａｙｅｒ２２０）及び上部電極２０９の露出した部分の上に付着 させる。続いて、この層をマスクし、バッファ化酸化物エツチング（ｂｕｆｆｅ ｒｅｄ−ｏｘｉｄｅ−ｅｔｃｈ）を用いてエツチングして、上部電極への接続を 作るためのピアホール２０７及び前述したＰＬＺＴ層中のピアホールを通した接 続を作るための、対応するピアホールを形成する。Ｔｉ０ｚをエツチングするの はかなり困難なので、このバターニング作業はチタン層を酸化させる前に行う。

図３（Ｆ）を参照すると、その後、チタン層２２０を、０．大気中において６５ ０℃で２０分間加熱することにより酸化させて、Ｔｉ０ｇ層２３１を形成する。

最後に、ＳｉＯｘ層２４０を層２３１の上に付着させ、エツチングして、その電 極への電気的な接続を作るためのピアホールを形成する。ピアホールの例を、図 ３（Ｇ）における２４１で表す。

上述した方法により、ＰＬＺＴ及び白金層が５１０ｍ層から隔離された構造物が 提供されることは、当業者には明白であろう。この隔離により、先の問題を避け る。

酸化時間を適切に減少させるための前述の方法において、チタンの代わりにマグ ネシウムまたはジルコニウムを用いることができることは、当業者には明白であ ろう。同様に、そのＴｉｌｔ層の代わりに、ＰＺＴまたはＰＬＺＴＩｔ料を含む 層を用いてもよく、その材料の組成物は、問題である電気絶縁性を提供する。

本発明を、コンデンサアレイの製造について記載してきたが、ＳｉＯｘのクラッ キング及び／またはＰＺＴもしくはＰＬＺＴ及び５ｉｎｓ間の望ましくない相互 作用を防止するために、Ｓｉ０ｇ層からＰＺＴ　、　ＰＬＺＴ、または白金構造 物が隔離されるべきであるようなあらゆる場合において、本発明を有利に利用す ることができることは、当業者には明白であろう。本発明の種々の変更は、先の 記載及び添付図面から、当業者にとっては明白であろう。従って、本発明は、次 の請求の範囲のみによって限定されるべきである。

フロントページの続き （７２）発明者　バーリントン　シェフ　アレンアメリカ合衆国　ニュー　メキ シコ州 ８７１２０　アルバカ−キー　ノースウェストウィールライト　アベニュー　５ ６３３Ｉ （７２）発明者　モントロス　カール　イライジャ・−ジュニア アメリカ合衆国　ニュー　メキシコ州

Claims (6)

【特許請求の範囲】
1. １．ＳｉＯ２層；そのＳｉＯ２に対して実質的に不活性であり、かつ実質的に電 気絶縁体である材料の層；及びＰＺＴ、ＰＬＺＴまたは白金の群から選択される 材料の層：を含む改良された集積回路構造物。
2. ２．その絶縁体材料の層がＴｉＯ２、ＺｒＯ２、ＭｇＯ、ＰＺＴまたはＰＬＺＴ を含む請求項１に記載の構造物。
3. ３．集積回路において、ＳｉＯ２を含む第１の層を第２の層から隔離する方法で あって、次の工程：第１の層または第２の層のいずれかを付着させること；Ｓｉ Ｏ２層に対して実質的に不活性であり、かつ実質的に電気絶縁体である材料から なる第３の層を付着させること；及び前記第１の層及び第２の層のもう一方の層 を付着させることを含む方法。
4. ４．第３の層を付着させる工程が、次の工程：チタン、マグネシウム、またはジ ルコニウムの層を付着させること：及びその層を酸化することを含む請求項３に 記載の方法。
5. ５．その層を酸化する前に、さらに、チタン、マグネシウムまたはジルコニウム の層をパタ一二ングする工程を含む請求項４に記載の方法。
6. ６．ＳｉＯ２を含む第１の層；導電材料を含む第２の層を含む第１の電極；強誘 電体を含み、第１の層及び第２の層の間に付着される第３の層；その強誘電体に 対して実質的に不活性であり、かつ実質的に電気絶縁体の材料からなる第４幅で あって、その強誘電体と第１の層または第２の層との間の接触を防止するために 、第１の層に隣接して付着される第４層を含む強誘電体コンデンサ構造物。 その導電材料が白金を含む請求項６に記載のコンデンサ構造物。 その強誘電体がＰＺＴまたはＰＬＺＴを含む請求項６に記載のコンデンサ構造物 。 前記の実質的に電気絶縁体の材料が、ＴｉＯ２、ＺｒＯ２、ＨｇＯ、ＰＺＴまた はＰＬＺＴである請求項６に記載のコンデンサ構造物。