JPH0750391A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0750391A JPH0750391A JP5194618A JP19461893A JPH0750391A JP H0750391 A JPH0750391 A JP H0750391A JP 5194618 A JP5194618 A JP 5194618A JP 19461893 A JP19461893 A JP 19461893A JP H0750391 A JPH0750391 A JP H0750391A
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Abstract
(57)【要約】
【目的】 強誘電体膜および高誘電体膜を容量絶縁膜と
する容量素子のリーク電流の増加を防止し、絶縁耐圧の
低下を防止する。 【構成】 シリコン基板１の層間絶縁膜２の上に下電極
７と強誘電体膜または高誘電率を有する誘電体膜などの
容量絶縁膜８と上電極９とからなる容量素子１０が形成
されており、容量素子１０を覆って第１の保護膜１１が
形成されており、半導体集積回路または容量素子１０に
接続される金属配線１３ａ，１３ｂが形成されており、
かつ容量素子１０を覆ってりんを添加した酸化珪素膜１
５とりんを添加しない酸化珪素膜１６とが積層して形成
されている。
する容量素子のリーク電流の増加を防止し、絶縁耐圧の
低下を防止する。 【構成】 シリコン基板１の層間絶縁膜２の上に下電極
７と強誘電体膜または高誘電率を有する誘電体膜などの
容量絶縁膜８と上電極９とからなる容量素子１０が形成
されており、容量素子１０を覆って第１の保護膜１１が
形成されており、半導体集積回路または容量素子１０に
接続される金属配線１３ａ，１３ｂが形成されており、
かつ容量素子１０を覆ってりんを添加した酸化珪素膜１
５とりんを添加しない酸化珪素膜１６とが積層して形成
されている。
Description
【０００１】
【産業上の利用分野】本発明は、高誘電率を有する誘電
体膜または強誘電体膜を容量絶縁膜とする容量素子を内
蔵する半導体装置の製造方法に関する。
体膜または強誘電体膜を容量絶縁膜とする容量素子を内
蔵する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、民生用電子機器の高度化に伴い電
子機器から発生される電磁波雑音である不要輻射が大き
な問題になっており、この不要輻射低減対策として高誘
電率を有する誘電体膜（以下高誘電体膜という）を容量
絶縁膜とする大容量の容量素子を半導体集積回路に内蔵
する技術が注目を浴びている。また、従来にない低動作
電圧、高速書き込みおよび高速読み出し可能な不揮発性
ＲＡＭの実用化を目指し、自発分極特性を有する強誘電
体膜を容量絶縁膜とする容量素子を半導体集積回路上に
形成するための技術開発が盛んに行われている。
子機器から発生される電磁波雑音である不要輻射が大き
な問題になっており、この不要輻射低減対策として高誘
電率を有する誘電体膜（以下高誘電体膜という）を容量
絶縁膜とする大容量の容量素子を半導体集積回路に内蔵
する技術が注目を浴びている。また、従来にない低動作
電圧、高速書き込みおよび高速読み出し可能な不揮発性
ＲＡＭの実用化を目指し、自発分極特性を有する強誘電
体膜を容量絶縁膜とする容量素子を半導体集積回路上に
形成するための技術開発が盛んに行われている。
【０００３】以下従来の半導体装置についてその製造方
法とともに、図面を参照しながら説明する。
法とともに、図面を参照しながら説明する。
【０００４】図６（ａ）〜（ｃ）は従来の半導体装置の
製造工程における工程断面図である。まず図６（ａ）に
示すように、シリコン基板１の上に分離酸化膜２、高濃
度領域３、ゲート絶縁膜４、ゲート電極５、層間絶縁膜
６を形成する。この層間絶縁膜６の上に下電極７、容量
絶縁膜８および上電極９からなる容量素子１０を形成す
る。一般に容量絶縁膜８の熱処理は、容量絶縁膜８を形
成した直後またはパターンを形成した後に行われる。な
お容量絶縁膜８は強誘電体膜または高誘電体膜からな
り、下電極７および上電極９は容量絶縁膜８に接する側
から順に白金膜、チタン膜で構成される。次に図６
（ｂ）に示すように、全面に酸化珪素膜などの第１の保
護膜１１を形成した後、半導体集積回路の高濃度領域３
に通じるコンタクトホール１２ａ、容量素子１０の下電
極７および上電極９にそれぞれ通じるコンタクトホール
１２ｂを形成する。次に図６（ｃ）に示すように、金属
配線１３ａ，１３ｂを形成した後、第２の保護膜１４を
形成する。第２の保護膜１４としては、シリコン基板
１、容量素子１０および金属配線１３ａ，１３ｂへの水
分の浸入を防止するためにプラズマＣＶＤ法により形成
された耐湿性の高い窒化珪素膜または窒化酸化珪素膜が
用いられる。
製造工程における工程断面図である。まず図６（ａ）に
示すように、シリコン基板１の上に分離酸化膜２、高濃
度領域３、ゲート絶縁膜４、ゲート電極５、層間絶縁膜
６を形成する。この層間絶縁膜６の上に下電極７、容量
絶縁膜８および上電極９からなる容量素子１０を形成す
る。一般に容量絶縁膜８の熱処理は、容量絶縁膜８を形
成した直後またはパターンを形成した後に行われる。な
お容量絶縁膜８は強誘電体膜または高誘電体膜からな
り、下電極７および上電極９は容量絶縁膜８に接する側
から順に白金膜、チタン膜で構成される。次に図６
（ｂ）に示すように、全面に酸化珪素膜などの第１の保
護膜１１を形成した後、半導体集積回路の高濃度領域３
に通じるコンタクトホール１２ａ、容量素子１０の下電
極７および上電極９にそれぞれ通じるコンタクトホール
１２ｂを形成する。次に図６（ｃ）に示すように、金属
配線１３ａ，１３ｂを形成した後、第２の保護膜１４を
形成する。第２の保護膜１４としては、シリコン基板
１、容量素子１０および金属配線１３ａ，１３ｂへの水
分の浸入を防止するためにプラズマＣＶＤ法により形成
された耐湿性の高い窒化珪素膜または窒化酸化珪素膜が
用いられる。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、プラズマＣＶＤ法により窒化珪素膜または
窒化酸化珪素膜を形成する際に発生する活性な水素原
子、ラジカルまたはイオン等により酸化物である容量絶
縁膜を構成する強誘電体膜または高誘電体膜が還元さ
れ、それらの電気抵抗が急激に低下するために、容量素
子のリーク電流が増加し、さらには絶縁耐圧が低下する
という課題を有していた。
の構成では、プラズマＣＶＤ法により窒化珪素膜または
窒化酸化珪素膜を形成する際に発生する活性な水素原
子、ラジカルまたはイオン等により酸化物である容量絶
縁膜を構成する強誘電体膜または高誘電体膜が還元さ
れ、それらの電気抵抗が急激に低下するために、容量素
子のリーク電流が増加し、さらには絶縁耐圧が低下する
という課題を有していた。
【０００６】本発明は上記従来の課題を解決するもの
で、強誘電体膜および高誘電体膜を容量絶縁膜とする容
量素子のリーク電流の増加を防止し、絶縁耐圧の低下を
防止できる半導体装置およびその製造方法を提供するこ
とを目的とする。
で、強誘電体膜および高誘電体膜を容量絶縁膜とする容
量素子のリーク電流の増加を防止し、絶縁耐圧の低下を
防止できる半導体装置およびその製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、容量素子を覆って第１の保護
膜が形成されており、この第１の保護膜に設けたコンタ
クトホールを通して上電極または下電極に接続される金
属配線が形成されており、容量素子を覆ってりんを添加
した酸化珪素膜とりんを添加しない酸化珪素膜とが積層
して形成されている構成を有している。
に本発明の半導体装置は、容量素子を覆って第１の保護
膜が形成されており、この第１の保護膜に設けたコンタ
クトホールを通して上電極または下電極に接続される金
属配線が形成されており、容量素子を覆ってりんを添加
した酸化珪素膜とりんを添加しない酸化珪素膜とが積層
して形成されている構成を有している。
【０００８】
【作用】この構成によって、容量素子の耐水性および耐
湿性を損なうことなくリーク電流の低減および絶縁耐圧
の向上が実現できる。また容量素子の上にはりんを添加
した酸化珪素膜が形成されているため、容量素子にスト
レスがかからず、高信頼性が実現できる。
湿性を損なうことなくリーク電流の低減および絶縁耐圧
の向上が実現できる。また容量素子の上にはりんを添加
した酸化珪素膜が形成されているため、容量素子にスト
レスがかからず、高信頼性が実現できる。
【０００９】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１０】図１は本発明の第１の実施例における半導
体装置の要部断面図である。図１において図６（ａ）〜
（ｃ）に示す従来例と同一箇所には同一符号を付して、
説明を省略する。なお、１５はりんを添加した酸化珪素
膜、１６はりんを添加しない酸化珪素膜である。図１に
示す第１の実施例が従来の半導体装置と異なる点は、第
１の実施例では層間絶縁膜６の上に形成された容量素子
１０の上には酸化珪素膜１１が形成されており、金属配
線１３ａ，１３ｂが形成された上からりんを添加した酸
化珪素膜１５とりんを添加しない酸化珪素膜１６とを積
層して形成している。りんを添加した酸化珪素膜１５で
容量素子１０にかかるストレスを緩和するとともに不純
物の侵入を防止し、りんを添加しない酸化珪素膜１６で
耐湿性および耐水性を確保している。
体装置の要部断面図である。図１において図６（ａ）〜
（ｃ）に示す従来例と同一箇所には同一符号を付して、
説明を省略する。なお、１５はりんを添加した酸化珪素
膜、１６はりんを添加しない酸化珪素膜である。図１に
示す第１の実施例が従来の半導体装置と異なる点は、第
１の実施例では層間絶縁膜６の上に形成された容量素子
１０の上には酸化珪素膜１１が形成されており、金属配
線１３ａ，１３ｂが形成された上からりんを添加した酸
化珪素膜１５とりんを添加しない酸化珪素膜１６とを積
層して形成している。りんを添加した酸化珪素膜１５で
容量素子１０にかかるストレスを緩和するとともに不純
物の侵入を防止し、りんを添加しない酸化珪素膜１６で
耐湿性および耐水性を確保している。
【００１１】次に本発明の第２の実施例について、図２
を参照しながら説明する。図２は本発明の第２の実施例
における半導体装置の要部断面図である。図２におい
て、図６（ａ）〜（ｃ）に示す従来例と同一箇所には同
一符号を付して、説明を省略する。第２の実施例が第１
の実施例と異なる点は、第２の実施例においては、容量
素子１０以外の領域には窒化珪素膜または窒化酸化珪素
膜などの第２の保護膜１４が形成されている。このよう
な構成とすることにより、容量素子１０を形成後に容量
絶縁膜８を熱処理しても、容量絶縁膜８を構成する強誘
電体膜または高誘電体膜から発生する水素または水素化
合物により半導体集積回路の部分が劣化することを防止
できる。また最終的には、第１の実施例と同様に、容量
素子１０の上はりんを添加した酸化珪素膜１５とりんを
添加しない酸化珪素膜１６とを積層して形成しており、
したがってりんを添加した酸化珪素膜１５で容量素子１
０にかかるストレスを緩和するとともに不純物の侵入を
防止し、りんを添加しない酸化珪素膜１６で耐湿性およ
び耐水性を確保できる。
を参照しながら説明する。図２は本発明の第２の実施例
における半導体装置の要部断面図である。図２におい
て、図６（ａ）〜（ｃ）に示す従来例と同一箇所には同
一符号を付して、説明を省略する。第２の実施例が第１
の実施例と異なる点は、第２の実施例においては、容量
素子１０以外の領域には窒化珪素膜または窒化酸化珪素
膜などの第２の保護膜１４が形成されている。このよう
な構成とすることにより、容量素子１０を形成後に容量
絶縁膜８を熱処理しても、容量絶縁膜８を構成する強誘
電体膜または高誘電体膜から発生する水素または水素化
合物により半導体集積回路の部分が劣化することを防止
できる。また最終的には、第１の実施例と同様に、容量
素子１０の上はりんを添加した酸化珪素膜１５とりんを
添加しない酸化珪素膜１６とを積層して形成しており、
したがってりんを添加した酸化珪素膜１５で容量素子１
０にかかるストレスを緩和するとともに不純物の侵入を
防止し、りんを添加しない酸化珪素膜１６で耐湿性およ
び耐水性を確保できる。
【００１２】次に本発明の第３の実施例について、図３
を参照しながら説明する。図３は本発明の第３の実施例
における半導体装置の要部断面図である。図３におい
て、図６（ａ）〜（ｃ）に示す従来例と同一箇所には同
一符号を付して、説明を省略する。なお、１７はチタン
膜の上に白金膜を積層した下電極、１８は窒化チタン膜
である。第３の実施例が従来と異なる点は、金属配線１
３ａと半導体集積回路との接続部および金属配線１３ｂ
と容量素子１０の接続部にチタン膜１７と窒化チタン膜
１８を介在させており、かつ容量素子１０の上部をチタ
ン膜１７、窒化チタン膜１８および金属配線１３ｂで覆
った点にある。窒化チタン膜１８は水素を通さない緻密
な膜であり、このような構成にすることにより第２の保
護膜１４として窒化珪素膜または窒化酸化珪素膜をプラ
ズマＣＶＤ法で形成しても、プラズマ中の水素原子、ラ
ジカルまたはイオンにより容量絶縁膜８が還元されるこ
とを防止できる。
を参照しながら説明する。図３は本発明の第３の実施例
における半導体装置の要部断面図である。図３におい
て、図６（ａ）〜（ｃ）に示す従来例と同一箇所には同
一符号を付して、説明を省略する。なお、１７はチタン
膜の上に白金膜を積層した下電極、１８は窒化チタン膜
である。第３の実施例が従来と異なる点は、金属配線１
３ａと半導体集積回路との接続部および金属配線１３ｂ
と容量素子１０の接続部にチタン膜１７と窒化チタン膜
１８を介在させており、かつ容量素子１０の上部をチタ
ン膜１７、窒化チタン膜１８および金属配線１３ｂで覆
った点にある。窒化チタン膜１８は水素を通さない緻密
な膜であり、このような構成にすることにより第２の保
護膜１４として窒化珪素膜または窒化酸化珪素膜をプラ
ズマＣＶＤ法で形成しても、プラズマ中の水素原子、ラ
ジカルまたはイオンにより容量絶縁膜８が還元されるこ
とを防止できる。
【００１３】なお図３においては、容量素子１０の上部
をチタン膜１７、窒化チタン膜１８および金属配線１３
ｂの３層膜で覆った例について説明したが、窒化チタン
膜１８のみで覆ってもよいし、窒化チタン膜１８とチタ
ン膜１７の積層膜で覆ってもよい。
をチタン膜１７、窒化チタン膜１８および金属配線１３
ｂの３層膜で覆った例について説明したが、窒化チタン
膜１８のみで覆ってもよいし、窒化チタン膜１８とチタ
ン膜１７の積層膜で覆ってもよい。
【００１４】次に本発明の一実施例における半導体装置
の製造方法について、図面を参照しながら説明する。
の製造方法について、図面を参照しながら説明する。
【００１５】図４は本発明の一実施例における半導体装
置の製造方法を示す工程断面図である。図４は図１に示
す第１の実施例における半導体装置の製造方法を示して
おり、同一箇所には同一符号を付して、説明を省略す
る。
置の製造方法を示す工程断面図である。図４は図１に示
す第１の実施例における半導体装置の製造方法を示して
おり、同一箇所には同一符号を付して、説明を省略す
る。
【００１６】まず図４（ａ）に示すように、シリコン基
板１の上に分離酸化膜２、高濃度領域３、ゲート絶縁膜
４、ゲート電極５、層間絶縁膜６を形成する。この層間
絶縁膜６の上に下電極７、容量絶縁膜８および上電極９
からなる容量素子１０を形成する。なお容量絶縁膜８は
強誘電体膜または高誘電体膜からなり、下電極７および
上電極８は白金膜のみまたは容量絶縁膜８側から順に白
金膜、チタン膜を積層した膜で構成される。次に、全面
に酸化珪素膜などの第１の保護膜１１を形成した後、半
導体集積回路の高濃度領域３に通じるコンタクトホール
１２ａ、容量素子１０の下電極７および上電極９にそれ
ぞれ通じるコンタクトホール１２ｂを形成する。次に図
４（ｂ）に示すように、金属配線１３ａ，１３ｂを形成
する。次に図４（ｃ）に示すように、全面にりんを添加
した酸化珪素膜１５およびりんを添加しない酸化珪素膜
１６の積層膜を形成する。最後に集積回路のワイヤボン
ディング用の電極パッド（図示せず）の上の積層膜に開
口を形成する。
板１の上に分離酸化膜２、高濃度領域３、ゲート絶縁膜
４、ゲート電極５、層間絶縁膜６を形成する。この層間
絶縁膜６の上に下電極７、容量絶縁膜８および上電極９
からなる容量素子１０を形成する。なお容量絶縁膜８は
強誘電体膜または高誘電体膜からなり、下電極７および
上電極８は白金膜のみまたは容量絶縁膜８側から順に白
金膜、チタン膜を積層した膜で構成される。次に、全面
に酸化珪素膜などの第１の保護膜１１を形成した後、半
導体集積回路の高濃度領域３に通じるコンタクトホール
１２ａ、容量素子１０の下電極７および上電極９にそれ
ぞれ通じるコンタクトホール１２ｂを形成する。次に図
４（ｂ）に示すように、金属配線１３ａ，１３ｂを形成
する。次に図４（ｃ）に示すように、全面にりんを添加
した酸化珪素膜１５およびりんを添加しない酸化珪素膜
１６の積層膜を形成する。最後に集積回路のワイヤボン
ディング用の電極パッド（図示せず）の上の積層膜に開
口を形成する。
【００１７】次に本発明の他の実施例における半導体装
置の製造方法について、図面を参照しながら説明する。
図５は本発明の他の実施例における半導体装置の製造方
法を示す工程断面図で、図４に示す実施例と異なる点の
み示した。すなわち、図４（ｃ）の工程で、りんを添加
した酸化珪素膜１５およびりんを添加しない酸化珪素膜
１６の積層膜の代わりに、窒化珪素膜または窒化酸化珪
素膜からなる第２の保護膜１４を形成する。次に図５
（ａ）に示すように、容量素子１０の上の第２の保護膜
１４を除去して開口１７を形成する。この時点で、容量
素子１０を熱処理することにより、リーク電流が低減
し、絶縁耐圧が向上する。次に図５（ｂ）に示すよう
に、全面にりんを添加した酸化珪素膜１５およびりんを
添加しない酸化珪素膜１６の積層膜を形成する。最後に
集積回路のワイヤボンディング用の電極パッド（図示せ
ず）の上の積層膜に開口を形成する。
置の製造方法について、図面を参照しながら説明する。
図５は本発明の他の実施例における半導体装置の製造方
法を示す工程断面図で、図４に示す実施例と異なる点の
み示した。すなわち、図４（ｃ）の工程で、りんを添加
した酸化珪素膜１５およびりんを添加しない酸化珪素膜
１６の積層膜の代わりに、窒化珪素膜または窒化酸化珪
素膜からなる第２の保護膜１４を形成する。次に図５
（ａ）に示すように、容量素子１０の上の第２の保護膜
１４を除去して開口１７を形成する。この時点で、容量
素子１０を熱処理することにより、リーク電流が低減
し、絶縁耐圧が向上する。次に図５（ｂ）に示すよう
に、全面にりんを添加した酸化珪素膜１５およびりんを
添加しない酸化珪素膜１６の積層膜を形成する。最後に
集積回路のワイヤボンディング用の電極パッド（図示せ
ず）の上の積層膜に開口を形成する。
【００１８】
【発明の効果】以上のように本発明は、容量素子を覆っ
てりんを添加した酸化珪素膜とりんを添加しない酸化珪
素膜とを積層するか、またはチタン膜と窒化チタン膜で
容量素子の上部を覆う構成とすることにより、強誘電体
膜および高誘電体膜を容量絶縁膜とする容量素子のリー
ク電流の増加を防止し、絶縁耐圧の低下を防止できる優
れた半導体装置およびその製造方法を実現できるもので
ある。
てりんを添加した酸化珪素膜とりんを添加しない酸化珪
素膜とを積層するか、またはチタン膜と窒化チタン膜で
容量素子の上部を覆う構成とすることにより、強誘電体
膜および高誘電体膜を容量絶縁膜とする容量素子のリー
ク電流の増加を防止し、絶縁耐圧の低下を防止できる優
れた半導体装置およびその製造方法を実現できるもので
ある。
【図１】本発明の第１の実施例における半導体装置の要
部断面図
部断面図
【図２】本発明の第２の実施例における半導体装置の要
部断面図
部断面図
【図３】本発明の第３の実施例における半導体装置の要
部断面図
部断面図
【図４】（ａ）〜（ｃ）は本発明の一実施例における半
導体装置の製造方法を示す工程断面図
導体装置の製造方法を示す工程断面図
【図５】（ａ），（ｂ）は本発明の他の実施例における
半導体装置の製造方法を示す工程断面図
半導体装置の製造方法を示す工程断面図
【図６】（ａ）〜（ｃ）は従来の半導体装置の構造およ
び製造方法を説明する工程断面図
び製造方法を説明する工程断面図
１ シリコン基板（支持基板） ２ 層間絶縁膜（絶縁膜） ７ 下電極 ８ 容量絶縁膜 ９ 上電極 １０ 容量素子 １１ 第１の保護膜 １３ａ，１３ｂ 金属配線 １５ りんを添加した酸化珪素膜 １６ りんを添加しない酸化珪素膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 27/10 ４５１ 7210−4Ｍ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 上本 康裕 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 藤井 英治 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 大槻 達男 大阪府高槻市幸町１番１号 松下電子工業 株式会社内
Claims (8)
- 【請求項１】 半導体集積回路が形成された支持基板の
絶縁膜の上に下電極と強誘電体膜または高誘電率を有す
る誘電体膜などの容量絶縁膜と上電極とからなる容量素
子が形成されており、前記容量素子を覆って第１の保護
膜が形成されており、前記第１の保護膜に設けたコンタ
クトホールを通して上電極または下電極に接続される金
属配線が形成されており、前記容量素子を覆ってりんを
添加した酸化珪素膜とりんを添加しない酸化珪素膜とが
積層して形成されている半導体装置。 - 【請求項２】 半導体集積回路が形成された支持基板の
絶縁膜の上に下電極と強誘電体膜または高誘電率を有す
る誘電体膜などの容量絶縁膜と上電極とからなる容量素
子が形成されており、前記容量素子を覆って第１の保護
膜が形成されており、前記第１の保護膜に設けたコンタ
クトホールを通して上電極または下電極に接続される金
属配線が形成されており、前記容量素子の上を除いて第
２の保護膜が形成されており、前記容量素子を覆ってり
んを添加した酸化珪素膜とりんを添加しない酸化珪素膜
とが積層して形成されている半導体装置。 - 【請求項３】 半導体集積回路が形成された支持基板の
絶縁膜の上に下電極と強誘電体膜や高誘電率を有する誘
電体膜などの容量絶縁膜と上電極とからなる容量素子が
形成されており、前記半導体集積回路と金属配線または
容量素子と金属配線とがチタン膜および窒化チタン膜か
らなる積層膜を介して接続され、かつ前記容量素子の上
部が窒化チタン膜で覆われている半導体装置。 - 【請求項４】 金属配線を覆って、りんを添加した酸化
珪素膜とりんを添加しない酸化珪素膜とが積層して形成
されている請求項３記載の半導体装置。 - 【請求項５】 半導体集積回路が作り込まれた支持基板
の絶縁膜の上に、下電極と強誘電体膜または高誘電率を
有する誘電体膜などの容量絶縁膜と上電極とからなる容
量素子を形成する工程と、前記容量素子の上に第１の保
護膜を形成する工程と、前記第１の保護膜に前記上電極
および下電極に通ずるコンタクトホールを形成する工程
と、前記コンタクトホールを通して上電極、下電極にそ
れぞれ接続する金属配線を形成する工程と、全面にりん
を添加した酸化珪素膜とりんを添加しない酸化珪素膜と
を積層して形成する工程を有する半導体装置の製造方
法。 - 【請求項６】 半導体集積回路が作り込まれた支持基板
の絶縁膜の上に、下電極と強誘電体膜または高誘電率を
有する誘電体膜などの容量絶縁膜と上電極とからなる容
量素子を形成する工程と、前記容量素子の上に第１の保
護膜を形成する工程と、前記第１の保護膜に前記上電極
および下電極に通ずるコンタクトホールを形成する工程
と、前記コンタクトホールを通して上電極、下電極にそ
れぞれ接続する金属配線を形成する工程と、前記金属配
線を覆って第２の保護膜を形成する工程と、前記上電極
の上の第２の保護膜を除去する工程と、全面にりんを添
加した酸化珪素膜とりんを添加しない酸化珪素膜とを積
層して形成する工程を有する半導体装置の製造方法。 - 【請求項７】 第２の保護膜がプラズマＣＶＤ法により
形成された窒化珪素膜または窒化酸化珪素膜であり、上
電極の上の第２の保護膜を除去する工程以降に容量素子
を熱処理する工程を付加した請求項６記載の半導体装置
の製造方法。 - 【請求項８】 容量素子の熱処理工程が、不活性ガス中
または真空中で熱処理する工程と、酸素を含むガス中で
熱処理する工程とからなる請求項７記載の半導体装置の
製造方法。
Priority Applications (23)
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|---|---|---|---|
| JP5194618A JP2960287B2 (ja) | 1993-08-05 | 1993-08-05 | 半導体装置およびその製造方法 |
| DE69433245T DE69433245T2 (de) | 1993-08-05 | 1994-08-03 | Herstellungsverfahren für Halbleiterbauelement mit Kondensator von hoher dielektrischer Konstante |
| EP96110012A EP0738009B1 (en) | 1993-08-05 | 1994-08-03 | Semiconductor device having capacitor |
| EP96110013A EP0738014B1 (en) | 1993-08-05 | 1994-08-03 | Manufacturing method of semiconductor device having high dielectric constant capacitor |
| EP96110018A EP0736905B1 (en) | 1993-08-05 | 1994-08-03 | Semiconductor device having capacitor and manufacturing method thereof |
| EP96110011A EP0738013B1 (en) | 1993-08-05 | 1994-08-03 | Manufacturing method of semiconductor device having a high dielectric constant capacitor |
| DE69434606T DE69434606T8 (de) | 1993-08-05 | 1994-08-03 | Halbleiterbauelement mit Kondensator und dessen Herstellungsverfahren |
| DE69426208T DE69426208T2 (de) | 1993-08-05 | 1994-08-03 | Halbleiterbauelement mit Kondensator und dessen Herstellungsverfahren |
| EP96110010A EP0739037B1 (en) | 1993-08-05 | 1994-08-03 | Semiconductor device having capacitor and manufacturing method thereof |
| DE69432643T DE69432643T2 (de) | 1993-08-05 | 1994-08-03 | Halbleiterbauelement mit Kondensator |
| EP94112106A EP0642167A3 (en) | 1993-08-05 | 1994-08-03 | Semiconductor device with capacitor and manufacturing process. |
| DE69433244T DE69433244T2 (de) | 1993-08-05 | 1994-08-03 | Herstellungsverfahren für Halbleiterbauelement mit Kondensator von hoher dielektrischer Konstante |
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| US08/284,984 US5624864A (en) | 1993-08-05 | 1994-08-04 | Semiconductor device having capacitor and manufacturing method thereof |
| CN94109461A CN1038210C (zh) | 1993-08-05 | 1994-08-05 | 一种半导体装置制造方法 |
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| CN97121332A CN1107345C (zh) | 1993-08-05 | 1997-10-27 | 具有电容元件的半导体器件的制造方法 |
| KR1019980005772A KR0157210B1 (ko) | 1993-08-05 | 1998-02-24 | 용량소자를 구비한 반도체장치의 제조방법 |
| US09/071,122 US6015987A (en) | 1993-08-05 | 1998-05-04 | Semiconductor device having capacitor exhibiting improved mositure resistance and manufacturing method thereof |
| US09/071,795 US6333528B1 (en) | 1993-08-05 | 1998-05-04 | Semiconductor device having a capacitor exhibiting improved moisture resistance |
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2313232A (en) * | 1996-05-14 | 1997-11-19 | Nec Corp | A non volatile semiconductor memory device and method of manufacturing the same |
| US6709991B1 (en) | 1997-05-23 | 2004-03-23 | Nec Corporation | Method of fabricating semiconductor device with capacitor |
| US6737697B2 (en) | 2000-04-11 | 2004-05-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method and system for fabricating the same |
| US7371635B2 (en) | 2003-12-26 | 2008-05-13 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1993
- 1993-08-05 JP JP5194618A patent/JP2960287B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2313232A (en) * | 1996-05-14 | 1997-11-19 | Nec Corp | A non volatile semiconductor memory device and method of manufacturing the same |
| US5960252A (en) * | 1996-05-14 | 1999-09-28 | Nec Corporation | Method for manufacturing a semiconductor memory device having a ferroelectric capacitor |
| GB2313232B (en) * | 1996-05-14 | 2001-01-17 | Nec Corp | A non volatile semiconductor memory device and method of manufacturing the same |
| US6709991B1 (en) | 1997-05-23 | 2004-03-23 | Nec Corporation | Method of fabricating semiconductor device with capacitor |
| US6737697B2 (en) | 2000-04-11 | 2004-05-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method and system for fabricating the same |
| US6939725B2 (en) | 2000-04-11 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device with capacitor covered by a TEOS-03 film |
| US7371635B2 (en) | 2003-12-26 | 2008-05-13 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing the same |
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| JP2960287B2 (ja) | 1999-10-06 |
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