JPH0746214A - 多重化回路 - Google Patents
多重化回路Info
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- JPH0746214A JPH0746214A JP20371593A JP20371593A JPH0746214A JP H0746214 A JPH0746214 A JP H0746214A JP 20371593 A JP20371593 A JP 20371593A JP 20371593 A JP20371593 A JP 20371593A JP H0746214 A JPH0746214 A JP H0746214A
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 多重化装置において、収容する低速データ端
末の数に応じて、回路規模を増加させる。 【構成】 データ多重回路１２は低速データ端末７，８
のデータをビット多重方式により多重し、データ多重回
路１３に出力する。データ多重回路１３は低速データ端
末９，１０のデータをデータ多重回路１２の出力に加え
てサブレート多重回路１４へ出力する。
末の数に応じて、回路規模を増加させる。 【構成】 データ多重回路１２は低速データ端末７，８
のデータをビット多重方式により多重し、データ多重回
路１３に出力する。データ多重回路１３は低速データ端
末９，１０のデータをデータ多重回路１２の出力に加え
てサブレート多重回路１４へ出力する。
Description
【０００１】
【産業上の利用分野】本発明は多重化回路に係り、特に
ビット多重化方式の多重化回路に関するものである。
ビット多重化方式の多重化回路に関するものである。
【０００２】
【従来の技術】従来の多重化回路は、図３に示すよう
に、ＣＰＵ２４と、このＣＰＵ２４によって制御される
時分割スイッチ回路（ＴＤＳＷ：Ｔｉｍｅ Ｄｉｖｉｓ
ｉｏｎＳｗｉｔｃｈ）２３と、ＣＰＵ２４の制御により
共通線信号を制御する共通線制御回路３３と、ＣＰＵ２
４の制御により電話機２１を収容するライン回路２２
と、ＣＰＵ２４の制御により６４ＫｂｐｓのＰＣＭ信号
を８Ｋｂｐｓ，１６Ｋｂｐｓまたは３２Ｋｂｐｓへ圧縮
／伸張する音声圧縮回路３４と、ＣＰＵ２４の制御によ
り収容する低速データ端末２５，２６，２７，２８のデ
ータをＴＤＳＷ２３へ入出力し、多重化機能を持たない
データ端末インターフェース回路２９，３０と、ＴＤＳ
Ｗ２３の複数のタイムスロットと入出力する機能を有
し、ＣＰＵ２４の制御により各タイムスロット毎に割当
てられる伝送速度にしたがいビット多重方式により多重
／分解する機能を持つビット多重化回路３２と、ＣＰＵ
２４によって制御されるデジタル専用線インターフェー
ス回路３１を有している。そして、共通線制御用の信号
のデータと、圧縮された音声のデータと収容する低速デ
ータ端末のデータの多重を１つのビット多重化回路３２
で行うように構成されている。
に、ＣＰＵ２４と、このＣＰＵ２４によって制御される
時分割スイッチ回路（ＴＤＳＷ：Ｔｉｍｅ Ｄｉｖｉｓ
ｉｏｎＳｗｉｔｃｈ）２３と、ＣＰＵ２４の制御により
共通線信号を制御する共通線制御回路３３と、ＣＰＵ２
４の制御により電話機２１を収容するライン回路２２
と、ＣＰＵ２４の制御により６４ＫｂｐｓのＰＣＭ信号
を８Ｋｂｐｓ，１６Ｋｂｐｓまたは３２Ｋｂｐｓへ圧縮
／伸張する音声圧縮回路３４と、ＣＰＵ２４の制御によ
り収容する低速データ端末２５，２６，２７，２８のデ
ータをＴＤＳＷ２３へ入出力し、多重化機能を持たない
データ端末インターフェース回路２９，３０と、ＴＤＳ
Ｗ２３の複数のタイムスロットと入出力する機能を有
し、ＣＰＵ２４の制御により各タイムスロット毎に割当
てられる伝送速度にしたがいビット多重方式により多重
／分解する機能を持つビット多重化回路３２と、ＣＰＵ
２４によって制御されるデジタル専用線インターフェー
ス回路３１を有している。そして、共通線制御用の信号
のデータと、圧縮された音声のデータと収容する低速デ
ータ端末のデータの多重を１つのビット多重化回路３２
で行うように構成されている。
【０００３】
【発明が解決しようとする課題】この従来の多重化回路
では、共通線制御用の信号のデータと圧縮された音声の
データおよび収容する低速データ端末のデータの多重を
１つのビット多重化回路で行っているため、収容する低
速データ端末の個数が少ない場合でも、このビット多重
化回路は、収容可能な低速データ端末の最大数に対応可
能な回路構成をもつ必要があるので、回路構成が複雑に
なるという問題があった。本発明はかかる問題を解決す
るためになされたもので、収容する低速データ端末の数
に応じて、回路規模を増加させる多重化回路を得ること
を目的とする。
では、共通線制御用の信号のデータと圧縮された音声の
データおよび収容する低速データ端末のデータの多重を
１つのビット多重化回路で行っているため、収容する低
速データ端末の個数が少ない場合でも、このビット多重
化回路は、収容可能な低速データ端末の最大数に対応可
能な回路構成をもつ必要があるので、回路構成が複雑に
なるという問題があった。本発明はかかる問題を解決す
るためになされたもので、収容する低速データ端末の数
に応じて、回路規模を増加させる多重化回路を得ること
を目的とする。
【０００４】
【課題を解決するための手段】本発明の多重化回路は、
ＣＰＵと、このＣＰＵによって制御されるＴＤＳＷと、
上記ＣＰＵの制御により共通線信号を制御する共通線制
御回路と、上記ＣＰＵの制御により電話機を収容するラ
イン回路と、上記ＣＰＵの制御により６４ＫｂｐｓのＰ
ＣＭ信号を８Ｋｂｐｓ，１６Ｋｂｐｓまたは３２Ｋｂｐ
ｓへ圧縮／伸張する音声圧縮回路と、上記ＣＰＵの制御
によりビット多重を行う際に必要なマルチフレームビッ
トの生成タイミングを規定するフレーム信号生成回路
と、上記ＣＰＵの制御により収容する複数の低速データ
端末の送出するデータにマルチフレームビット生成用の
フレーム信号に同期して生成したマルチフレームビット
を加え、ビット多重方式により多重して前記ＴＤＳＷへ
送出し、逆に前記ＴＤＳＷが送出するビット多重方式に
より多重されたデータからマルチフレームビットを検出
し、収容する複数の低速データ端末のデータに分解し、
収容する複数の低速データ端末へ対応したデータを送出
するか、上記ＴＤＳＷが送出するデータに収容する複数
の低速データ端末のデータを多重して上記ＴＤＳＷへ送
出し、逆に上記ＴＤＳＷが送出するビット多重方式によ
り多重されたデータからマルチフレームビットを検出
し、収容する低速データ端末のデータを分解し、収容す
る低速データ端末へ送出し、残りのデータにマルチフレ
ームビットを加え上記ＴＤＳＷへ送出するかを切り替え
る機能を持つデータ多重回路と、上記ＴＤＳＷの複数の
タイムスロットと入出力する機能を有し、上記ＣＰＵの
送出する情報により各タイムスロット毎に割当てられる
伝送速度にしたがいサブレート多重方式により多重／分
解する機能をもつサブレート多重化回路と、上記ＣＰＵ
によって制御されるデジタル専用線インターフェース回
路を備えるものである。
ＣＰＵと、このＣＰＵによって制御されるＴＤＳＷと、
上記ＣＰＵの制御により共通線信号を制御する共通線制
御回路と、上記ＣＰＵの制御により電話機を収容するラ
イン回路と、上記ＣＰＵの制御により６４ＫｂｐｓのＰ
ＣＭ信号を８Ｋｂｐｓ，１６Ｋｂｐｓまたは３２Ｋｂｐ
ｓへ圧縮／伸張する音声圧縮回路と、上記ＣＰＵの制御
によりビット多重を行う際に必要なマルチフレームビッ
トの生成タイミングを規定するフレーム信号生成回路
と、上記ＣＰＵの制御により収容する複数の低速データ
端末の送出するデータにマルチフレームビット生成用の
フレーム信号に同期して生成したマルチフレームビット
を加え、ビット多重方式により多重して前記ＴＤＳＷへ
送出し、逆に前記ＴＤＳＷが送出するビット多重方式に
より多重されたデータからマルチフレームビットを検出
し、収容する複数の低速データ端末のデータに分解し、
収容する複数の低速データ端末へ対応したデータを送出
するか、上記ＴＤＳＷが送出するデータに収容する複数
の低速データ端末のデータを多重して上記ＴＤＳＷへ送
出し、逆に上記ＴＤＳＷが送出するビット多重方式によ
り多重されたデータからマルチフレームビットを検出
し、収容する低速データ端末のデータを分解し、収容す
る低速データ端末へ送出し、残りのデータにマルチフレ
ームビットを加え上記ＴＤＳＷへ送出するかを切り替え
る機能を持つデータ多重回路と、上記ＴＤＳＷの複数の
タイムスロットと入出力する機能を有し、上記ＣＰＵの
送出する情報により各タイムスロット毎に割当てられる
伝送速度にしたがいサブレート多重方式により多重／分
解する機能をもつサブレート多重化回路と、上記ＣＰＵ
によって制御されるデジタル専用線インターフェース回
路を備えるものである。
【０００５】
【作用】本発明においては、データ多重回路が収容する
低速データの多重を行うようにする。
低速データの多重を行うようにする。
【０００６】
【実施例】つぎに本発明について図面を参照して説明す
る。図１は本発明による多重化回路の一実施例を示すブ
ロック図である。この図１において、４はＣＰＵ、３は
このＣＰＵ４によって制御されるＴＤＳＷ、２はＣＰＵ
４の制御により電話機１を収容するライン回路、５はＣ
ＰＵ４の制御により共通線信号を制御する共通線制御回
路、６はＣＰＵ４の制御により６４ＫｂｐｓのＰＣＭ信
号を８Ｋｂｐｓ，１６Ｋｂｐｓまたは３２Ｋｂｐｓへ圧
縮／伸張する音声圧縮回路、７，８，９，１０は低速デ
ータ端末、１１はＣＰＵ４の制御によりビット多重を行
う際に必要なマルチフレームビットの生成タイミングを
規定するフレーム信号生成回路である。
る。図１は本発明による多重化回路の一実施例を示すブ
ロック図である。この図１において、４はＣＰＵ、３は
このＣＰＵ４によって制御されるＴＤＳＷ、２はＣＰＵ
４の制御により電話機１を収容するライン回路、５はＣ
ＰＵ４の制御により共通線信号を制御する共通線制御回
路、６はＣＰＵ４の制御により６４ＫｂｐｓのＰＣＭ信
号を８Ｋｂｐｓ，１６Ｋｂｐｓまたは３２Ｋｂｐｓへ圧
縮／伸張する音声圧縮回路、７，８，９，１０は低速デ
ータ端末、１１はＣＰＵ４の制御によりビット多重を行
う際に必要なマルチフレームビットの生成タイミングを
規定するフレーム信号生成回路である。
【０００７】１２，１３はＣＰＵ４の制御により収容す
る複数の低速データ端末の送出するデータにマルチフレ
ームビット生成用のフレーム信号に同期して生成したマ
ルチフレームビットを加え、ビット多重方式により多重
してＴＤＳＷ３へ送出し、逆にＴＤＳＷ３が送出するビ
ット多重方式により多重されたデータからマルチフレー
ムビットを検出し、収容する複数の低速データ端末のデ
ータに分解し、収容する複数の低速データ端末へ対応し
たデータを送出するか、ＴＤＳＷ３が送出するデータに
収容する複数の低速データ端末のデータを多重してＴＤ
ＳＷ３へ送出し、逆にＴＤＳＷ３が送出するビット多重
方式により多重されたデータからマルチフレームビット
を検出し、収容する低速データ端末のデータを分解し、
収容する低速データ端末へ送出し、残りのデータにマル
チフレームビットを加えＴＤＳＷへ送出するかを切り替
える機能を持つデータ多重回路、１４はＴＤＳＷ３の複
数のタイムスロットと入出力する機能を有し、ＣＰＵ４
の送出する情報により各タイムスロット毎に割当てられ
る伝送速度にしたがい、サブレート多重方式により多重
／分解する機能をもつサブレート多重化回路、１５はＣ
ＰＵ４によって制御されるデジタル専用線インターフェ
ース回路である。
る複数の低速データ端末の送出するデータにマルチフレ
ームビット生成用のフレーム信号に同期して生成したマ
ルチフレームビットを加え、ビット多重方式により多重
してＴＤＳＷ３へ送出し、逆にＴＤＳＷ３が送出するビ
ット多重方式により多重されたデータからマルチフレー
ムビットを検出し、収容する複数の低速データ端末のデ
ータに分解し、収容する複数の低速データ端末へ対応し
たデータを送出するか、ＴＤＳＷ３が送出するデータに
収容する複数の低速データ端末のデータを多重してＴＤ
ＳＷ３へ送出し、逆にＴＤＳＷ３が送出するビット多重
方式により多重されたデータからマルチフレームビット
を検出し、収容する低速データ端末のデータを分解し、
収容する低速データ端末へ送出し、残りのデータにマル
チフレームビットを加えＴＤＳＷへ送出するかを切り替
える機能を持つデータ多重回路、１４はＴＤＳＷ３の複
数のタイムスロットと入出力する機能を有し、ＣＰＵ４
の送出する情報により各タイムスロット毎に割当てられ
る伝送速度にしたがい、サブレート多重方式により多重
／分解する機能をもつサブレート多重化回路、１５はＣ
ＰＵ４によって制御されるデジタル専用線インターフェ
ース回路である。
【０００８】図２（ａ）〜（ｅ）は図１の動作説明に供
する各回路の入出力フォーマットを示す説明図である。
この図２において、６４Ｋｂｐｓ＝８Ｋｂｐｓ×８，
０．８Ｋｂｐｓ＝８Ｋｂｐｓ÷１０で、１こまは０．８
Ｋｂｐｓである。
する各回路の入出力フォーマットを示す説明図である。
この図２において、６４Ｋｂｐｓ＝８Ｋｂｐｓ×８，
０．８Ｋｂｐｓ＝８Ｋｂｐｓ÷１０で、１こまは０．８
Ｋｂｐｓである。
【０００９】つぎに図１に示す実施例の動作を図２を参
照して説明する。まず、ＴＤＳＷ３はＣＰＵ４の制御に
よりデジタル専用線インターフェース回路１５とサブレ
ート多重化回路１４を接続、サブレート多重化回路１４
と共通線制御回路５を接続、サブレート多重化回路１４
と音声圧縮回路６を接続、音声圧縮回路６とライン回路
２を接続、サブレート多重化回路１４とデータ多重回路
１３を接続、データ多重回路１２とデータ多重回路１３
を接続する。そして、ライン回路２は電話機１を収容
し、音声圧縮回路６はライン回路２により６４Ｋｂｐｓ
のＰＣＭ信号に変換／逆変換された音声を、８Ｋｂｐｓ
／１６Ｋｂｐｓ／３２Ｋｂｐｓへ圧縮／伸張する。
照して説明する。まず、ＴＤＳＷ３はＣＰＵ４の制御に
よりデジタル専用線インターフェース回路１５とサブレ
ート多重化回路１４を接続、サブレート多重化回路１４
と共通線制御回路５を接続、サブレート多重化回路１４
と音声圧縮回路６を接続、音声圧縮回路６とライン回路
２を接続、サブレート多重化回路１４とデータ多重回路
１３を接続、データ多重回路１２とデータ多重回路１３
を接続する。そして、ライン回路２は電話機１を収容
し、音声圧縮回路６はライン回路２により６４Ｋｂｐｓ
のＰＣＭ信号に変換／逆変換された音声を、８Ｋｂｐｓ
／１６Ｋｂｐｓ／３２Ｋｂｐｓへ圧縮／伸張する。
【００１０】つぎに、フレーム信号生成回路１１はビッ
ト多重を行う際に必要なマルチフレームビットの生成タ
イミングを決定するフレーム信号を発生する。データ多
重回路１２は低速データ端末７，８の送出するそれぞれ
のデータにマルチフレームビットを加え、ビット多重方
式により多重しＴＤＳＷ３へ送出する。逆に、ＴＤＳＷ
３が送出するビット多重方式により多重されたデータか
ら、マルチフレームビットを検出し、低速データ端末
７，８のデータに分解し、低速データ端末７，８へそれ
ぞれのデータを送出する。
ト多重を行う際に必要なマルチフレームビットの生成タ
イミングを決定するフレーム信号を発生する。データ多
重回路１２は低速データ端末７，８の送出するそれぞれ
のデータにマルチフレームビットを加え、ビット多重方
式により多重しＴＤＳＷ３へ送出する。逆に、ＴＤＳＷ
３が送出するビット多重方式により多重されたデータか
ら、マルチフレームビットを検出し、低速データ端末
７，８のデータに分解し、低速データ端末７，８へそれ
ぞれのデータを送出する。
【００１１】そして、ＣＰＵ４はデータ多重回路１３に
データ多重回路１２がＴＤＳＷ３へ入出力するデータの
フォーマットを示す情報を送出する。データ多重回路１
２はこの情報によりＴＤＳＷ３を介して入力されるデー
タ多重回路１２のデータに、低速データ端末９，１０の
送出するそれぞれのデータを加えて、多重しＴＤＳＷ３
へ送出する。逆に、データ多重回路１３は、ＴＤＳＷ３
が送出するビット多重方式により多重されたデータから
マルチフレームビットを検出し、低速データ端末９，１
０のデータとデータ多重回路１２のデータに分解し、低
速データ端末９，１０のデータは低速データ端末９，１
０へそれぞれ送出し、データ多重回路１２のデータはマ
ルチフレームビットとともにＴＤＳＷ３へ送出する。こ
のとき、データ多重回路１２，１３には、フレーム信号
生成回路１１より同じフレーム信号を受信し、このフレ
ームに同期してマルチフレームビットの生成を行う。す
ると、データ多重回路１２，１３がともにマルチフレー
ムビットの最初のビットのタイミング（位置）が同じく
なるため、データ多重回路１３がデータ多重回路１２の
送出するデータに低速データ端末９，１０のデータを多
重するとき、データ多重回路１２の送出するデータのマ
ルチフレームビットの検出を行う必要がなくなり、回路
を簡略化できる。
データ多重回路１２がＴＤＳＷ３へ入出力するデータの
フォーマットを示す情報を送出する。データ多重回路１
２はこの情報によりＴＤＳＷ３を介して入力されるデー
タ多重回路１２のデータに、低速データ端末９，１０の
送出するそれぞれのデータを加えて、多重しＴＤＳＷ３
へ送出する。逆に、データ多重回路１３は、ＴＤＳＷ３
が送出するビット多重方式により多重されたデータから
マルチフレームビットを検出し、低速データ端末９，１
０のデータとデータ多重回路１２のデータに分解し、低
速データ端末９，１０のデータは低速データ端末９，１
０へそれぞれ送出し、データ多重回路１２のデータはマ
ルチフレームビットとともにＴＤＳＷ３へ送出する。こ
のとき、データ多重回路１２，１３には、フレーム信号
生成回路１１より同じフレーム信号を受信し、このフレ
ームに同期してマルチフレームビットの生成を行う。す
ると、データ多重回路１２，１３がともにマルチフレー
ムビットの最初のビットのタイミング（位置）が同じく
なるため、データ多重回路１３がデータ多重回路１２の
送出するデータに低速データ端末９，１０のデータを多
重するとき、データ多重回路１２の送出するデータのマ
ルチフレームビットの検出を行う必要がなくなり、回路
を簡略化できる。
【００１２】例として、共通線制御用として８Ｋｂｐｓ
の伝送速度を用いるとし、音声圧縮回路６により音声が
１６Ｋｂｐｓに圧縮／伸張されるとし、低速データ端末
７，８，９，１０の伝送速度をそれぞれ９．６Ｋｂｐ
ｓ，２．４Ｋｂｐｓ，１４．４Ｋｂｐｓ，４．８Ｋｂｐ
ｓとし、ビット多重方式は、「１０」マルチフレームで
構成されるとする。マルチフレームビットとして、８Ｋ
ｂｐｓを必要とするので、周期＝１／時間＝１／（８Ｋ
ｂｐｓ／１０ビット）だから、マルチフレームビット生
成用のフレーム信号の周期として１．２５ｍｓを用い
る。このとき、共通線制御回路５，音声圧縮回路６，デ
ータ多重回路１２，１３のＴＤＳＷ３への入出力フォー
マットは、それぞれ図２（ａ），（ｂ），（ｃ），
（ｄ）に示す通りとなる。
の伝送速度を用いるとし、音声圧縮回路６により音声が
１６Ｋｂｐｓに圧縮／伸張されるとし、低速データ端末
７，８，９，１０の伝送速度をそれぞれ９．６Ｋｂｐ
ｓ，２．４Ｋｂｐｓ，１４．４Ｋｂｐｓ，４．８Ｋｂｐ
ｓとし、ビット多重方式は、「１０」マルチフレームで
構成されるとする。マルチフレームビットとして、８Ｋ
ｂｐｓを必要とするので、周期＝１／時間＝１／（８Ｋ
ｂｐｓ／１０ビット）だから、マルチフレームビット生
成用のフレーム信号の周期として１．２５ｍｓを用い
る。このとき、共通線制御回路５，音声圧縮回路６，デ
ータ多重回路１２，１３のＴＤＳＷ３への入出力フォー
マットは、それぞれ図２（ａ），（ｂ），（ｃ），
（ｄ）に示す通りとなる。
【００１３】そして、ＣＰＵ４は、サブレート多重回路
１４に、共通線信号回路５，音声圧縮回路６，データ多
重回路１３の使用する伝送速度を示す情報を送出する。
サブレート多重化回路１４は、この情報により共通線制
御回路５のデータ、音声圧縮回路６の送受信する圧縮さ
れた音声およびデータ多重回路１２の送受信するデータ
をサブレート多重方式により、多重／分解し、ＴＤＳＷ
３と入出力する。いま、デジタル専用線の伝送速度を６
４Ｋｂｐｓとすると、前述の例では、共通線制御回路
５，音声圧縮回路６，データ多重回路１３の伝送速度
は、それぞれ、８Ｋｂｐｓ，１６Ｋｂｐｓ，４０Ｋｂｐ
ｓになり、デジタル専用線上のデータのフォーマット
は、図２（ａ）〜（ｄ）に示す通りとなる。
１４に、共通線信号回路５，音声圧縮回路６，データ多
重回路１３の使用する伝送速度を示す情報を送出する。
サブレート多重化回路１４は、この情報により共通線制
御回路５のデータ、音声圧縮回路６の送受信する圧縮さ
れた音声およびデータ多重回路１２の送受信するデータ
をサブレート多重方式により、多重／分解し、ＴＤＳＷ
３と入出力する。いま、デジタル専用線の伝送速度を６
４Ｋｂｐｓとすると、前述の例では、共通線制御回路
５，音声圧縮回路６，データ多重回路１３の伝送速度
は、それぞれ、８Ｋｂｐｓ，１６Ｋｂｐｓ，４０Ｋｂｐ
ｓになり、デジタル専用線上のデータのフォーマット
は、図２（ａ）〜（ｄ）に示す通りとなる。
【００１４】
【発明の効果】以上説明したように本発明は、データ多
重回路が収容する低速データの多重を行うようにしたの
で、低速データ端末の収容数に応じて回路規模が増加す
るため、経済的な回路を構成できるという効果を有す
る。
重回路が収容する低速データの多重を行うようにしたの
で、低速データ端末の収容数に応じて回路規模が増加す
るため、経済的な回路を構成できるという効果を有す
る。
【図１】本発明による多重化回路の一実施例を示すブロ
ック図である。
ック図である。
【図２】図１における各回路の入出力フォーマットを示
す説明図である。
す説明図である。
【図３】従来の多重化回路の一例を示すブロック図であ
る。
る。
１ 電話機 ２ ライン回路 ３ ＴＤＳＷ ４ ＣＰＵ ５ 共通線制御回路 ６ 音声圧縮回路 ７〜１０ 低速データ端末 １１ フレーム信号生成回路 １２，１３ データ多重回路 １４ サブレート多重化回路 １５ デジタル専用線インターフェース回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【課題を解決するための手段】本発明の多重化回路は、
複数の低速データ端末を収容し、この端末から送出され
たデータに対してフレーム信号に同期して生成されたマ
ルチフレームビットを加え、ビット多重方式により多重
して時分割スイッチ回路へ送出するとともに、時分割ス
イッチ回路から送出される多重データに対してはマルチ
フレームビットを検出し、端末のデータに分解してから
端末に送出するデータ多重回路を有するものである。ま
た、複数の低速データ端末を収容する第１のデータ多重
回路１２と、同じく複数の低速データ端末を収容する第
２のデータ多重回路１３と、この第１，第２のデータ多
重回路の入出力データを時分割で切り替えする時分割ス
イッチ回路３とを有し、第１のデータ多重回路は、収容
する端末から送出されたデータに対してフレーム信号に
同期して生成されたマルチフレームビットを加え、ビッ
ト多重方式により多重して時分割スイッチ回路へ送出す
るとともに、時分割スイッチ回路から送出される多重デ
ータに対してはマルチフレームビットを検出し、端末の
データに分解してから端末に送出し、第２のデータ多重
回路は、時分割スイッチ回路を介して入力される第１の
データ多重回路からのデータに対して自身が収容する端
末から送出されたデータを加えて多重しデータ多重回路
へ送出するとともに、時分割スイッチ回路から送出され
る多重データに対してはマルチフレームビットを検出
し、端末のデータと第１のデータ多重回路のデータに分
解してから、端末のデータは端末に送出し、第１のデー
タ多重回路のデータはマルチフレームビットとともに時
分割スイッチ回路へ送出するものである。また、ＣＰＵ
と、このＣＰＵによって制御される時分割スイッチ回路
と、前記ＣＰＵの制御により共通線信号を制御する共通
線制御回路と、前記ＣＰＵの制御により電話機を収容す
るライン回路と、前記ＣＰＵの制御により６４Ｋｂｐｓ
のＰＣＭ信号を８Ｋｂｐｓ，１６Ｋｂｐｓまたは３２Ｋ
ｂｐｓへ圧縮／伸張する音声圧縮回路と、前記ＣＰＵの
制御によりビット多重を行う際に必要なマルチフレーム
ビットの生成タイミングを規定するフレーム信号生成回
路と、前記ＣＰＵの制御により収容する複数の低速デー
タ端末の送出するデータにマルチフレームビット生成用
のフレーム信号に同期して生成したマルチフレームビッ
トを加え、ビット多重方式により多重して前記時分割ス
イッチ回路へ送出し、逆に前記時分割スイッチ回路が送
出するビット多重方式により多重されたデータからマル
チフレームビットを検出し、収容する複数の低速データ
端末のデータに分解し、収容する複数の低速データ端末
へ対応したデータを送出するか、前記時分割スイッチ回
路が送出するデータに収容する複数の低速データ端末の
データを多重して前記時分割スイッチ回路へ送出し、逆
に前記時分割スイッチ回路が送出するビット多重方式に
より多重されたデータからマルチフレームビットを検出
し、収容する低速データ端末のデータをに分解し、収容
する低速データ端末へ送出し、残りのデータにマルチフ
レームビットを加え前記時分割スイッチ回路へ送出する
かを切り替える機能を持つデータ多重回路と、前記時分
割スイッチ回路の複数のタイムスロットと入出力する機
能を有し、前記ＣＰＵの送出する情報により各タイムス
ロット毎に割当てられる伝送速度にしたがいサブレート
多重方式により多重／分解する機能をもつサブレート多
重化回路と、前記ＣＰＵによって制御されるデジタル専
用線インターフェース回路を備えるものである。
複数の低速データ端末を収容し、この端末から送出され
たデータに対してフレーム信号に同期して生成されたマ
ルチフレームビットを加え、ビット多重方式により多重
して時分割スイッチ回路へ送出するとともに、時分割ス
イッチ回路から送出される多重データに対してはマルチ
フレームビットを検出し、端末のデータに分解してから
端末に送出するデータ多重回路を有するものである。ま
た、複数の低速データ端末を収容する第１のデータ多重
回路１２と、同じく複数の低速データ端末を収容する第
２のデータ多重回路１３と、この第１，第２のデータ多
重回路の入出力データを時分割で切り替えする時分割ス
イッチ回路３とを有し、第１のデータ多重回路は、収容
する端末から送出されたデータに対してフレーム信号に
同期して生成されたマルチフレームビットを加え、ビッ
ト多重方式により多重して時分割スイッチ回路へ送出す
るとともに、時分割スイッチ回路から送出される多重デ
ータに対してはマルチフレームビットを検出し、端末の
データに分解してから端末に送出し、第２のデータ多重
回路は、時分割スイッチ回路を介して入力される第１の
データ多重回路からのデータに対して自身が収容する端
末から送出されたデータを加えて多重しデータ多重回路
へ送出するとともに、時分割スイッチ回路から送出され
る多重データに対してはマルチフレームビットを検出
し、端末のデータと第１のデータ多重回路のデータに分
解してから、端末のデータは端末に送出し、第１のデー
タ多重回路のデータはマルチフレームビットとともに時
分割スイッチ回路へ送出するものである。また、ＣＰＵ
と、このＣＰＵによって制御される時分割スイッチ回路
と、前記ＣＰＵの制御により共通線信号を制御する共通
線制御回路と、前記ＣＰＵの制御により電話機を収容す
るライン回路と、前記ＣＰＵの制御により６４Ｋｂｐｓ
のＰＣＭ信号を８Ｋｂｐｓ，１６Ｋｂｐｓまたは３２Ｋ
ｂｐｓへ圧縮／伸張する音声圧縮回路と、前記ＣＰＵの
制御によりビット多重を行う際に必要なマルチフレーム
ビットの生成タイミングを規定するフレーム信号生成回
路と、前記ＣＰＵの制御により収容する複数の低速デー
タ端末の送出するデータにマルチフレームビット生成用
のフレーム信号に同期して生成したマルチフレームビッ
トを加え、ビット多重方式により多重して前記時分割ス
イッチ回路へ送出し、逆に前記時分割スイッチ回路が送
出するビット多重方式により多重されたデータからマル
チフレームビットを検出し、収容する複数の低速データ
端末のデータに分解し、収容する複数の低速データ端末
へ対応したデータを送出するか、前記時分割スイッチ回
路が送出するデータに収容する複数の低速データ端末の
データを多重して前記時分割スイッチ回路へ送出し、逆
に前記時分割スイッチ回路が送出するビット多重方式に
より多重されたデータからマルチフレームビットを検出
し、収容する低速データ端末のデータをに分解し、収容
する低速データ端末へ送出し、残りのデータにマルチフ
レームビットを加え前記時分割スイッチ回路へ送出する
かを切り替える機能を持つデータ多重回路と、前記時分
割スイッチ回路の複数のタイムスロットと入出力する機
能を有し、前記ＣＰＵの送出する情報により各タイムス
ロット毎に割当てられる伝送速度にしたがいサブレート
多重方式により多重／分解する機能をもつサブレート多
重化回路と、前記ＣＰＵによって制御されるデジタル専
用線インターフェース回路を備えるものである。
Claims (1)
- 【請求項１】 ＣＰＵと、このＣＰＵによって制御され
る時分割スイッチ回路と、前記ＣＰＵの制御により共通
線信号を制御する共通線制御回路と、前記ＣＰＵの制御
により電話機を収容するライン回路と、前記ＣＰＵの制
御により６４ＫｂｐｓのＰＣＭ信号を８Ｋｂｐｓ，１６
Ｋｂｐｓまたは３２Ｋｂｐｓへ圧縮／伸張する音声圧縮
回路と、前記ＣＰＵの制御によりビット多重を行う際に
必要なマルチフレームビットの生成タイミングを規定す
るフレーム信号生成回路と、前記ＣＰＵの制御により収
容する複数の低速データ端末の送出するデータにマルチ
フレームビット生成用のフレーム信号に同期して生成し
たマルチフレームビットを加え、ビット多重方式により
多重して前記時分割スイッチ回路へ送出し、逆に前記時
分割スイッチ回路が送出するビット多重方式により多重
されたデータからマルチフレームビットを検出し、収容
する複数の低速データ端末のデータに分解し、収容する
複数の低速データ端末へ対応したデータを送出するか、
前記時分割スイッチ回路が送出するデータに収容する複
数の低速データ端末のデータを多重して前記時分割スイ
ッチ回路へ送出し、逆に前記時分割スイッチ回路が送出
するビット多重方式により多重されたデータからマルチ
フレームビットを検出し、収容する低速データ端末のデ
ータを分解し、収容する低速データ端末へ送出し、残り
のデータにマルチフレームビットを加え前記時分割スイ
ッチ回路へ送出するかを切り替える機能を持つデータ多
重回路と、前記時分割スイッチ回路の複数のタイムスロ
ットと入出力する機能を有し、前記ＣＰＵの送出する情
報により各タイムスロット毎に割当てられる伝送速度に
したがいサブレート多重方式により多重／分解する機能
をもつサブレート多重化回路と、前記ＣＰＵによって制
御されるデジタル専用線インターフェース回路を備える
ことを特徴とする多重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203715A JP2518159B2 (ja) | 1993-07-27 | 1993-07-27 | 多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203715A JP2518159B2 (ja) | 1993-07-27 | 1993-07-27 | 多重化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746214A true JPH0746214A (ja) | 1995-02-14 |
| JP2518159B2 JP2518159B2 (ja) | 1996-07-24 |
Family
ID=16478653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5203715A Expired - Fee Related JP2518159B2 (ja) | 1993-07-27 | 1993-07-27 | 多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518159B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110288955A (zh) * | 2018-03-19 | 2019-09-27 | 精工爱普生株式会社 | 显示驱动器、电光装置和电子设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0377444A (ja) * | 1989-08-19 | 1991-04-03 | Mitsubishi Electric Corp | 情報伝送装置 |
| JPH04151920A (ja) * | 1988-07-26 | 1992-05-25 | Nec Corp | 時分割多重分離装置 |
-
1993
- 1993-07-27 JP JP5203715A patent/JP2518159B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04151920A (ja) * | 1988-07-26 | 1992-05-25 | Nec Corp | 時分割多重分離装置 |
| JPH0377444A (ja) * | 1989-08-19 | 1991-04-03 | Mitsubishi Electric Corp | 情報伝送装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110288955A (zh) * | 2018-03-19 | 2019-09-27 | 精工爱普生株式会社 | 显示驱动器、电光装置和电子设备 |
| CN110288955B (zh) * | 2018-03-19 | 2022-05-03 | 精工爱普生株式会社 | 显示驱动器、电光装置和电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2518159B2 (ja) | 1996-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |