JPH0746214A - 多重化回路 - Google Patents

多重化回路

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JPH0746214A
JPH0746214A JP20371593A JP20371593A JPH0746214A JP H0746214 A JPH0746214 A JP H0746214A JP 20371593 A JP20371593 A JP 20371593A JP 20371593 A JP20371593 A JP 20371593A JP H0746214 A JPH0746214 A JP H0746214A
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好弘 堀
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Abstract

(57)【要約】 【目的】 多重化装置において、収容する低速データ端
末の数に応じて、回路規模を増加させる。 【構成】 データ多重回路12は低速データ端末7,8
のデータをビット多重方式により多重し、データ多重回
路13に出力する。データ多重回路13は低速データ端
末9,10のデータをデータ多重回路12の出力に加え
てサブレート多重回路14へ出力する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は多重化回路に係り、特に
ビット多重化方式の多重化回路に関するものである。
【0002】
【従来の技術】従来の多重化回路は、図3に示すよう
に、CPU24と、このCPU24によって制御される
時分割スイッチ回路(TDSW:Time Divis
ionSwitch)23と、CPU24の制御により
共通線信号を制御する共通線制御回路33と、CPU2
4の制御により電話機21を収容するライン回路22
と、CPU24の制御により64KbpsのPCM信号
を8Kbps,16Kbpsまたは32Kbpsへ圧縮
/伸張する音声圧縮回路34と、CPU24の制御によ
り収容する低速データ端末25,26,27,28のデ
ータをTDSW23へ入出力し、多重化機能を持たない
データ端末インターフェース回路29,30と、TDS
W23の複数のタイムスロットと入出力する機能を有
し、CPU24の制御により各タイムスロット毎に割当
てられる伝送速度にしたがいビット多重方式により多重
/分解する機能を持つビット多重化回路32と、CPU
24によって制御されるデジタル専用線インターフェー
ス回路31を有している。そして、共通線制御用の信号
のデータと、圧縮された音声のデータと収容する低速デ
ータ端末のデータの多重を1つのビット多重化回路32
で行うように構成されている。
【0003】
【発明が解決しようとする課題】この従来の多重化回路
では、共通線制御用の信号のデータと圧縮された音声の
データおよび収容する低速データ端末のデータの多重を
1つのビット多重化回路で行っているため、収容する低
速データ端末の個数が少ない場合でも、このビット多重
化回路は、収容可能な低速データ端末の最大数に対応可
能な回路構成をもつ必要があるので、回路構成が複雑に
なるという問題があった。本発明はかかる問題を解決す
るためになされたもので、収容する低速データ端末の数
に応じて、回路規模を増加させる多重化回路を得ること
を目的とする。
【0004】
【課題を解決するための手段】本発明の多重化回路は、
CPUと、このCPUによって制御されるTDSWと、
上記CPUの制御により共通線信号を制御する共通線制
御回路と、上記CPUの制御により電話機を収容するラ
イン回路と、上記CPUの制御により64KbpsのP
CM信号を8Kbps,16Kbpsまたは32Kbp
sへ圧縮/伸張する音声圧縮回路と、上記CPUの制御
によりビット多重を行う際に必要なマルチフレームビッ
トの生成タイミングを規定するフレーム信号生成回路
と、上記CPUの制御により収容する複数の低速データ
端末の送出するデータにマルチフレームビット生成用の
フレーム信号に同期して生成したマルチフレームビット
を加え、ビット多重方式により多重して前記TDSWへ
送出し、逆に前記TDSWが送出するビット多重方式に
より多重されたデータからマルチフレームビットを検出
し、収容する複数の低速データ端末のデータに分解し、
収容する複数の低速データ端末へ対応したデータを送出
するか、上記TDSWが送出するデータに収容する複数
の低速データ端末のデータを多重して上記TDSWへ送
出し、逆に上記TDSWが送出するビット多重方式によ
り多重されたデータからマルチフレームビットを検出
し、収容する低速データ端末のデータを分解し、収容す
る低速データ端末へ送出し、残りのデータにマルチフレ
ームビットを加え上記TDSWへ送出するかを切り替え
る機能を持つデータ多重回路と、上記TDSWの複数の
タイムスロットと入出力する機能を有し、上記CPUの
送出する情報により各タイムスロット毎に割当てられる
伝送速度にしたがいサブレート多重方式により多重/分
解する機能をもつサブレート多重化回路と、上記CPU
によって制御されるデジタル専用線インターフェース回
路を備えるものである。
【0005】
【作用】本発明においては、データ多重回路が収容する
低速データの多重を行うようにする。
【0006】
【実施例】つぎに本発明について図面を参照して説明す
る。図1は本発明による多重化回路の一実施例を示すブ
ロック図である。この図1において、4はCPU、3は
このCPU4によって制御されるTDSW、2はCPU
4の制御により電話機1を収容するライン回路、5はC
PU4の制御により共通線信号を制御する共通線制御回
路、6はCPU4の制御により64KbpsのPCM信
号を8Kbps,16Kbpsまたは32Kbpsへ圧
縮/伸張する音声圧縮回路、7,8,9,10は低速デ
ータ端末、11はCPU4の制御によりビット多重を行
う際に必要なマルチフレームビットの生成タイミングを
規定するフレーム信号生成回路である。
【0007】12,13はCPU4の制御により収容す
る複数の低速データ端末の送出するデータにマルチフレ
ームビット生成用のフレーム信号に同期して生成したマ
ルチフレームビットを加え、ビット多重方式により多重
してTDSW3へ送出し、逆にTDSW3が送出するビ
ット多重方式により多重されたデータからマルチフレー
ムビットを検出し、収容する複数の低速データ端末のデ
ータに分解し、収容する複数の低速データ端末へ対応し
たデータを送出するか、TDSW3が送出するデータに
収容する複数の低速データ端末のデータを多重してTD
SW3へ送出し、逆にTDSW3が送出するビット多重
方式により多重されたデータからマルチフレームビット
を検出し、収容する低速データ端末のデータを分解し、
収容する低速データ端末へ送出し、残りのデータにマル
チフレームビットを加えTDSWへ送出するかを切り替
える機能を持つデータ多重回路、14はTDSW3の複
数のタイムスロットと入出力する機能を有し、CPU4
の送出する情報により各タイムスロット毎に割当てられ
る伝送速度にしたがい、サブレート多重方式により多重
/分解する機能をもつサブレート多重化回路、15はC
PU4によって制御されるデジタル専用線インターフェ
ース回路である。
【0008】図2(a)〜(e)は図1の動作説明に供
する各回路の入出力フォーマットを示す説明図である。
この図2において、64Kbps=8Kbps×8,
0.8Kbps=8Kbps÷10で、1こまは0.8
Kbpsである。
【0009】つぎに図1に示す実施例の動作を図2を参
照して説明する。まず、TDSW3はCPU4の制御に
よりデジタル専用線インターフェース回路15とサブレ
ート多重化回路14を接続、サブレート多重化回路14
と共通線制御回路5を接続、サブレート多重化回路14
と音声圧縮回路6を接続、音声圧縮回路6とライン回路
2を接続、サブレート多重化回路14とデータ多重回路
13を接続、データ多重回路12とデータ多重回路13
を接続する。そして、ライン回路2は電話機1を収容
し、音声圧縮回路6はライン回路2により64Kbps
のPCM信号に変換/逆変換された音声を、8Kbps
/16Kbps/32Kbpsへ圧縮/伸張する。
【0010】つぎに、フレーム信号生成回路11はビッ
ト多重を行う際に必要なマルチフレームビットの生成タ
イミングを決定するフレーム信号を発生する。データ多
重回路12は低速データ端末7,8の送出するそれぞれ
のデータにマルチフレームビットを加え、ビット多重方
式により多重しTDSW3へ送出する。逆に、TDSW
3が送出するビット多重方式により多重されたデータか
ら、マルチフレームビットを検出し、低速データ端末
7,8のデータに分解し、低速データ端末7,8へそれ
ぞれのデータを送出する。
【0011】そして、CPU4はデータ多重回路13に
データ多重回路12がTDSW3へ入出力するデータの
フォーマットを示す情報を送出する。データ多重回路1
2はこの情報によりTDSW3を介して入力されるデー
タ多重回路12のデータに、低速データ端末9,10の
送出するそれぞれのデータを加えて、多重しTDSW3
へ送出する。逆に、データ多重回路13は、TDSW3
が送出するビット多重方式により多重されたデータから
マルチフレームビットを検出し、低速データ端末9,1
0のデータとデータ多重回路12のデータに分解し、低
速データ端末9,10のデータは低速データ端末9,1
0へそれぞれ送出し、データ多重回路12のデータはマ
ルチフレームビットとともにTDSW3へ送出する。こ
のとき、データ多重回路12,13には、フレーム信号
生成回路11より同じフレーム信号を受信し、このフレ
ームに同期してマルチフレームビットの生成を行う。す
ると、データ多重回路12,13がともにマルチフレー
ムビットの最初のビットのタイミング(位置)が同じく
なるため、データ多重回路13がデータ多重回路12の
送出するデータに低速データ端末9,10のデータを多
重するとき、データ多重回路12の送出するデータのマ
ルチフレームビットの検出を行う必要がなくなり、回路
を簡略化できる。
【0012】例として、共通線制御用として8Kbps
の伝送速度を用いるとし、音声圧縮回路6により音声が
16Kbpsに圧縮/伸張されるとし、低速データ端末
7,8,9,10の伝送速度をそれぞれ9.6Kbp
s,2.4Kbps,14.4Kbps,4.8Kbp
sとし、ビット多重方式は、「10」マルチフレームで
構成されるとする。マルチフレームビットとして、8K
bpsを必要とするので、周期=1/時間=1/(8K
bps/10ビット)だから、マルチフレームビット生
成用のフレーム信号の周期として1.25msを用い
る。このとき、共通線制御回路5,音声圧縮回路6,デ
ータ多重回路12,13のTDSW3への入出力フォー
マットは、それぞれ図2(a),(b),(c),
(d)に示す通りとなる。
【0013】そして、CPU4は、サブレート多重回路
14に、共通線信号回路5,音声圧縮回路6,データ多
重回路13の使用する伝送速度を示す情報を送出する。
サブレート多重化回路14は、この情報により共通線制
御回路5のデータ、音声圧縮回路6の送受信する圧縮さ
れた音声およびデータ多重回路12の送受信するデータ
をサブレート多重方式により、多重/分解し、TDSW
3と入出力する。いま、デジタル専用線の伝送速度を6
4Kbpsとすると、前述の例では、共通線制御回路
5,音声圧縮回路6,データ多重回路13の伝送速度
は、それぞれ、8Kbps,16Kbps,40Kbp
sになり、デジタル専用線上のデータのフォーマット
は、図2(a)〜(d)に示す通りとなる。
【0014】
【発明の効果】以上説明したように本発明は、データ多
重回路が収容する低速データの多重を行うようにしたの
で、低速データ端末の収容数に応じて回路規模が増加す
るため、経済的な回路を構成できるという効果を有す
る。
【図面の簡単な説明】
【図1】本発明による多重化回路の一実施例を示すブロ
ック図である。
【図2】図1における各回路の入出力フォーマットを示
す説明図である。
【図3】従来の多重化回路の一例を示すブロック図であ
る。
【符号の説明】
1 電話機 2 ライン回路 3 TDSW 4 CPU 5 共通線制御回路 6 音声圧縮回路 7〜10 低速データ端末 11 フレーム信号生成回路 12,13 データ多重回路 14 サブレート多重化回路 15 デジタル専用線インターフェース回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成6年2月24日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0004
【補正方法】変更
【補正内容】
【0004】
【課題を解決するための手段】本発明の多重化回路は、
複数の低速データ端末を収容し、この端末から送出され
たデータに対してフレーム信号に同期して生成されたマ
ルチフレームビットを加え、ビット多重方式により多重
して時分割スイッチ回路へ送出するとともに、時分割ス
イッチ回路から送出される多重データに対してはマルチ
フレームビットを検出し、端末のデータに分解してから
端末に送出するデータ多重回路を有するものである。ま
た、複数の低速データ端末を収容する第1のデータ多重
回路12と、同じく複数の低速データ端末を収容する第
2のデータ多重回路13と、この第1,第2のデータ多
重回路の入出力データを時分割で切り替えする時分割ス
イッチ回路3とを有し、第1のデータ多重回路は、収容
する端末から送出されたデータに対してフレーム信号に
同期して生成されたマルチフレームビットを加え、ビッ
ト多重方式により多重して時分割スイッチ回路へ送出す
るとともに、時分割スイッチ回路から送出される多重デ
ータに対してはマルチフレームビットを検出し、端末の
データに分解してから端末に送出し、第2のデータ多重
回路は、時分割スイッチ回路を介して入力される第1の
データ多重回路からのデータに対して自身が収容する端
末から送出されたデータを加えて多重しデータ多重回路
へ送出するとともに、時分割スイッチ回路から送出され
る多重データに対してはマルチフレームビットを検出
し、端末のデータと第1のデータ多重回路のデータに分
解してから、端末のデータは端末に送出し、第1のデー
タ多重回路のデータはマルチフレームビットとともに時
分割スイッチ回路へ送出するものである。また、CPU
と、このCPUによって制御される時分割スイッチ回路
と、前記CPUの制御により共通線信号を制御する共通
線制御回路と、前記CPUの制御により電話機を収容す
るライン回路と、前記CPUの制御により64Kbps
のPCM信号を8Kbps,16Kbpsまたは32K
bpsへ圧縮/伸張する音声圧縮回路と、前記CPUの
制御によりビット多重を行う際に必要なマルチフレーム
ビットの生成タイミングを規定するフレーム信号生成回
路と、前記CPUの制御により収容する複数の低速デー
タ端末の送出するデータにマルチフレームビット生成用
のフレーム信号に同期して生成したマルチフレームビッ
トを加え、ビット多重方式により多重して前記時分割ス
イッチ回路へ送出し、逆に前記時分割スイッチ回路が送
出するビット多重方式により多重されたデータからマル
チフレームビットを検出し、収容する複数の低速データ
端末のデータに分解し、収容する複数の低速データ端末
へ対応したデータを送出するか、前記時分割スイッチ回
路が送出するデータに収容する複数の低速データ端末の
データを多重して前記時分割スイッチ回路へ送出し、逆
に前記時分割スイッチ回路が送出するビット多重方式に
より多重されたデータからマルチフレームビットを検出
し、収容する低速データ端末のデータをに分解し、収容
する低速データ端末へ送出し、残りのデータにマルチフ
レームビットを加え前記時分割スイッチ回路へ送出する
かを切り替える機能を持つデータ多重回路と、前記時分
割スイッチ回路の複数のタイムスロットと入出力する機
能を有し、前記CPUの送出する情報により各タイムス
ロット毎に割当てられる伝送速度にしたがいサブレート
多重方式により多重/分解する機能をもつサブレート多
重化回路と、前記CPUによって制御されるデジタル専
用線インターフェース回路を備えるものである。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 CPUと、このCPUによって制御され
    る時分割スイッチ回路と、前記CPUの制御により共通
    線信号を制御する共通線制御回路と、前記CPUの制御
    により電話機を収容するライン回路と、前記CPUの制
    御により64KbpsのPCM信号を8Kbps,16
    Kbpsまたは32Kbpsへ圧縮/伸張する音声圧縮
    回路と、前記CPUの制御によりビット多重を行う際に
    必要なマルチフレームビットの生成タイミングを規定す
    るフレーム信号生成回路と、前記CPUの制御により収
    容する複数の低速データ端末の送出するデータにマルチ
    フレームビット生成用のフレーム信号に同期して生成し
    たマルチフレームビットを加え、ビット多重方式により
    多重して前記時分割スイッチ回路へ送出し、逆に前記時
    分割スイッチ回路が送出するビット多重方式により多重
    されたデータからマルチフレームビットを検出し、収容
    する複数の低速データ端末のデータに分解し、収容する
    複数の低速データ端末へ対応したデータを送出するか、
    前記時分割スイッチ回路が送出するデータに収容する複
    数の低速データ端末のデータを多重して前記時分割スイ
    ッチ回路へ送出し、逆に前記時分割スイッチ回路が送出
    するビット多重方式により多重されたデータからマルチ
    フレームビットを検出し、収容する低速データ端末のデ
    ータを分解し、収容する低速データ端末へ送出し、残り
    のデータにマルチフレームビットを加え前記時分割スイ
    ッチ回路へ送出するかを切り替える機能を持つデータ多
    重回路と、前記時分割スイッチ回路の複数のタイムスロ
    ットと入出力する機能を有し、前記CPUの送出する情
    報により各タイムスロット毎に割当てられる伝送速度に
    したがいサブレート多重方式により多重/分解する機能
    をもつサブレート多重化回路と、前記CPUによって制
    御されるデジタル専用線インターフェース回路を備える
    ことを特徴とする多重化回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110288955A (zh) * 2018-03-19 2019-09-27 精工爱普生株式会社 显示驱动器、电光装置和电子设备

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CN110288955B (zh) * 2018-03-19 2022-05-03 精工爱普生株式会社 显示驱动器、电光装置和电子设备

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