JPH0745402A - 積層ｐｔｃサーミスタ - Google Patents
積層ｐｔｃサーミスタInfo
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- JPH0745402A JPH0745402A JP20713993A JP20713993A JPH0745402A JP H0745402 A JPH0745402 A JP H0745402A JP 20713993 A JP20713993 A JP 20713993A JP 20713993 A JP20713993 A JP 20713993A JP H0745402 A JPH0745402 A JP H0745402A
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- laminated
- ceramic layer
- ptc thermistor
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Abstract
(57)【要約】
【目的】 ＰＴＣセラミック層の薄層化によって小型化
でき、しかも、耐電圧が高く、ＰＴＣ特性も良好なＰＴ
Ｃサーミスタを提供する。 【構成】 結晶化ガラス基板等の基板１の上に、スパッ
タ法による複数層の導電体電極２ａ，２ｂとＣＶＤ法に
よる複数層のＰＴＣセラミック層３とからなるセラミッ
ク−金属積層体４を形成する。この後、ディッピング等
によって積層体４の両端に外部電極５ａ，５ｂを形成
し、積層ＰＴＣサーミスタ６を得る。
でき、しかも、耐電圧が高く、ＰＴＣ特性も良好なＰＴ
Ｃサーミスタを提供する。 【構成】 結晶化ガラス基板等の基板１の上に、スパッ
タ法による複数層の導電体電極２ａ，２ｂとＣＶＤ法に
よる複数層のＰＴＣセラミック層３とからなるセラミッ
ク−金属積層体４を形成する。この後、ディッピング等
によって積層体４の両端に外部電極５ａ，５ｂを形成
し、積層ＰＴＣサーミスタ６を得る。
Description
【０００１】
【産業上の利用分野】本発明は積層ＰＴＣサーミスタに
関する。具体的にいうと、ヒータ等の電子部品に広く使
用されているＰＴＣ（正特性）サーミスタの積層構造に
関するものである。
関する。具体的にいうと、ヒータ等の電子部品に広く使
用されているＰＴＣ（正特性）サーミスタの積層構造に
関するものである。
【０００２】
【従来の技術】従来においては、つぎのようにしてＰＴ
Ｃサーミスタが製造されている。まず、所定の組成とな
るように調製されたＰＴＣサーミスタ用のセラミック材
料（以下、ＰＴＣセラミックという。）を、所定形状及
び所定寸法に成形してセラミックグリーン成形体を作
り、これを焼成してセラミック成形体を得る。セラミッ
ク成形体の焼成後、セラミック成形体の表面に外部電極
ペーストを塗布及び焼き付けして外部電極を設け、さら
に、必要に応じてリードを取り付けたり、ガラス封止を
行なったりし、製品のＰＴＣサーミスタを製作してい
る。
Ｃサーミスタが製造されている。まず、所定の組成とな
るように調製されたＰＴＣサーミスタ用のセラミック材
料（以下、ＰＴＣセラミックという。）を、所定形状及
び所定寸法に成形してセラミックグリーン成形体を作
り、これを焼成してセラミック成形体を得る。セラミッ
ク成形体の焼成後、セラミック成形体の表面に外部電極
ペーストを塗布及び焼き付けして外部電極を設け、さら
に、必要に応じてリードを取り付けたり、ガラス封止を
行なったりし、製品のＰＴＣサーミスタを製作してい
る。
【０００３】近年、電子部品の分野においては、電子回
路の高密度化・高集積化に伴って、ＰＴＣサーミスタの
一層の微小化および高性能化が望まれている。このため
には、ＰＴＣサーミスタのキューリー点以下における抵
抗値を低くし、小型化することが望まれるが、上記のよ
うなバルク状のＰＴＣサーミスタの場合、室温での抵抗
を数Ω以下にすることは困難であった。
路の高密度化・高集積化に伴って、ＰＴＣサーミスタの
一層の微小化および高性能化が望まれている。このため
には、ＰＴＣサーミスタのキューリー点以下における抵
抗値を低くし、小型化することが望まれるが、上記のよ
うなバルク状のＰＴＣサーミスタの場合、室温での抵抗
を数Ω以下にすることは困難であった。
【０００４】このため、ＰＴＣサーミスタを積層セラミ
ックコンデンサのような積層構造にし、電極面積を大き
くすることによってＰＴＣサーミスタのキューリー点以
下における抵抗値を小さくする方法が考えられる。しか
し、ＰＴＣサーミスタの場合には、ＰＴＣセラミック層
と導電体電極をオーミック接触させる必要があり、しか
も、焼成時にＰＴＣセラミック層から酸素原子が蒸発す
るのを防止するため酸素分圧の高い雰囲気中で焼成する
必要があるので、ＰＴＣセラミック層と導電体電極を酸
素雰囲気中で同時焼成すると、導電体電極が酸化し易
く、酸化性雰囲気で焼成しても焼成温度まで酸化しない
適当なオーミック電極がなかった。
ックコンデンサのような積層構造にし、電極面積を大き
くすることによってＰＴＣサーミスタのキューリー点以
下における抵抗値を小さくする方法が考えられる。しか
し、ＰＴＣサーミスタの場合には、ＰＴＣセラミック層
と導電体電極をオーミック接触させる必要があり、しか
も、焼成時にＰＴＣセラミック層から酸素原子が蒸発す
るのを防止するため酸素分圧の高い雰囲気中で焼成する
必要があるので、ＰＴＣセラミック層と導電体電極を酸
素雰囲気中で同時焼成すると、導電体電極が酸化し易
く、酸化性雰囲気で焼成しても焼成温度まで酸化しない
適当なオーミック電極がなかった。
【０００５】したがって、薄板状のＰＴＣセラミック層
に電極ペーストを印刷して導電体電極（内部電極）を形
成した後、導電体電極がＰＴＣセラミック層間に挟まれ
るようにしてＰＴＣセラミック層を積み重ねて圧着し、
焼き付け、さらに外部電極を焼き付ける方法によりＰＴ
Ｃサーミスタの積層化が試みられている。しかし、この
方法でも、ＰＴＣセラミック層を余り薄くすると、圧着
時にセラミック層が割れるため、セラミック層の厚みを
０.１ｍｍ以下とすることは非常に困難で、積層ＰＴＣ
サーミスタの小型化、低抵抗化には限界があった。
に電極ペーストを印刷して導電体電極（内部電極）を形
成した後、導電体電極がＰＴＣセラミック層間に挟まれ
るようにしてＰＴＣセラミック層を積み重ねて圧着し、
焼き付け、さらに外部電極を焼き付ける方法によりＰＴ
Ｃサーミスタの積層化が試みられている。しかし、この
方法でも、ＰＴＣセラミック層を余り薄くすると、圧着
時にセラミック層が割れるため、セラミック層の厚みを
０.１ｍｍ以下とすることは非常に困難で、積層ＰＴＣ
サーミスタの小型化、低抵抗化には限界があった。
【０００６】また、ＰＴＣサーミスタを薄層化した場合
には、その耐電圧も低下してしまうという問題があっ
た。この耐電圧を維持するためにはセラミック層の結晶
粒径を小さくして組織を緻密にする必要があるが、焼結
法の場合には、ＰＴＣセラミックを一定温度以上で焼成
する必要があるため、焼成時にＰＴＣセラミックが焼結
して粒径が大きくなってしまい、ＰＴＣ特性を維持しな
がらセラミック層の結晶粒径を１μｍ以下にすることは
不可能であった。
には、その耐電圧も低下してしまうという問題があっ
た。この耐電圧を維持するためにはセラミック層の結晶
粒径を小さくして組織を緻密にする必要があるが、焼結
法の場合には、ＰＴＣセラミックを一定温度以上で焼成
する必要があるため、焼成時にＰＴＣセラミックが焼結
して粒径が大きくなってしまい、ＰＴＣ特性を維持しな
がらセラミック層の結晶粒径を１μｍ以下にすることは
不可能であった。
【０００７】したがって、従来にあっては、ＰＴＣセラ
ミックを薄層化して積層ＰＴＣサーミスタを小型化しよ
うとすると、ＰＴＣ特性か耐電圧のいずれかを犠牲にし
なければならなかった。
ミックを薄層化して積層ＰＴＣサーミスタを小型化しよ
うとすると、ＰＴＣ特性か耐電圧のいずれかを犠牲にし
なければならなかった。
【０００８】
【発明が解決しようとする課題】本発明は叙上の従来例
の欠点に鑑みてなされたものであり、その目的とすると
ころは、ＰＴＣセラミック層の薄層化により小型化で
き、しかも、耐電圧が高く、ＰＴＣ特性も良好なＰＴＣ
サーミスタを提供することにある。
の欠点に鑑みてなされたものであり、その目的とすると
ころは、ＰＴＣセラミック層の薄層化により小型化で
き、しかも、耐電圧が高く、ＰＴＣ特性も良好なＰＴＣ
サーミスタを提供することにある。
【０００９】
【課題を解決するための手段】本発明の積層ＰＴＣサー
ミスタは、複数層の導電体電極と、ＣＶＤ法によって形
成された複数層のＰＴＣセラミック層とを交互に積層し
たことを特徴としている。
ミスタは、複数層の導電体電極と、ＣＶＤ法によって形
成された複数層のＰＴＣセラミック層とを交互に積層し
たことを特徴としている。
【００１０】特に、上記ＰＴＣセラミック層１層の厚み
は、２０μｍ以下にすることが好ましい。
は、２０μｍ以下にすることが好ましい。
【００１１】
【作用】本発明にあっては、ＣＶＤ法によってＰＴＣセ
ラミック層を形成しているので、ＰＴＣセラミック層を
非常に薄くすることができる。また、焼成法によらず、
ＣＶＤ法によってＰＴＣセラミック層を形成しているの
で、ＰＴＣ特性を保持したままで結晶粒径の小さなＰＴ
Ｃセラミック粒子からなるＰＴＣセラミック層を形成す
ることが可能である。
ラミック層を形成しているので、ＰＴＣセラミック層を
非常に薄くすることができる。また、焼成法によらず、
ＣＶＤ法によってＰＴＣセラミック層を形成しているの
で、ＰＴＣ特性を保持したままで結晶粒径の小さなＰＴ
Ｃセラミック粒子からなるＰＴＣセラミック層を形成す
ることが可能である。
【００１２】したがって、本発明によれば、ＰＴＣセラ
ミック層を薄くして積層ＰＴＣサーミスタを非常に小さ
くすることができ、しかも、ＰＴＣ特性を低下させるこ
となく、積層ＰＴＣサーミスタの耐電圧を高くすること
ができる。特に、ＰＴＣセラミック層１層の厚みを２０
μｍ以下にしても実用上問題のない耐電圧を得ることが
でき、ＰＴＣセラミック層を２０μｍ以下に薄層化する
ことが可能になる。
ミック層を薄くして積層ＰＴＣサーミスタを非常に小さ
くすることができ、しかも、ＰＴＣ特性を低下させるこ
となく、積層ＰＴＣサーミスタの耐電圧を高くすること
ができる。特に、ＰＴＣセラミック層１層の厚みを２０
μｍ以下にしても実用上問題のない耐電圧を得ることが
でき、ＰＴＣセラミック層を２０μｍ以下に薄層化する
ことが可能になる。
【００１３】また、本発明にあっては、ＰＴＣセラミッ
ク層の焼成工程を経ないため、電極材料が高温に曝され
ることがなく、導電体電極の電極材料選択の幅が広くな
るため、ＰＴＣサーミスタの積層化が可能となる。
ク層の焼成工程を経ないため、電極材料が高温に曝され
ることがなく、導電体電極の電極材料選択の幅が広くな
るため、ＰＴＣサーミスタの積層化が可能となる。
【００１４】
【実施例】図１（ａ）（ｂ）（ｃ）は、本発明の一実施
例による積層ＰＴＣサーミスタの製造方法を示してい
る。図１（ａ）に示すものは表面が平滑な基板１であっ
て、例えば、結晶化ガラス基板等を用いることができ
る。この基板１の上には、図１（ｂ）に示すように、Ｐ
ＴＣセラミック層３が形成され、その上に１層目の導電
体電極２ａが形成され、その上にＰＴＣセラミック層３
が形成され、さらに２層目の導電体電極２ｂが形成さ
れ、さらにＰＴＣセラミック層３が形成され、その上に
３層目の導電体電極２ａが形成される。このような工程
を繰り返すことにより、基板１の表面には導電体電極２
ａ，２ｂとＰＴＣセラミック層３とが交互に複数層づつ
積層され、複数層の導電体電極２ａ，２ｂと複数層のＰ
ＴＣセラミック層３とからなるセラミック−金属積層体
４が形成される。ここで、各ＰＴＣセラミック層３はＣ
ＶＤ法によって形成され、各導電体電極２ａ，２ｂはＣ
ＶＤ法、蒸着法もしくはスパッタ法のうちいずれかの方
法を用いて形成されており、各ＰＴＣセラミック層３の
厚みは約２０μｍ以下としてある。また、内部電極とな
る導電体電極２ａ，２ｂはマスクを用いてパターン化さ
れており、奇数層目の導電体電極２ａと偶数層目の導電
体電極２ｂとは、交互に反対側の端部へ引き出されてい
る。ついで、ディッピングやスパッタ等によって両端に
外部電極５ａ，５ｂを形成すると、奇数層目の導電体電
極２ａが一方の外部電極５ａと導通し、偶数層目の導電
体電極２ｂが他方の外部電極５ｂと導通し、図１（ｃ）
に示すような非常に薄い積層ＰＴＣサーミスタ６が製作
される。
例による積層ＰＴＣサーミスタの製造方法を示してい
る。図１（ａ）に示すものは表面が平滑な基板１であっ
て、例えば、結晶化ガラス基板等を用いることができ
る。この基板１の上には、図１（ｂ）に示すように、Ｐ
ＴＣセラミック層３が形成され、その上に１層目の導電
体電極２ａが形成され、その上にＰＴＣセラミック層３
が形成され、さらに２層目の導電体電極２ｂが形成さ
れ、さらにＰＴＣセラミック層３が形成され、その上に
３層目の導電体電極２ａが形成される。このような工程
を繰り返すことにより、基板１の表面には導電体電極２
ａ，２ｂとＰＴＣセラミック層３とが交互に複数層づつ
積層され、複数層の導電体電極２ａ，２ｂと複数層のＰ
ＴＣセラミック層３とからなるセラミック−金属積層体
４が形成される。ここで、各ＰＴＣセラミック層３はＣ
ＶＤ法によって形成され、各導電体電極２ａ，２ｂはＣ
ＶＤ法、蒸着法もしくはスパッタ法のうちいずれかの方
法を用いて形成されており、各ＰＴＣセラミック層３の
厚みは約２０μｍ以下としてある。また、内部電極とな
る導電体電極２ａ，２ｂはマスクを用いてパターン化さ
れており、奇数層目の導電体電極２ａと偶数層目の導電
体電極２ｂとは、交互に反対側の端部へ引き出されてい
る。ついで、ディッピングやスパッタ等によって両端に
外部電極５ａ，５ｂを形成すると、奇数層目の導電体電
極２ａが一方の外部電極５ａと導通し、偶数層目の導電
体電極２ｂが他方の外部電極５ｂと導通し、図１（ｃ）
に示すような非常に薄い積層ＰＴＣサーミスタ６が製作
される。
【００１５】しかして、ＣＶＤ法によって基板１の上に
ＰＴＣセラミックを堆積させることによってＰＴＣセラ
ミック層３を形成しているので、ＰＴＣセラミック層３
を薄層化して多層積層させることができ、積層ＰＴＣサ
ーミスタ６の抵抗を小さくすることができると共に積層
ＰＴＣサーミスタ６を小型化することができる。また、
ＰＴＣセラミック層３は焼成することなく、ＣＶＤ法に
よって形成しているので、積層ＰＴＣサーミスタ６のＰ
ＴＣ特性を低下させることなく粒径を小さくでき、積層
ＰＴＣサーミスタ６の耐電圧を大きくすることができ
る。
ＰＴＣセラミックを堆積させることによってＰＴＣセラ
ミック層３を形成しているので、ＰＴＣセラミック層３
を薄層化して多層積層させることができ、積層ＰＴＣサ
ーミスタ６の抵抗を小さくすることができると共に積層
ＰＴＣサーミスタ６を小型化することができる。また、
ＰＴＣセラミック層３は焼成することなく、ＣＶＤ法に
よって形成しているので、積層ＰＴＣサーミスタ６のＰ
ＴＣ特性を低下させることなく粒径を小さくでき、積層
ＰＴＣサーミスタ６の耐電圧を大きくすることができ
る。
【００１６】なお、図１では１素子のみの製造工程につ
いて説明しているが、複数素子を同時に製作することに
より効率的に積層セラミックコンデンサを製造すること
ができる。また、基板の上にセラミック−金属積層体４
を形成した後、基板１をエッチング等によって選択的に
除去してセラミック−金属積層体４だけを残し、その両
端にディッピングやスパッタ等によって外部電極５ａ，
５ｂを形成してもよい。
いて説明しているが、複数素子を同時に製作することに
より効率的に積層セラミックコンデンサを製造すること
ができる。また、基板の上にセラミック−金属積層体４
を形成した後、基板１をエッチング等によって選択的に
除去してセラミック−金属積層体４だけを残し、その両
端にディッピングやスパッタ等によって外部電極５ａ，
５ｂを形成してもよい。
【００１７】つぎに、本発明をより明確に説明するた
め、以下に具体的実施例を掲げて説明する。実施例１ 図２は積層ＰＴＣサーミスタ６の製作に用いた熱ＣＶＤ
装置７の概略構成図であって、８はＣＶＤ用のチャンバ
ー、９は基板１をセットするためのサセプタ、１０はＯ
2ガスの給送路、１１はＡｒキャリアガスの給送路、１
２はＴＩＰ〔チタンイソプロポキシド〕のベッセル、１
３はＢａ（ＤＰＭ）3〔ＤＰＭ＝［（Ｃ6Ｈ5）2Ｐ］2Ｃ
Ｈ2〕のベッセル、１４はＬａ（ＤＰＭ）3のベッセル、
１５はＭｎ（Ｃ5Ｈ5）3のベッセルであって、ＴＩＰ、
Ｂａ（ＤＰＭ）3、Ｌａ（ＤＰＭ）3及びＭｎ（Ｃ5Ｈ5）
3の各ベッセル１２，１３，１４，１５はＡｒキャリア
ガスの給送路１１に並列に配置されている。
め、以下に具体的実施例を掲げて説明する。実施例１ 図２は積層ＰＴＣサーミスタ６の製作に用いた熱ＣＶＤ
装置７の概略構成図であって、８はＣＶＤ用のチャンバ
ー、９は基板１をセットするためのサセプタ、１０はＯ
2ガスの給送路、１１はＡｒキャリアガスの給送路、１
２はＴＩＰ〔チタンイソプロポキシド〕のベッセル、１
３はＢａ（ＤＰＭ）3〔ＤＰＭ＝［（Ｃ6Ｈ5）2Ｐ］2Ｃ
Ｈ2〕のベッセル、１４はＬａ（ＤＰＭ）3のベッセル、
１５はＭｎ（Ｃ5Ｈ5）3のベッセルであって、ＴＩＰ、
Ｂａ（ＤＰＭ）3、Ｌａ（ＤＰＭ）3及びＭｎ（Ｃ5Ｈ5）
3の各ベッセル１２，１３，１４，１５はＡｒキャリア
ガスの給送路１１に並列に配置されている。
【００１８】積層ＰＴＣサーミスタ６を製作するための
基板１として縦横各５０ｍｍ・厚さ０.２ｍｍの結晶化
ガラス基板を用い、この結晶化ガラス基板１を熱ＣＶＤ
装置７のサセプタ９上にセットした。
基板１として縦横各５０ｍｍ・厚さ０.２ｍｍの結晶化
ガラス基板を用い、この結晶化ガラス基板１を熱ＣＶＤ
装置７のサセプタ９上にセットした。
【００１９】ついで、サセプタ９を６００℃に加熱した
状態で、ＴＩＰ、Ｂａ（ＤＰＭ）3、Ｌａ（ＤＰＭ）3及
びＭｎ（Ｃ5Ｈ5）3の各ベッセル１２，１３，１４，１
５の各バルブ１６，１７，１８，１９を開き、気化した
ＴＩＰ、Ｂａ（ＤＰＭ）3、Ｌａ（ＤＰＭ）3及びＭｎ
（Ｃ5Ｈ5）3の各原料ガスをＡｒキャリアガスに乗せて
チャンバー８へ送り、この原料ガスをＯ2ガスと共に結
晶化ガラス基板１に吹き付けて反応させ、厚さ約５μｍ
のチタン酸バリウム薄膜２１を形成した（以下、チタン
酸バリウム薄膜形成工程という）。この際、ベッセル温
度、Ａｒ流量、チャンバー内圧力を調節し、チタン酸バ
リウム薄膜２１の組成が、（Ｂａ0.998Ｌａ0.002）Ｔｉ
Ｏ3＋０.００１Ｍｎ−Ｏとなるようにした。
状態で、ＴＩＰ、Ｂａ（ＤＰＭ）3、Ｌａ（ＤＰＭ）3及
びＭｎ（Ｃ5Ｈ5）3の各ベッセル１２，１３，１４，１
５の各バルブ１６，１７，１８，１９を開き、気化した
ＴＩＰ、Ｂａ（ＤＰＭ）3、Ｌａ（ＤＰＭ）3及びＭｎ
（Ｃ5Ｈ5）3の各原料ガスをＡｒキャリアガスに乗せて
チャンバー８へ送り、この原料ガスをＯ2ガスと共に結
晶化ガラス基板１に吹き付けて反応させ、厚さ約５μｍ
のチタン酸バリウム薄膜２１を形成した（以下、チタン
酸バリウム薄膜形成工程という）。この際、ベッセル温
度、Ａｒ流量、チャンバー内圧力を調節し、チタン酸バ
リウム薄膜２１の組成が、（Ｂａ0.998Ｌａ0.002）Ｔｉ
Ｏ3＋０.００１Ｍｎ−Ｏとなるようにした。
【００２０】次に、チタン酸バリウム薄膜２１の上にメ
タルマスクをセットし、図３（ａ）に示すように、スパ
ッタ法によりチタン酸バリウム薄膜２１上に厚さ約１μ
ｍのＮｉ薄膜２０ａ（導電体電極２ａ）を形成した（以
下、Ｎｉ薄膜形成第１工程という）。図３（ｂ）は図３
（ａ）のＸ部拡大図であって、斜線を施した領域は１素
子分に相当する領域を示し、図３（ｂ）に記入されてい
る数字は各部の寸法（単位ｍｍ）を示している。
タルマスクをセットし、図３（ａ）に示すように、スパ
ッタ法によりチタン酸バリウム薄膜２１上に厚さ約１μ
ｍのＮｉ薄膜２０ａ（導電体電極２ａ）を形成した（以
下、Ｎｉ薄膜形成第１工程という）。図３（ｂ）は図３
（ａ）のＸ部拡大図であって、斜線を施した領域は１素
子分に相当する領域を示し、図３（ｂ）に記入されてい
る数字は各部の寸法（単位ｍｍ）を示している。
【００２１】ついで、再びチタン酸バリウム薄膜形成工
程により、Ｎｉ薄膜２０ａの上にチタン酸バリウム薄膜
２１を約５μｍ生成させた。
程により、Ｎｉ薄膜２０ａの上にチタン酸バリウム薄膜
２１を約５μｍ生成させた。
【００２２】次に、最上層のチタン酸バリウム薄膜２１
の上にメタルマスクをセットし、図４（ａ）に示すよう
に、スパッタ法によりチタン酸バリウム薄膜２１の上に
厚さ約１μｍのＮｉ薄膜２０ｂ（導電体電極２ｂ）を形
成した（以下、Ｎｉ薄膜形成第２工程という）。図４
（ｂ）は図４（ａ）のＹ部拡大図であって、斜線を施し
た領域は１素子分に相当する領域を示し、図３（ｂ）に
記入されている数字は寸法（単位ｍｍ）を示している。
の上にメタルマスクをセットし、図４（ａ）に示すよう
に、スパッタ法によりチタン酸バリウム薄膜２１の上に
厚さ約１μｍのＮｉ薄膜２０ｂ（導電体電極２ｂ）を形
成した（以下、Ｎｉ薄膜形成第２工程という）。図４
（ｂ）は図４（ａ）のＹ部拡大図であって、斜線を施し
た領域は１素子分に相当する領域を示し、図３（ｂ）に
記入されている数字は寸法（単位ｍｍ）を示している。
【００２３】このように、チタン酸バリウム薄膜形成−
Ｎｉ薄膜形成第１−チタン酸バリウム薄膜形成−Ｎｉ薄
膜形成第２の各工程を２３０回繰り返し、最後にチタン
酸バリウム薄膜形成工程を行なって結晶化ガラス基板１
の上にセラミック−金属積層体４を得た。
Ｎｉ薄膜形成第１−チタン酸バリウム薄膜形成−Ｎｉ薄
膜形成第２の各工程を２３０回繰り返し、最後にチタン
酸バリウム薄膜形成工程を行なって結晶化ガラス基板１
の上にセラミック−金属積層体４を得た。
【００２４】この後、図３（ｂ）及び図４（ｂ）の破線
Ｃ（切り代Ｃｔ＝０.１ｍｍとした）に沿ってダイシン
グソーによりセラミック−金属積層体４を素子毎にカッ
トした。１素子づつにカットしたセラミック−金属積層
体４の両端にディッピングによりＡｇペーストを付け、
６００℃で焼き付けて外部電極５ａ，５ｂを形成した。
Ｃ（切り代Ｃｔ＝０.１ｍｍとした）に沿ってダイシン
グソーによりセラミック−金属積層体４を素子毎にカッ
トした。１素子づつにカットしたセラミック−金属積層
体４の両端にディッピングによりＡｇペーストを付け、
６００℃で焼き付けて外部電極５ａ，５ｂを形成した。
【００２５】このようにして、図５に示すような形状の
長さ及び幅各約７ｍｍ、厚さ約３ｍｍの積層ＰＴＣサー
ミスタ６を得た。この積層ＰＴＣサーミスタ６による抵
抗の温度特性を測定したところ図６に示すようなＰＴＣ
特性曲線２２が得られた。また、この積層ＰＴＣサーミ
スタ６の耐電圧を測定したところ１０Ｖの値が得られ
た。
長さ及び幅各約７ｍｍ、厚さ約３ｍｍの積層ＰＴＣサー
ミスタ６を得た。この積層ＰＴＣサーミスタ６による抵
抗の温度特性を測定したところ図６に示すようなＰＴＣ
特性曲線２２が得られた。また、この積層ＰＴＣサーミ
スタ６の耐電圧を測定したところ１０Ｖの値が得られ
た。
【００２６】実施例２ 実施例１と同じ方法により、縦横各５０ｍｍ、厚さ０.
８ｍｍの結晶化ガラス基板の上にチタン酸バリウム薄膜
の１層の厚さを２０μｍとして、チタン酸バリウム薄膜
形成−Ｎｉ薄膜形成第１−チタン酸バリウム薄膜形成−
Ｎｉ薄膜形成第２の各工程を２５回繰り返し、最後にチ
タン酸バリウム薄膜形成工程を行なった後、ダイシング
ソーによりカットし、長さ及び幅各約７ｍｍ、厚さ約
１.８ｍｍの積層ＰＴＣサーミスタを得た。
８ｍｍの結晶化ガラス基板の上にチタン酸バリウム薄膜
の１層の厚さを２０μｍとして、チタン酸バリウム薄膜
形成−Ｎｉ薄膜形成第１−チタン酸バリウム薄膜形成−
Ｎｉ薄膜形成第２の各工程を２５回繰り返し、最後にチ
タン酸バリウム薄膜形成工程を行なった後、ダイシング
ソーによりカットし、長さ及び幅各約７ｍｍ、厚さ約
１.８ｍｍの積層ＰＴＣサーミスタを得た。
【００２７】この実施例２の積層ＰＴＣサーミスタによ
る抵抗の温度特性を測定したところ、図７に示すような
ＰＣＴ特性曲線２３が得られた。また、この積層ＰＴＣ
サーミスタの耐電圧を測定したところ５０Ｖの値が得ら
れた。
る抵抗の温度特性を測定したところ、図７に示すような
ＰＣＴ特性曲線２３が得られた。また、この積層ＰＴＣ
サーミスタの耐電圧を測定したところ５０Ｖの値が得ら
れた。
【００２８】なお、実施例１，２では、結晶化ガラス基
板をそのまま積層ＰＴＣサーミスタ中に残しているが、
電子部品としてのサイズを小さくするため、ドライエッ
チング等で基板を取り除いた後カットすることも可能で
ある。
板をそのまま積層ＰＴＣサーミスタ中に残しているが、
電子部品としてのサイズを小さくするため、ドライエッ
チング等で基板を取り除いた後カットすることも可能で
ある。
【００２９】
【発明の効果】本発明によれば、ＣＶＤ法によってＰＴ
Ｃセラミック層を形成しているので、ＰＴＣセラミック
層を非常に薄くすることができ、また、ＰＴＣ特性を保
持したままで結晶粒径の小さな薄いＰＴＣセラミック層
を形成することができるようになった。
Ｃセラミック層を形成しているので、ＰＴＣセラミック
層を非常に薄くすることができ、また、ＰＴＣ特性を保
持したままで結晶粒径の小さな薄いＰＴＣセラミック層
を形成することができるようになった。
【００３０】したがって、本発明によれば、ＰＴＣセラ
ミック層を薄くして積層ＰＴＣサーミスタを非常に小さ
くすることができ、しかも、ＰＴＣ特性を低下させるこ
となく、積層ＰＴＣサーミスタの耐電圧を高くすること
ができる。特に、ＰＴＣセラミック層１層の厚みを２０
μｍ以下にしても実用上問題のない耐電圧を得ることが
でき、ＰＴＣセラミック層を２０μｍ以下に薄層化する
ことが可能になる。
ミック層を薄くして積層ＰＴＣサーミスタを非常に小さ
くすることができ、しかも、ＰＴＣ特性を低下させるこ
となく、積層ＰＴＣサーミスタの耐電圧を高くすること
ができる。特に、ＰＴＣセラミック層１層の厚みを２０
μｍ以下にしても実用上問題のない耐電圧を得ることが
でき、ＰＴＣセラミック層を２０μｍ以下に薄層化する
ことが可能になる。
【００３１】また、本発明にあっては、ＰＴＣセラミッ
ク層の焼成工程を経ないため、電極材料が高温に曝され
ることがなく、導電体電極の電極材料選択の幅が広くな
るため、ＰＴＣサーミスタの積層化が可能となる。
ク層の焼成工程を経ないため、電極材料が高温に曝され
ることがなく、導電体電極の電極材料選択の幅が広くな
るため、ＰＴＣサーミスタの積層化が可能となる。
【００３２】さらに、本発明によれば、ＰＴＣサーミス
タの小型化および低抵抗化が可能となるので、例えば自
己復旧型限流器として使用することができる。
タの小型化および低抵抗化が可能となるので、例えば自
己復旧型限流器として使用することができる。
【図１】（ａ）（ｂ）（ｃ）は本発明の一実施例による
積層ＰＴＣサーミスタの製造方法を示す断面図である。
積層ＰＴＣサーミスタの製造方法を示す断面図である。
【図２】本発明の具体的実施例において用いた熱ＣＶＤ
装置を示す概略構成図である。
装置を示す概略構成図である。
【図３】（ａ）は基板の上に形成されたＮｉ薄膜（導電
体電極）を示す平面図、（ｂ）は（ａ）のＸ部拡大図で
ある。
体電極）を示す平面図、（ｂ）は（ａ）のＸ部拡大図で
ある。
【図４】（ａ）は基板の上に形成された別なＮｉ薄膜
（導電体電極）を示す平面図、（ｂ）は（ａ）のＹ部拡
大図である。
（導電体電極）を示す平面図、（ｂ）は（ａ）のＹ部拡
大図である。
【図５】本発明の実施例１による積層ＰＴＣサーミスタ
を示す斜視図である。
を示す斜視図である。
【図６】同上の実施例１による積層ＰＴＣサーミスタに
おける抵抗値の温度特性を示す図である。
おける抵抗値の温度特性を示す図である。
【図７】本発明の実施例２による積層ＰＴＣサーミスタ
における抵抗値の温度特性を示す図である。
における抵抗値の温度特性を示す図である。
１ 基板 ２ａ，２ｂ 導電体電極 ３ ＰＴＣセラミック層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 米田 康信 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内
Claims (2)
- 【請求項１】 複数層の導電体電極と、ＣＶＤ法によっ
て形成された複数層のＰＴＣセラミック層とを交互に積
層したことを特徴とする積層ＰＴＣサーミスタ。 - 【請求項２】 前記ＰＴＣセラミック層１層の厚みが、
２０μｍ以下であることを特徴とする請求項１に記載の
積層ＰＴＣサーミスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20713993A JPH0745402A (ja) | 1993-07-28 | 1993-07-28 | 積層ｐｔｃサーミスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20713993A JPH0745402A (ja) | 1993-07-28 | 1993-07-28 | 積層ｐｔｃサーミスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745402A true JPH0745402A (ja) | 1995-02-14 |
Family
ID=16534851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20713993A Pending JPH0745402A (ja) | 1993-07-28 | 1993-07-28 | 積層ｐｔｃサーミスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745402A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680527B1 (en) | 1998-11-11 | 2004-01-20 | Murata Manufacturing Co. Ltd. | Monolithic semiconducting ceramic electronic component |
| WO2014017365A1 (ja) * | 2012-07-25 | 2014-01-30 | 株式会社村田製作所 | 積層型ｐｔｃサーミスタ素子 |
-
1993
- 1993-07-28 JP JP20713993A patent/JPH0745402A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680527B1 (en) | 1998-11-11 | 2004-01-20 | Murata Manufacturing Co. Ltd. | Monolithic semiconducting ceramic electronic component |
| WO2014017365A1 (ja) * | 2012-07-25 | 2014-01-30 | 株式会社村田製作所 | 積層型ｐｔｃサーミスタ素子 |
| JPWO2014017365A1 (ja) * | 2012-07-25 | 2016-07-11 | 株式会社村田製作所 | 積層型ｐｔｃサーミスタ素子 |
| US9530547B2 (en) | 2012-07-25 | 2016-12-27 | Murata Manufacturing Co., Ltd. | Laminated PTC thermistor element |
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