JP3237202B2 - 積層型バリスタ - Google Patents
積層型バリスタInfo
- Publication number
- JP3237202B2 JP3237202B2 JP16418392A JP16418392A JP3237202B2 JP 3237202 B2 JP3237202 B2 JP 3237202B2 JP 16418392 A JP16418392 A JP 16418392A JP 16418392 A JP16418392 A JP 16418392A JP 3237202 B2 JP3237202 B2 JP 3237202B2
- Authority
- JP
- Japan
- Prior art keywords
- varistor
- internal electrodes
- semiconductor ceramic
- thin film
- laminated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thermistors And Varistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は積層型バリスタに関す
る。具体的にいうと、機能セラミック（バリスタセラミ
ック）と内部電極との界面で電圧非直線特性を得るよう
にした積層構造のバリスタに関する。
る。具体的にいうと、機能セラミック（バリスタセラミ
ック）と内部電極との界面で電圧非直線特性を得るよう
にした積層構造のバリスタに関する。
【０００２】
【従来の技術】近年、通信機器等の電子機器の分野にお
いては、小型化、電子部品の高集積化が進んでおり、こ
れに伴ってバリスタにおいても小型化、低電圧化の要求
が高まっている。
いては、小型化、電子部品の高集積化が進んでおり、こ
れに伴ってバリスタにおいても小型化、低電圧化の要求
が高まっている。
【０００３】このような要求に対応する従来のバリスタ
としては、図６に示すような積層型バリスタがある（例
えば、特公昭５８−２３９２１号）。この積層型バリス
タ３１は、半導体セラミック層３２ａ，３２ｂ，３２
ｃ，３２ｄ，３２ｅのグリーンシートのうち必要なもの
の上に電極ペーストをスクリーン印刷して内部電極３３
ａ，３３ｂを形成し、この内部電極３３ａ，３３ｂと半
導体セラミック層３２ａ〜３２ｅとが交互に重なるよう
に積層し、各半導体セラミック層３２ａ〜３２ｅを圧着
して積層体を形成した後、この積層体を一体焼成して焼
結体３６を形成し、焼結体３６の両端面３４ａ，３４ｂ
に外部電極３５を設けることにより製造されている。
としては、図６に示すような積層型バリスタがある（例
えば、特公昭５８−２３９２１号）。この積層型バリス
タ３１は、半導体セラミック層３２ａ，３２ｂ，３２
ｃ，３２ｄ，３２ｅのグリーンシートのうち必要なもの
の上に電極ペーストをスクリーン印刷して内部電極３３
ａ，３３ｂを形成し、この内部電極３３ａ，３３ｂと半
導体セラミック層３２ａ〜３２ｅとが交互に重なるよう
に積層し、各半導体セラミック層３２ａ〜３２ｅを圧着
して積層体を形成した後、この積層体を一体焼成して焼
結体３６を形成し、焼結体３６の両端面３４ａ，３４ｂ
に外部電極３５を設けることにより製造されている。
【０００４】このような積層型バリスタ３１にあって
は、上下で対をなす各内部電極３３ａ，３３ｂの間に挟
まれた半導体セラミック層３２ｂ，３２ｄと内部電極３
３ａ，３３ｂとの界面、および半導体セラミック層３２
ｂ，３２ｄの結晶粒界における電気的障壁を利用して電
圧非直線性を得ている。また、上記各内部電極３３ａ，
３３ｂ間の半導体セラミック層３２ｂ，３２ｄの厚さ方
向における半導体セラミック粒子の粒界数や焼成時の条
件を適宜設定することによってバリスタ電圧をコントロ
ールしている。ここで、このバリスタ電圧の低電圧化を
図るには、上記半導体セラミック層３２ｂ，３２ｄの厚
さ方向のセラミック粒子の粒界数を２以下とする必要が
ある。このため、従来においては半導体セラミック層３
２ｂ，３２ｄの厚さを１５μｍ未満に設定している。
は、上下で対をなす各内部電極３３ａ，３３ｂの間に挟
まれた半導体セラミック層３２ｂ，３２ｄと内部電極３
３ａ，３３ｂとの界面、および半導体セラミック層３２
ｂ，３２ｄの結晶粒界における電気的障壁を利用して電
圧非直線性を得ている。また、上記各内部電極３３ａ，
３３ｂ間の半導体セラミック層３２ｂ，３２ｄの厚さ方
向における半導体セラミック粒子の粒界数や焼成時の条
件を適宜設定することによってバリスタ電圧をコントロ
ールしている。ここで、このバリスタ電圧の低電圧化を
図るには、上記半導体セラミック層３２ｂ，３２ｄの厚
さ方向のセラミック粒子の粒界数を２以下とする必要が
ある。このため、従来においては半導体セラミック層３
２ｂ，３２ｄの厚さを１５μｍ未満に設定している。
【０００５】
【発明が解決しようとする課題】しかしながら、一体焼
成法による積層型バリスタの製造方法では、半導体セラ
ミック層の結晶粒径を揃えることは非常に難しく、この
ため局所的に粒界数が異なり、また、焼成時等に内部電
極を突き破ってセラミック粒子が異常粒成長することは
避けられず、漏れ電流が増加したり、制限電圧が上昇し
たりして電気的特性が悪化するという問題があった。
成法による積層型バリスタの製造方法では、半導体セラ
ミック層の結晶粒径を揃えることは非常に難しく、この
ため局所的に粒界数が異なり、また、焼成時等に内部電
極を突き破ってセラミック粒子が異常粒成長することは
避けられず、漏れ電流が増加したり、制限電圧が上昇し
たりして電気的特性が悪化するという問題があった。
【０００６】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、セラミック
層の粒界数を均一に揃えることができ、また、セラミッ
ク粒子の異常成長を防止することができる積層型バリス
タを提供することにある。
れたものであり、その目的とするところは、セラミック
層の粒界数を均一に揃えることができ、また、セラミッ
ク粒子の異常成長を防止することができる積層型バリス
タを提供することにある。
【０００７】
【課題を解決するための手段】本発明の積層型バリスタ
は、複数の半導体セラミック層と内部電極を積層してな
る積層型バリスタにおいて、少なくとも内部電極で挟ま
れた半導体セラミック層が、ＣＶＤ法によって、前記内
部電極の表面に対して垂直に配向した柱状晶に形成され
ていることを特徴としている。
は、複数の半導体セラミック層と内部電極を積層してな
る積層型バリスタにおいて、少なくとも内部電極で挟ま
れた半導体セラミック層が、ＣＶＤ法によって、前記内
部電極の表面に対して垂直に配向した柱状晶に形成され
ていることを特徴としている。
【０００８】
【０００９】
【作用】本発明にあっては、少なくとも内部電極間に挟
まれている半導体セラミック層（すなわち、機能セラミ
ック層）をＣＶＤ法により形成しているので、製造工程
において当該半導体セラミック層が焼結温度にまで昇温
することがなく、高温におけるセラミック粒子の異常粒
成長等が生じなくなる。
まれている半導体セラミック層（すなわち、機能セラミ
ック層）をＣＶＤ法により形成しているので、製造工程
において当該半導体セラミック層が焼結温度にまで昇温
することがなく、高温におけるセラミック粒子の異常粒
成長等が生じなくなる。
【００１０】また、ＣＶＤ法を用いて成膜すると柱状晶
が容易に析出成長するが、これにより内部電極間の粒界
の数を制御することが可能となる。その結果、積層型バ
リスタの電気特性を劣化させることなしに小型化、低電
圧化することが可能となる
が容易に析出成長するが、これにより内部電極間の粒界
の数を制御することが可能となる。その結果、積層型バ
リスタの電気特性を劣化させることなしに小型化、低電
圧化することが可能となる
【００１１】
【実施例】図１は本発明の一実施例による積層型バリス
タＢを示す。１は表面が平滑な基板であって、例えばガ
ラス基板等を用いることができる。この基板１の上に
は、バリスタとして機能する半導体セラミック層（機能
セラミック層）３が形成され、その上に１層目の内部電
極２ａが形成され、その上に半導体セラミック層３が形
成され、さらに２層目の内部電極２ｂが形成され、さら
に半導体セラミック層３が形成され、その上に３層目の
内部電極２ａが形成される。このような工程を繰り返す
ことにより、基板１の表面には内部電極２ａ，２ｂと半
導体セラミック層３とが交互に複数層ずつ積層され、複
数層の内部電極２ａ，２ｂと複数層の半導体セラミック
層３とからなるセラミック−金属積層体４が形成されて
いる。ここで、各半導体セラミック層３はＣＶＤ法によ
って形成され、各内部電極２ａ，２ｂはＣＶＤ法、蒸着
法もしくはスパッタ法等の方法を用いて形成されてい
る。また、内部電極２ａ，２ｂはマスクを用いてパター
ン化されており、奇数層目の内部電極２ａと偶数層目の
内部電極２ｂとは、交互に反対側の端部へ引き出されて
いる。さらに、ディッピングやスパッタ等によって両端
に外部電極５ａ，５ｂが形成されており、奇数層目の内
部電極２ａが一方の外部電極５ａと導通し、偶数層目の
内部電極２ｂが他方の外部電極５ｂと導通している。ま
た、セラミック−金属積層体４の最上面には、ＳｉＯ2
膜やセラミック層などの保護層６を設けておいてもよ
い。
タＢを示す。１は表面が平滑な基板であって、例えばガ
ラス基板等を用いることができる。この基板１の上に
は、バリスタとして機能する半導体セラミック層（機能
セラミック層）３が形成され、その上に１層目の内部電
極２ａが形成され、その上に半導体セラミック層３が形
成され、さらに２層目の内部電極２ｂが形成され、さら
に半導体セラミック層３が形成され、その上に３層目の
内部電極２ａが形成される。このような工程を繰り返す
ことにより、基板１の表面には内部電極２ａ，２ｂと半
導体セラミック層３とが交互に複数層ずつ積層され、複
数層の内部電極２ａ，２ｂと複数層の半導体セラミック
層３とからなるセラミック−金属積層体４が形成されて
いる。ここで、各半導体セラミック層３はＣＶＤ法によ
って形成され、各内部電極２ａ，２ｂはＣＶＤ法、蒸着
法もしくはスパッタ法等の方法を用いて形成されてい
る。また、内部電極２ａ，２ｂはマスクを用いてパター
ン化されており、奇数層目の内部電極２ａと偶数層目の
内部電極２ｂとは、交互に反対側の端部へ引き出されて
いる。さらに、ディッピングやスパッタ等によって両端
に外部電極５ａ，５ｂが形成されており、奇数層目の内
部電極２ａが一方の外部電極５ａと導通し、偶数層目の
内部電極２ｂが他方の外部電極５ｂと導通している。ま
た、セラミック−金属積層体４の最上面には、ＳｉＯ2
膜やセラミック層などの保護層６を設けておいてもよ
い。
【００１２】上記のようにＣＶＤ法によってセラミック
粒子を堆積させると、セラミック粒子は内部電極２ａ，
２ｂの面に対して垂直に柱状に成長して柱状晶が析出成
長する（図５（ｂ）参照）。この結果、内部電極２ａ，
２ｂ間はほとんど粒界の存在しない状態となり、内部電
極２ａ，２ｂ間の粒界の数を容易に制御可能となる。ま
た、ＣＶＤ法によれば、半導体セラミック層３が焼結温
度まで加熱昇温されることがないので、高温におけるセ
ラミック粒子の異常粒成長を防止することができる。
粒子を堆積させると、セラミック粒子は内部電極２ａ，
２ｂの面に対して垂直に柱状に成長して柱状晶が析出成
長する（図５（ｂ）参照）。この結果、内部電極２ａ，
２ｂ間はほとんど粒界の存在しない状態となり、内部電
極２ａ，２ｂ間の粒界の数を容易に制御可能となる。ま
た、ＣＶＤ法によれば、半導体セラミック層３が焼結温
度まで加熱昇温されることがないので、高温におけるセ
ラミック粒子の異常粒成長を防止することができる。
【００１３】なお、バリスタとして機能する内部電極２
ａ、２ｂ間の半導体セラミック層３のみをＣＶＤ法によ
って形成し、他の層の半導体セラミック層３は他の方法
によって形成しても差し支えない。また、基板１の上に
セラミック−金属積層体４を形成した後、基板１をエッ
チング等によって選択的に除去し、セラミック−金属積
層体４だけを残してその両端にディッピングやスパッタ
等によって外部電極５ａ，５ｂを形成してもよい。
ａ、２ｂ間の半導体セラミック層３のみをＣＶＤ法によ
って形成し、他の層の半導体セラミック層３は他の方法
によって形成しても差し支えない。また、基板１の上に
セラミック−金属積層体４を形成した後、基板１をエッ
チング等によって選択的に除去し、セラミック−金属積
層体４だけを残してその両端にディッピングやスパッタ
等によって外部電極５ａ，５ｂを形成してもよい。
【００１４】つぎに、本発明をより明確に説明するた
め、以下に具体的実施例を掲げて説明する。実施例１ 図２は積層型バリスタＢの製作に用いた熱ＣＶＤ装置７
の概略構成図であって、８はＣＶＤ用のチャンバー、９
は基板１をセットするためのサセプタ、１０はＯ2ガス
の給送路、１１はＡｒキャリアガスの給送路、１２はＺ
ｎ（Ｃ2Ｈ5）2のベッセル、１３はＣｏ（Ｃ5（Ｈ，ＣＨ
3）5）2のベッセル、１４はＭｎＣ3Ｈ5（ＣＯ）4のベッ
セル、１５はＢｉ（Ｃ6Ｈ5）3のベッセルであって、Ｚ
ｎ（Ｃ2Ｈ5）2、Ｃｏ（Ｃ5（Ｈ，ＣＨ3）5）2、ＭｎＣ3
Ｈ5（ＣＯ）4、Ｂｉ（Ｃ6Ｈ5）3の各ベッセル１２，１
３，１４，１５はＡｒキャリアガスの給送路１１に並列
に配置されている。
め、以下に具体的実施例を掲げて説明する。実施例１ 図２は積層型バリスタＢの製作に用いた熱ＣＶＤ装置７
の概略構成図であって、８はＣＶＤ用のチャンバー、９
は基板１をセットするためのサセプタ、１０はＯ2ガス
の給送路、１１はＡｒキャリアガスの給送路、１２はＺ
ｎ（Ｃ2Ｈ5）2のベッセル、１３はＣｏ（Ｃ5（Ｈ，ＣＨ
3）5）2のベッセル、１４はＭｎＣ3Ｈ5（ＣＯ）4のベッ
セル、１５はＢｉ（Ｃ6Ｈ5）3のベッセルであって、Ｚ
ｎ（Ｃ2Ｈ5）2、Ｃｏ（Ｃ5（Ｈ，ＣＨ3）5）2、ＭｎＣ3
Ｈ5（ＣＯ）4、Ｂｉ（Ｃ6Ｈ5）3の各ベッセル１２，１
３，１４，１５はＡｒキャリアガスの給送路１１に並列
に配置されている。
【００１５】積層型バリスタＢを製作するための基板１
として縦横各５０ｍｍ、厚さ１ｍｍのガラス基板を用
い、このガラス基板１を熱ＣＶＤ装置７のサセプタ９上
にセットした。
として縦横各５０ｍｍ、厚さ１ｍｍのガラス基板を用
い、このガラス基板１を熱ＣＶＤ装置７のサセプタ９上
にセットした。
【００１６】ついで、サセプタ９を４００℃に加熱した
状態で、Ｚｎ（Ｃ2Ｈ5）2、Ｃｏ（Ｃ5（Ｈ，ＣＨ3）5）
2、ＭｎＣ3Ｈ5（ＣＯ）4、Ｂｉ（Ｃ6Ｈ5）3の各ベッセ
ル１２，１３，１４，１５の各バルブ１６，１７，１
８，１９を開き、気化したＺｎ（Ｃ2Ｈ5）2、Ｃｏ（Ｃ5
（Ｈ，ＣＨ3）5）2、ＭｎＣ3Ｈ5（ＣＯ）4、Ｂｉ（Ｃ6
Ｈ5）3の各原料ガスをＡｒキャリアガスに乗せてチャン
バー８へ送り、この原料ガスをＯ2ガスと共にガラス基
板１に吹き付けて反応させ、厚さ約５μｍの酸化亜鉛薄
膜２０（半導体セラミック層３）を形成した（以下、酸
化亜鉛薄膜形成工程という）。この、各ベッセル１２〜
１５の温度、Ａｒガスの流量、チャンバー８内の圧力を
調節し、酸化亜鉛薄膜２０の組成が、（Ｚｎ0.980Ｃｏ
0.010Ｍｎ0. 005Ｂｉ0.005）となるようにした。
状態で、Ｚｎ（Ｃ2Ｈ5）2、Ｃｏ（Ｃ5（Ｈ，ＣＨ3）5）
2、ＭｎＣ3Ｈ5（ＣＯ）4、Ｂｉ（Ｃ6Ｈ5）3の各ベッセ
ル１２，１３，１４，１５の各バルブ１６，１７，１
８，１９を開き、気化したＺｎ（Ｃ2Ｈ5）2、Ｃｏ（Ｃ5
（Ｈ，ＣＨ3）5）2、ＭｎＣ3Ｈ5（ＣＯ）4、Ｂｉ（Ｃ6
Ｈ5）3の各原料ガスをＡｒキャリアガスに乗せてチャン
バー８へ送り、この原料ガスをＯ2ガスと共にガラス基
板１に吹き付けて反応させ、厚さ約５μｍの酸化亜鉛薄
膜２０（半導体セラミック層３）を形成した（以下、酸
化亜鉛薄膜形成工程という）。この、各ベッセル１２〜
１５の温度、Ａｒガスの流量、チャンバー８内の圧力を
調節し、酸化亜鉛薄膜２０の組成が、（Ｚｎ0.980Ｃｏ
0.010Ｍｎ0. 005Ｂｉ0.005）となるようにした。
【００１７】次に、酸化亜鉛薄膜２０の上にメタルマス
クをセットし、図３（ａ）に示すように、スパッタ法に
より酸化亜鉛薄膜２０の上に厚さ約２μｍのＰｔ薄膜２
１ａ（内部電極２ａ）を形成した（以下、Ｐｔ薄膜形成
第１工程という）。図３（ｂ）は図３（ａ）のＸ部拡大
図であって、斜線を施した領域は１素子分に相当する領
域を示し、図３（ｂ）に記入されている数字は各部の寸
法（単位ｍｍ）を示している。
クをセットし、図３（ａ）に示すように、スパッタ法に
より酸化亜鉛薄膜２０の上に厚さ約２μｍのＰｔ薄膜２
１ａ（内部電極２ａ）を形成した（以下、Ｐｔ薄膜形成
第１工程という）。図３（ｂ）は図３（ａ）のＸ部拡大
図であって、斜線を施した領域は１素子分に相当する領
域を示し、図３（ｂ）に記入されている数字は各部の寸
法（単位ｍｍ）を示している。
【００１８】ついで、再び酸化亜鉛薄膜形成工程により
Ｐｔ薄膜２１ａの上に酸化亜鉛薄膜２０を約５μｍ生成
させた。
Ｐｔ薄膜２１ａの上に酸化亜鉛薄膜２０を約５μｍ生成
させた。
【００１９】次に、最上層の酸化亜鉛薄膜２０の上にメ
タルマスクをセットし、図４（ａ）に示すように、スパ
ッタ法により酸化亜鉛薄膜２０の上に厚さ約２μｍのＰ
ｔ薄膜２１ｂ（内部電極２ｂ）を形成した（以下、Ｐｔ
薄膜形成第２工程という）。図４（ｂ）は図４（ａ）の
Ｙ部拡大図であって、斜線を施した領域は１素子分に相
当する領域を示し、図４（ｂ）に記入されている数字は
寸法（単位ｍｍ）を示している。
タルマスクをセットし、図４（ａ）に示すように、スパ
ッタ法により酸化亜鉛薄膜２０の上に厚さ約２μｍのＰ
ｔ薄膜２１ｂ（内部電極２ｂ）を形成した（以下、Ｐｔ
薄膜形成第２工程という）。図４（ｂ）は図４（ａ）の
Ｙ部拡大図であって、斜線を施した領域は１素子分に相
当する領域を示し、図４（ｂ）に記入されている数字は
寸法（単位ｍｍ）を示している。
【００２０】このように、酸化亜鉛薄膜形成−Ｐｔ薄膜
形成第１−酸化亜鉛薄膜形成−Ｐｔ薄膜形成第２の各工
程を２回繰り返し、最後にスパッタ法によりＳｉＯ2膜
（保護膜６）を約１μｍ形成し、ガラス基板１の上にセ
ラミック−金属積層体４を得た。
形成第１−酸化亜鉛薄膜形成−Ｐｔ薄膜形成第２の各工
程を２回繰り返し、最後にスパッタ法によりＳｉＯ2膜
（保護膜６）を約１μｍ形成し、ガラス基板１の上にセ
ラミック−金属積層体４を得た。
【００２１】この後、図３（ｂ）及び図４（ｂ）の破線
Ｃ（切り代Ｃｔ＝０.１ｍｍとした）に沿ってダイシン
グソーによりセラミック−金属積層体４を素子毎にカッ
トした。１素子ずつにカットしたセラミック−金属積層
体４の両端にディッピングによりＡｇペーストを付け、
６００℃で焼き付けて外部電極５ａ，５ｂを形成し、積
層型バリスタＢを得た。
Ｃ（切り代Ｃｔ＝０.１ｍｍとした）に沿ってダイシン
グソーによりセラミック−金属積層体４を素子毎にカッ
トした。１素子ずつにカットしたセラミック−金属積層
体４の両端にディッピングによりＡｇペーストを付け、
６００℃で焼き付けて外部電極５ａ，５ｂを形成し、積
層型バリスタＢを得た。
【００２２】試験結果 積層型バリスタの効果を確認するための試験を行なっ
た。この試験は、実施例１の製造方法により多数の積層
型バリスタ（本実施例試料）を作製し、これらの積層型
バリスタを用い、１ｍＡの電流を通電した時のバリスタ
電圧Ｖ1mA、静電容量Ｃの平均値及び各変化率（３ＣＶ
％）を測定すると共に、制限電圧比Ｖ2A／Ｖ1mA（但
し、Ｖ2Aは２Ａ通電時のバリスタ電圧）及び８Ａ×２０
μsecの三角電流波を印加したときのサージ耐量を測定
した。
た。この試験は、実施例１の製造方法により多数の積層
型バリスタ（本実施例試料）を作製し、これらの積層型
バリスタを用い、１ｍＡの電流を通電した時のバリスタ
電圧Ｖ1mA、静電容量Ｃの平均値及び各変化率（３ＣＶ
％）を測定すると共に、制限電圧比Ｖ2A／Ｖ1mA（但
し、Ｖ2Aは２Ａ通電時のバリスタ電圧）及び８Ａ×２０
μsecの三角電流波を印加したときのサージ耐量を測定
した。
【００２３】また、比較のため図６に示したような従来
例の積層型バリスタ（従来試料）を同数作製し、同一項
目について試験を行なった。本実施例及び従来試料につ
いて得られた試験結果を表１に示す。
例の積層型バリスタ（従来試料）を同数作製し、同一項
目について試験を行なった。本実施例及び従来試料につ
いて得られた試験結果を表１に示す。
【００２４】
【表１】
【００２５】表１によれば、本実施例試料の場合、従来
試料に対してバリスタ電圧Ｖ1mAと静電容量Ｃの変化率
（３ＣＶ％）が１／１０以下に小さくなっており、バリ
スタ電圧Ｖ1mA及び静電容量Ｃのバラツキが小さくなっ
ていることが分かる。また、サージ耐量が大幅に向上
し、さらに、制限電圧比も小さくなっている。
試料に対してバリスタ電圧Ｖ1mAと静電容量Ｃの変化率
（３ＣＶ％）が１／１０以下に小さくなっており、バリ
スタ電圧Ｖ1mA及び静電容量Ｃのバラツキが小さくなっ
ていることが分かる。また、サージ耐量が大幅に向上
し、さらに、制限電圧比も小さくなっている。
【００２６】本実施例試料と従来試料について、断面組
織の観察を行ったところ、従来試料では、図５（ａ）に
示すように酸化亜鉛結晶粒子２２が不規則形状をしてお
り、結晶粒径もバラツキが大きく、このため内部電極３
３ａ，３３ｂ間の酸化亜鉛の粒界数も局所的にバラツキ
が多くなっている。一方、本実施例試料では、図５
（ｂ）に示すように酸化亜鉛の結晶粒子２３は内部電極
２ａ，２ｂの表面に対して垂直に柱状に成長しており、
内部電極２ａ，２ｂ間は酸化亜鉛の粒界がほとんど存在
しない組織となっている。
織の観察を行ったところ、従来試料では、図５（ａ）に
示すように酸化亜鉛結晶粒子２２が不規則形状をしてお
り、結晶粒径もバラツキが大きく、このため内部電極３
３ａ，３３ｂ間の酸化亜鉛の粒界数も局所的にバラツキ
が多くなっている。一方、本実施例試料では、図５
（ｂ）に示すように酸化亜鉛の結晶粒子２３は内部電極
２ａ，２ｂの表面に対して垂直に柱状に成長しており、
内部電極２ａ，２ｂ間は酸化亜鉛の粒界がほとんど存在
しない組織となっている。
【００２７】なお、本実施例試料では静電容量の平均値
が比較例に比べて大きくなっているが、これは素子厚が
薄くなったためであり、電極面積、素子厚、あるいは層
数を変更することにより、容易に所定の静電容量値にす
ることが可能である。
が比較例に比べて大きくなっているが、これは素子厚が
薄くなったためであり、電極面積、素子厚、あるいは層
数を変更することにより、容易に所定の静電容量値にす
ることが可能である。
【００２８】
【発明の効果】本発明にあっては、製造工程において当
該半導体セラミック層が焼結温度にまで昇温することが
ないので、高温におけるセラミック粒子の異常粒成長等
が生じなくなる。また、ＣＶＤ法を用いて成膜すると柱
状晶が容易に析出成長するので、内部電極間の粒界の数
を制御することが可能となる。
該半導体セラミック層が焼結温度にまで昇温することが
ないので、高温におけるセラミック粒子の異常粒成長等
が生じなくなる。また、ＣＶＤ法を用いて成膜すると柱
状晶が容易に析出成長するので、内部電極間の粒界の数
を制御することが可能となる。
【００２９】この結果、漏れ電流や制限電圧の上昇等に
よって積層型バリスタの電気特性を劣化させることがな
く、電気特性を劣化させることなく積層型バリスタの小
型化、低電圧化を図ることができる。
よって積層型バリスタの電気特性を劣化させることがな
く、電気特性を劣化させることなく積層型バリスタの小
型化、低電圧化を図ることができる。
【図１】本発明の積層型バリスタの構造を示す断面図で
ある。
ある。
【図２】本発明の具体的実施例において用いた熱ＣＶＤ
装置を示す概略構成図である。
装置を示す概略構成図である。
【図３】（ａ）は基板の上に形成された内部電極を示す
平面図、（ｂ）は（ａ）のＸ部拡大図である。
平面図、（ｂ）は（ａ）のＸ部拡大図である。
【図４】（ａ）は基板の上に形成された別な内部電極を
示す平面図、（ｂ）は（ａ）のＹ部拡大図である。
示す平面図、（ｂ）は（ａ）のＹ部拡大図である。
【図５】（ａ）（ｂ）は、それぞれ従来試料及び本実施
例試料における内部電極間の組織を示す図である。
例試料における内部電極間の組織を示す図である。
【図６】従来の積層型バリスタの構造を示す断面図であ
る。
る。
１ 基板 ２ａ，２ｂ 内部電極 ３ 半導体セラミック層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 米田 康信 京都府長岡京市天神二丁目26番10号 株 式会社 村田製作所内 (56)参考文献 特開 昭59−107507（ＪＰ，Ａ) 特公 昭58−23921（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01C 7/02 - 7/22
Claims (1)
- 【請求項１】 複数の半導体セラミック層と内部電極を
積層してなる積層型バリスタにおいて、 少なくとも内部電極で挟まれた半導体セラミック層が、
ＣＶＤ法によって、前記内部電極の表面に対して垂直に
配向した柱状晶に形成されていることを特徴とする積層
型バリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16418392A JP3237202B2 (ja) | 1992-05-28 | 1992-05-28 | 積層型バリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16418392A JP3237202B2 (ja) | 1992-05-28 | 1992-05-28 | 積層型バリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335115A JPH05335115A (ja) | 1993-12-17 |
| JP3237202B2 true JP3237202B2 (ja) | 2001-12-10 |
Family
ID=15788285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16418392A Expired - Fee Related JP3237202B2 (ja) | 1992-05-28 | 1992-05-28 | 積層型バリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237202B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010122630A1 (ja) * | 2009-04-20 | 2010-10-28 | 東芝三菱電機産業システム株式会社 | 酸化亜鉛バリスタの製造方法および酸化亜鉛バリスタ |
-
1992
- 1992-05-28 JP JP16418392A patent/JP3237202B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335115A (ja) | 1993-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1997115B1 (en) | Ceramic component element and method for manufacturing the same | |
| US7012317B2 (en) | Tunable thin film capacitor | |
| KR100204345B1 (ko) | 더어미스터 | |
| US20090237859A1 (en) | Method for manufacturing monolithic ceramic electronic component and monolithic ceramic electronic component | |
| KR100693119B1 (ko) | 세라믹 부품 요소, 세라믹 부품 및 그 제조 방법 | |
| EP0548394A1 (en) | A laminated semiconductor ceramic capacitor with a grain boundary-insulated structure and a method for producing the same | |
| JP3237202B2 (ja) | 積層型バリスタ | |
| JPH05335173A (ja) | 積層セラミック電子部品及びその製造方法 | |
| JP4907138B2 (ja) | チップ型ｎｔｃ素子 | |
| US10043604B2 (en) | Voltage-nonlinear resistor element and method for producing the same | |
| JPS6253923B2 (ja) | ||
| JP5093946B2 (ja) | 可変容量コンデンサおよび製造方法 | |
| KR100533578B1 (ko) | 적층형 압전 세라믹 소자의 제조방법 | |
| JP2666605B2 (ja) | 積層型バリスタ | |
| JP4798870B2 (ja) | 可変容量コンデンサ | |
| JPH0745402A (ja) | 積層ｐｔｃサーミスタ | |
| JP2001291604A (ja) | チップ形積層サーミスタ及びその製造方法 | |
| JPH10199708A (ja) | 温度センサ | |
| EP1598870A1 (en) | Thin-film capacitative element and electronic circuit or electronic equipment including the same | |
| JPH04234102A (ja) | 薄膜バリスタ | |
| JP2001196203A (ja) | チップ型サーミスタ | |
| JPH05152103A (ja) | サーミスタ素子の製造方法 | |
| JPH02148803A (ja) | 薄膜型電圧非直線抵抗器 | |
| JPH03239302A (ja) | 磁器半導体素子及び磁器半導体素子の製造方法 | |
| JPS6236606B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071005 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081005 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091005 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |