JPH0744506A - 分散処理装置 - Google Patents
分散処理装置Info
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- JPH0744506A JPH0744506A JP18428693A JP18428693A JPH0744506A JP H0744506 A JPH0744506 A JP H0744506A JP 18428693 A JP18428693 A JP 18428693A JP 18428693 A JP18428693 A JP 18428693A JP H0744506 A JPH0744506 A JP H0744506A
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Abstract
(57)【要約】
【目的】複数のディジタルＬＳＩで構成されるディジタ
ルシステムの各ＬＳＩに対する制御の効率化を図る。 【構成】サブマスタＬＳＩ３３とスレーブＬＳＩ４４，
５５との間を接続するデータバス７７を備える。サブマ
スタＬＳＩ３３が、スレーブＬＳＩ４４，５５を従属的
に制御する制御信号を供給する制御回路３７を備え、デ
ータバス７７を経由してこれらスレーブＬＳＩ４４，５
５をさらに制御する。
ルシステムの各ＬＳＩに対する制御の効率化を図る。 【構成】サブマスタＬＳＩ３３とスレーブＬＳＩ４４，
５５との間を接続するデータバス７７を備える。サブマ
スタＬＳＩ３３が、スレーブＬＳＩ４４，５５を従属的
に制御する制御信号を供給する制御回路３７を備え、デ
ータバス７７を経由してこれらスレーブＬＳＩ４４，５
５をさらに制御する。
Description
【０００１】
【産業上の利用分野】本発明は分散処理装置に関し、特
にシリアルバスによりマイクロプロセッサやメモリ等の
複数のディジタル大規模集積回路（以下ＬＳＩ）を接続
して構成される分散処理装置に関する。
にシリアルバスによりマイクロプロセッサやメモリ等の
複数のディジタル大規模集積回路（以下ＬＳＩ）を接続
して構成される分散処理装置に関する。
【０００２】
【従来の技術】近年、集積回路の高密度化および製造技
術の進歩にともなう高機能化により、高性能のマイクロ
プロセッサや大容量メモリ等の大規模集積回路（ＬＳ
Ｉ）が広く用いられるようになってきている。また、こ
のようなＬＳＩを複数個用い、大規模な処理な行なう分
散処理装置も普及しつつある。このような分散処理装置
において、構成要素である各々のＬＳＩの動作制御およ
び各々のＬＳＩ相互間の動作状態の管理方法として、従
来は、マイクロプロセッサから成る中央処理装置（ＣＰ
Ｕ）を含みシステム全体を制御する機能を有するマスタ
ＬＳＩが、システムが果すべき具体的処理機能をそれぞ
れ実行する複数のスレーブＬＳＩをシリアルデータバス
を経由して制御するというものであった。
術の進歩にともなう高機能化により、高性能のマイクロ
プロセッサや大容量メモリ等の大規模集積回路（ＬＳ
Ｉ）が広く用いられるようになってきている。また、こ
のようなＬＳＩを複数個用い、大規模な処理な行なう分
散処理装置も普及しつつある。このような分散処理装置
において、構成要素である各々のＬＳＩの動作制御およ
び各々のＬＳＩ相互間の動作状態の管理方法として、従
来は、マイクロプロセッサから成る中央処理装置（ＣＰ
Ｕ）を含みシステム全体を制御する機能を有するマスタ
ＬＳＩが、システムが果すべき具体的処理機能をそれぞ
れ実行する複数のスレーブＬＳＩをシリアルデータバス
を経由して制御するというものであった。
【０００３】従来の分散処理装置を示す図５を参照する
と、この図に示す従来の分散処理装置は、上述したスレ
ーブＬＳＩ１〜５と、マスタＬＳＩ６と、データＤとク
ロックＣＫおよびビジー信号Ｂをそれぞれ伝送するデー
タ線とクロック線およびビジー線とから成りこれらスレ
ーブおよびマスタＬＳＩを相互に接続するシリアル伝送
方式のデータバス７とを備える。
と、この図に示す従来の分散処理装置は、上述したスレ
ーブＬＳＩ１〜５と、マスタＬＳＩ６と、データＤとク
ロックＣＫおよびビジー信号Ｂをそれぞれ伝送するデー
タ線とクロック線およびビジー線とから成りこれらスレ
ーブおよびマスタＬＳＩを相互に接続するシリアル伝送
方式のデータバス７とを備える。
【０００４】マスタＬＳＩ６の各スレーブＬＳＩ１〜５
に対する動作制御は、データバス７を用いたシリアル伝
送方式の相互通信によって行われる。
に対する動作制御は、データバス７を用いたシリアル伝
送方式の相互通信によって行われる。
【０００５】マスタＬＳＩ６が伝送線路を介して各スレ
ーブＬＳＩの動作を制御する場合の通信シーケンス図で
ある図６を参照すると、初期リセットはシステムの電源
投入時やその他の全系動作の初期化時に、マスタＬＳＩ
６のスレーブＬＳＩ１〜５に対する動作状態の初期化の
ための制御であり、ここでは、全部のスレーブＬＳＩ１
〜５に対する一斉同報通信により行っている。初期リセ
ットの完了後、マスタＬＳＩ６は、スレーブＬＳＩ１〜
５に対する個別の動作制御をデータバス７を経由して時
系列的に行う。まず、マスタＬＳＩ６は、スレーブＬＳ
Ｉ１を個別通信相手に選定し、動作条件設定用の制御信
号を送信する。スレーブＬＳＩ１は、この動作制御信号
を正常に受信した場合には、これにより設定される動作
条件にしたがって動作すると共に、マスタＬＳＩ６に対
して肯定応答（ＡＣＫ）を返送する。マスタＬＳＩ６
は、このＡＣＫ信号の受信によりスレーブＬＳＩ１に対
する動作制御の正常設定を認識するとともにこの制御通
信を完了する。この後、同様にスレーブＬＳＩ２〜５に
対する個別動作制御あるいはスレーブＬＳＩ１，２等に
対する再度の個別動作制御を行う。
ーブＬＳＩの動作を制御する場合の通信シーケンス図で
ある図６を参照すると、初期リセットはシステムの電源
投入時やその他の全系動作の初期化時に、マスタＬＳＩ
６のスレーブＬＳＩ１〜５に対する動作状態の初期化の
ための制御であり、ここでは、全部のスレーブＬＳＩ１
〜５に対する一斉同報通信により行っている。初期リセ
ットの完了後、マスタＬＳＩ６は、スレーブＬＳＩ１〜
５に対する個別の動作制御をデータバス７を経由して時
系列的に行う。まず、マスタＬＳＩ６は、スレーブＬＳ
Ｉ１を個別通信相手に選定し、動作条件設定用の制御信
号を送信する。スレーブＬＳＩ１は、この動作制御信号
を正常に受信した場合には、これにより設定される動作
条件にしたがって動作すると共に、マスタＬＳＩ６に対
して肯定応答（ＡＣＫ）を返送する。マスタＬＳＩ６
は、このＡＣＫ信号の受信によりスレーブＬＳＩ１に対
する動作制御の正常設定を認識するとともにこの制御通
信を完了する。この後、同様にスレーブＬＳＩ２〜５に
対する個別動作制御あるいはスレーブＬＳＩ１，２等に
対する再度の個別動作制御を行う。
【０００６】これら通信をシリアル伝送により行う場合
のデータバス上のデータおよび通信制御信号データのタ
イムチャートを示す図７を参照すると、データ線上で授
受されるデータ信号Ｄは所定のビット長のアドレス信
号、動作制御データ信号および通信制御ビット信号から
構成されている。アドレス信号はスレーブＬＳＩ１〜５
の各々に割当てた固有アドレス値である。マスタＬＳＩ
６はまず、動作制御対象のスレーブＬＳＩ１のアドレス
Ａを送信した後、スレーブＬＳＩ１に対する動作制御信
号Ｄを送信する。データ線上に送信されたアドレス信号
と自己のアドレス値と一致したスレーブＬＳＩ１はこれ
を受信し、これに続く動作制御データを受け、その制御
に応じ自己の動作状態を設定する。スレーブＬＳＩ２〜
５に対して同様に行う。通信および制御の正常動作確認
のための通信制御ビット信号は、アドレス信号の直後お
よび動作制御データ信号の直後に付加される。また、こ
の通信制御ビット信号（図中の＊）の送信期間にマスタ
ＬＳＩ６に対するスレーブＬＳＩ１からのＡＣＫ信号の
返送期間を設定している。実際のＡＣＫ信号の送受信は
ビジー信号線上で行われる。マスタＬＳＩ６のビジー出
力ＢＡはアドレス信号および動作制御データ信号の送出
期間およびアクティブ状態（ローレベル）を示し、ＡＣ
Ｋ信号受信タイミング期間中はハイインピーダンス状態
（ハイレベル）とする。一方、スレーブＬＳＩ１〜５の
ビジー出力はＢＢ〜ＢＥ、マスタＬＳＩ６がアドレス信
号および動作制御データ信号の送出期間はハイインピー
ダンス状態となっており、送られてくるアドレス信号が
自己のアドレスと一致した場合に、上述したＡＣＫ信号
返送期間の設定およびローレベル出力を行い、またこれ
に続く動作制御データ信号を正常受信した場合にもＡＣ
Ｋ信号返送期間の設定およびローレベル出力を行う事に
より、これをマスタＬＳＩ６に対するＡＣＫ信号とす
る。ここで、これらアドレス信号，動作制御データ信
号，通信制御ビット信号およびビジー出力信号ＢＡ〜Ｂ
Ｅの各々のタイミングはマスタＬＳＩ６から供給される
クロック信号線上のクロック信号ＣＫによって同期がと
られている。
のデータバス上のデータおよび通信制御信号データのタ
イムチャートを示す図７を参照すると、データ線上で授
受されるデータ信号Ｄは所定のビット長のアドレス信
号、動作制御データ信号および通信制御ビット信号から
構成されている。アドレス信号はスレーブＬＳＩ１〜５
の各々に割当てた固有アドレス値である。マスタＬＳＩ
６はまず、動作制御対象のスレーブＬＳＩ１のアドレス
Ａを送信した後、スレーブＬＳＩ１に対する動作制御信
号Ｄを送信する。データ線上に送信されたアドレス信号
と自己のアドレス値と一致したスレーブＬＳＩ１はこれ
を受信し、これに続く動作制御データを受け、その制御
に応じ自己の動作状態を設定する。スレーブＬＳＩ２〜
５に対して同様に行う。通信および制御の正常動作確認
のための通信制御ビット信号は、アドレス信号の直後お
よび動作制御データ信号の直後に付加される。また、こ
の通信制御ビット信号（図中の＊）の送信期間にマスタ
ＬＳＩ６に対するスレーブＬＳＩ１からのＡＣＫ信号の
返送期間を設定している。実際のＡＣＫ信号の送受信は
ビジー信号線上で行われる。マスタＬＳＩ６のビジー出
力ＢＡはアドレス信号および動作制御データ信号の送出
期間およびアクティブ状態（ローレベル）を示し、ＡＣ
Ｋ信号受信タイミング期間中はハイインピーダンス状態
（ハイレベル）とする。一方、スレーブＬＳＩ１〜５の
ビジー出力はＢＢ〜ＢＥ、マスタＬＳＩ６がアドレス信
号および動作制御データ信号の送出期間はハイインピー
ダンス状態となっており、送られてくるアドレス信号が
自己のアドレスと一致した場合に、上述したＡＣＫ信号
返送期間の設定およびローレベル出力を行い、またこれ
に続く動作制御データ信号を正常受信した場合にもＡＣ
Ｋ信号返送期間の設定およびローレベル出力を行う事に
より、これをマスタＬＳＩ６に対するＡＣＫ信号とす
る。ここで、これらアドレス信号，動作制御データ信
号，通信制御ビット信号およびビジー出力信号ＢＡ〜Ｂ
Ｅの各々のタイミングはマスタＬＳＩ６から供給される
クロック信号線上のクロック信号ＣＫによって同期がと
られている。
【０００７】上述の第１の従来の分散処理装置は、制御
対象のスレーブＬＳＩの数が増加すると、これら各々の
スレーブＬＳＩの個別制御の所要時間も増大するととも
に、マスタＬＳＩの制御負荷も増大するため、迅速な制
御動作が困難になる。この解決のため、例えば、特公昭
６１−１９０６４号公報記載のように、全体制御用の主
ＣＰＵから成るマスタＬＳＩのほかに並列処理用の副Ｃ
ＰＵを備え、プログラムを予め分割してメモリに格納し
ておき、これら並列処理プログラムにより複数の副ＣＰ
Ｕを用いて並列処理を実行することにより制御動作の高
速化を図る第２の従来の分割処理装置が提案されてい
る。
対象のスレーブＬＳＩの数が増加すると、これら各々の
スレーブＬＳＩの個別制御の所要時間も増大するととも
に、マスタＬＳＩの制御負荷も増大するため、迅速な制
御動作が困難になる。この解決のため、例えば、特公昭
６１−１９０６４号公報記載のように、全体制御用の主
ＣＰＵから成るマスタＬＳＩのほかに並列処理用の副Ｃ
ＰＵを備え、プログラムを予め分割してメモリに格納し
ておき、これら並列処理プログラムにより複数の副ＣＰ
Ｕを用いて並列処理を実行することにより制御動作の高
速化を図る第２の従来の分割処理装置が提案されてい
る。
【０００８】
【発明が解決しようとする課題】上述した従来の分散処
理装置は、第１の分散処理装置では、制御対象のスレー
ブＬＳＩの数が増加すると、これら各々のスレーブＬＳ
Ｉの個別制御の所要時間も増大するとともに、マスタＬ
ＳＩの制御負荷も増大するため、迅速な制御動作が困難
になるという欠点があった。また、これを解決するため
の第２の分散処理装置では、複数のＣＰＵおよびこれら
の機能配分のための周辺回路を必要とするので、ハード
ウェア規模が増大し、その結果製造コストも上昇すると
いう欠点があった。さらに、複数のスレーブＬＳＩの間
で一方の動作結果を他方の制御に用いるという制御の主
従関係がある場合には、マスタＬＳＩの制御負荷および
マスタＬＳＩとこれら主およびその従のスレーブＬＳＩ
との間の制御通信量がさらに増加するため、その間の他
のスレーブＬＳＩに対する制御通信が不可能となり、制
御効率が低下するという欠点があった。
理装置は、第１の分散処理装置では、制御対象のスレー
ブＬＳＩの数が増加すると、これら各々のスレーブＬＳ
Ｉの個別制御の所要時間も増大するとともに、マスタＬ
ＳＩの制御負荷も増大するため、迅速な制御動作が困難
になるという欠点があった。また、これを解決するため
の第２の分散処理装置では、複数のＣＰＵおよびこれら
の機能配分のための周辺回路を必要とするので、ハード
ウェア規模が増大し、その結果製造コストも上昇すると
いう欠点があった。さらに、複数のスレーブＬＳＩの間
で一方の動作結果を他方の制御に用いるという制御の主
従関係がある場合には、マスタＬＳＩの制御負荷および
マスタＬＳＩとこれら主およびその従のスレーブＬＳＩ
との間の制御通信量がさらに増加するため、その間の他
のスレーブＬＳＩに対する制御通信が不可能となり、制
御効率が低下するという欠点があった。
【０００９】
【課題を解決するための手段】本発明の分散処理装置
は、第１の制御信号を供給する第１の制御手段を含む第
１の集積回路とこの第１の制御信号により制御される第
２および第３の集積回路と、前記第１、第２および第３
の集積回路間を接続するシリアル伝送方式の第１のデー
タバスとを備える分散処理装置において、前記第２およ
び第３の集積回路との間を相互接続する第２のデータバ
スをさらに備え、前記第２の集積回路が前記第３の集積
回路を制御する第２の制御信号を供給する第２の制御手
段を備えて構成されている。
は、第１の制御信号を供給する第１の制御手段を含む第
１の集積回路とこの第１の制御信号により制御される第
２および第３の集積回路と、前記第１、第２および第３
の集積回路間を接続するシリアル伝送方式の第１のデー
タバスとを備える分散処理装置において、前記第２およ
び第３の集積回路との間を相互接続する第２のデータバ
スをさらに備え、前記第２の集積回路が前記第３の集積
回路を制御する第２の制御信号を供給する第２の制御手
段を備えて構成されている。
【００１０】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【００１１】本発明の実施例をブロックで示す図１を参
照すると、この図に示す分散制御装置は、従来と同様に
データバス７により相互接続されたスレーブＬＳＩ１，
２と、マスタＬＳＩ６とに加えて、本発明を特徴づける
データバス７７により相互接続されたサブマスタＬＳＩ
３３と、スレーブＬＳＩ４４，５５とを備える。
照すると、この図に示す分散制御装置は、従来と同様に
データバス７により相互接続されたスレーブＬＳＩ１，
２と、マスタＬＳＩ６とに加えて、本発明を特徴づける
データバス７７により相互接続されたサブマスタＬＳＩ
３３と、スレーブＬＳＩ４４，５５とを備える。
【００１２】スレーブＬＳＩ１，２，４４および５５は
それぞれ従来のスレーブＬＳＩ１，２、４、および５と
同様の機能を有する。サブマスタＬＳＩ３３はこれらス
レーブＬＳＩの機能に加えて、データバス７７を経由し
てスレーブＬＳＩ４４，５５に対する個別動作制御を行
う。マスタＬＳＩ６のスレーブＬＳＩ１，２およびサブ
マスタＬＳＩ３３に対する個別動作制御は上述の従来例
と同様の方法で行う。
それぞれ従来のスレーブＬＳＩ１，２、４、および５と
同様の機能を有する。サブマスタＬＳＩ３３はこれらス
レーブＬＳＩの機能に加えて、データバス７７を経由し
てスレーブＬＳＩ４４，５５に対する個別動作制御を行
う。マスタＬＳＩ６のスレーブＬＳＩ１，２およびサブ
マスタＬＳＩ３３に対する個別動作制御は上述の従来例
と同様の方法で行う。
【００１３】サブマスタＬＳＩ３３と、これにより動作
制御されるスレーブＬＳＩ４４あるいは５５の具体的構
成を示す図２を参照すると、サブマスタＬＳＩ３３は、
データバス７から供給されるデータＤ、クロックＣＫ、
ビジー信号Ｂを取込むインタフエース回路（Ｉ／Ｆ）３
６と、Ｉ／Ｆ３６から供給されるデータＤを解読するデ
コーダ３５とを含み所定の機能を実行するととにスレー
ブＬＳＩ４４，５５に対する制御信号ＣＤを生成する信
号処理回路３４と、スイッチ回路３８とＩ／Ｆ３９とを
含み制御信号ＣＤとＩ／Ｆ３６から供給されるデータ
Ｄ、クロックＣＫ、ビジー信号Ｂとを切替て各々データ
ＤＭ，クロックＣＫ，ビジー信号ＢＭＢおよび対応する
制御信号ＣＸを生成してスレーブＬＳＩ４４，５５に対
する制御信号としてデータバス７７に供給する制御回路
３７とを備える。
制御されるスレーブＬＳＩ４４あるいは５５の具体的構
成を示す図２を参照すると、サブマスタＬＳＩ３３は、
データバス７から供給されるデータＤ、クロックＣＫ、
ビジー信号Ｂを取込むインタフエース回路（Ｉ／Ｆ）３
６と、Ｉ／Ｆ３６から供給されるデータＤを解読するデ
コーダ３５とを含み所定の機能を実行するととにスレー
ブＬＳＩ４４，５５に対する制御信号ＣＤを生成する信
号処理回路３４と、スイッチ回路３８とＩ／Ｆ３９とを
含み制御信号ＣＤとＩ／Ｆ３６から供給されるデータ
Ｄ、クロックＣＫ、ビジー信号Ｂとを切替て各々データ
ＤＭ，クロックＣＫ，ビジー信号ＢＭＢおよび対応する
制御信号ＣＸを生成してスレーブＬＳＩ４４，５５に対
する制御信号としてデータバス７７に供給する制御回路
３７とを備える。
【００１４】スレーブＬＳＩ４４は、データバス７７を
経由して制御回路３７から供給される制御信号対応のＩ
／Ｆ４６と、Ｉ／Ｆ４６から供給される制御信号をデコ
ードするため制御信号ＣＸに応答するスイッチ回路５０
によりいずれか一方が選択されるデコーダ４８，４９を
含み信号処理回路４５対応の制御信号を生成する制御回
路４７と、制御信号により所定の機能を実行する信号処
理回路４５とを備える。
経由して制御回路３７から供給される制御信号対応のＩ
／Ｆ４６と、Ｉ／Ｆ４６から供給される制御信号をデコ
ードするため制御信号ＣＸに応答するスイッチ回路５０
によりいずれか一方が選択されるデコーダ４８，４９を
含み信号処理回路４５対応の制御信号を生成する制御回
路４７と、制御信号により所定の機能を実行する信号処
理回路４５とを備える。
【００１５】データバス７７はサブマスタＬＩＳ３３お
よびスレーブＬＳＩ４４，５５間のデータＤ、クロック
ＣＫ、ビジー信号Ｂ対応のデータ線、クロック線、ビジ
ー線に加えて、制御信号ＣＸを伝送する制御線を含む。
よびスレーブＬＳＩ４４，５５間のデータＤ、クロック
ＣＫ、ビジー信号Ｂ対応のデータ線、クロック線、ビジ
ー線に加えて、制御信号ＣＸを伝送する制御線を含む。
【００１６】サブマスタＬＳＩ３３はＩ／Ｆ３６を介し
てデータバス７からの信号を取り込み、デコード回路３
５，およびスイッチ回路３８の一方の入力に供給する。
デコード回路３５の解読結果に応答し信号処理回路３４
は所定の機能を実行する。また、信号処理回路３４はス
レーブＬＳＩ４４（及び５５）に対する個別動作制御信
号を生成し、スイッチ回路８の他方の入力に供給する。
スイッチ回路８の出力は制御信号ＣＸとともにＩ／Ｆ３
９を介して、データバス７７上に送出される。スレーブ
ＬＳＩ４４（および５５）は、データバス７７からの制
御信号ＣＸを直接制御回路４７の制御入力として供給を
受けるとともにその他の信号をＩ／Ｆ４６を介して制御
回路４７の入力として供給を受ける。
てデータバス７からの信号を取り込み、デコード回路３
５，およびスイッチ回路３８の一方の入力に供給する。
デコード回路３５の解読結果に応答し信号処理回路３４
は所定の機能を実行する。また、信号処理回路３４はス
レーブＬＳＩ４４（及び５５）に対する個別動作制御信
号を生成し、スイッチ回路８の他方の入力に供給する。
スイッチ回路８の出力は制御信号ＣＸとともにＩ／Ｆ３
９を介して、データバス７７上に送出される。スレーブ
ＬＳＩ４４（および５５）は、データバス７７からの制
御信号ＣＸを直接制御回路４７の制御入力として供給を
受けるとともにその他の信号をＩ／Ｆ４６を介して制御
回路４７の入力として供給を受ける。
【００１７】制御回路４７の２つのデコーダ４８，４９
は、それぞれ、サブマスタＬＳＩ３３およびマスタＬＳ
Ｉ６に対応し、制御信号ＣＸおよびスイッチ回路５０に
よりいずれか一方が選択されて動作する。制御回路４７
の出力すなわちこれらデコーダ４８，４９の解読結果は
信号処理回路４５に供給され、この解読結果に基ずき信
号処理回路４５はスレーブＬＳＩ４４の所定の機能を実
行させる。
は、それぞれ、サブマスタＬＳＩ３３およびマスタＬＳ
Ｉ６に対応し、制御信号ＣＸおよびスイッチ回路５０に
よりいずれか一方が選択されて動作する。制御回路４７
の出力すなわちこれらデコーダ４８，４９の解読結果は
信号処理回路４５に供給され、この解読結果に基ずき信
号処理回路４５はスレーブＬＳＩ４４の所定の機能を実
行させる。
【００１８】本実施例の通信シーケンス図である図３を
参照して動作を説明すると、上述の従来例と同様に、シ
ステムの初期リセットは、マスターＬＳＩ６がスレーブ
ＬＳＩ１，２，４４，５５およびサブマスタＬＳＩ３３
に対して一斉同報通信により行う（ａ）。初期リセット
の完了後、マスタＬＳＩ６は各スレーブＬＳＩ１，２お
よびサブマスタＬＳＩ３３を個別に通信相手に選定し、
従来と同様のシーケンスによりそれぞれの動作条件を順
次設定する（（ｂ）〜（ｄ））。次に、マスタＬＳＩ６
との個別制御通信によって自己の動作条件が定まったサ
ブマスタＬＳＩ３３は、スレーブＬＳＩ４４を個別に通
信相手に選定し、動作条件を設定する制御信号をデータ
バス７７を経由して送信する。スレーブＬＳＩ４４はサ
ブマスタＬＳＩ３３から送信された動作制御信号を正常
に受信した場合には、これにより設定される動作条件に
したがって動作すると共に、サブマスタＬＳＩ３３に対
してＡＣＫを返送する。サブマスタＬＳＩ３３は、ＡＣ
Ｋ信号受信によって通信相手に対する動作制御が正常に
設定された事を認識し、この通信相手との制御通信を完
了する。同様にスレーブＬＳＩ５５に対して動作制御を
行う（（ｇ）〜（ｈ））。ここで、サブマスタＬＳＩ３
３のスレーブＬＳＩ４４，および５５に対する動作制御
がデータバス７７を経由して行われている期間は、この
制御通信がデータバス７上の制御通信に何等制約を与え
るものではないので、マスタＬＳＩ６が、例えばスレー
ブＬＳＩ１１，及び２に対する制御通信を行うことがで
きる（（ｅ）〜（ｆ））。
参照して動作を説明すると、上述の従来例と同様に、シ
ステムの初期リセットは、マスターＬＳＩ６がスレーブ
ＬＳＩ１，２，４４，５５およびサブマスタＬＳＩ３３
に対して一斉同報通信により行う（ａ）。初期リセット
の完了後、マスタＬＳＩ６は各スレーブＬＳＩ１，２お
よびサブマスタＬＳＩ３３を個別に通信相手に選定し、
従来と同様のシーケンスによりそれぞれの動作条件を順
次設定する（（ｂ）〜（ｄ））。次に、マスタＬＳＩ６
との個別制御通信によって自己の動作条件が定まったサ
ブマスタＬＳＩ３３は、スレーブＬＳＩ４４を個別に通
信相手に選定し、動作条件を設定する制御信号をデータ
バス７７を経由して送信する。スレーブＬＳＩ４４はサ
ブマスタＬＳＩ３３から送信された動作制御信号を正常
に受信した場合には、これにより設定される動作条件に
したがって動作すると共に、サブマスタＬＳＩ３３に対
してＡＣＫを返送する。サブマスタＬＳＩ３３は、ＡＣ
Ｋ信号受信によって通信相手に対する動作制御が正常に
設定された事を認識し、この通信相手との制御通信を完
了する。同様にスレーブＬＳＩ５５に対して動作制御を
行う（（ｇ）〜（ｈ））。ここで、サブマスタＬＳＩ３
３のスレーブＬＳＩ４４，および５５に対する動作制御
がデータバス７７を経由して行われている期間は、この
制御通信がデータバス７上の制御通信に何等制約を与え
るものではないので、マスタＬＳＩ６が、例えばスレー
ブＬＳＩ１１，及び２に対する制御通信を行うことがで
きる（（ｅ）〜（ｆ））。
【００１９】これらの通信がシリアル伝送により行われ
る場合の各伝送線路上のデータ，及び通信制御信号のデ
ータのタイムチャートを示す図４を参照すると、データ
Ｄ，クロックＣＫ，マスタＬＳＩ６，及びスレーブＬＳ
Ｉ１，２のビジー出力Ｂは図７に示した従来技術のタイ
ムチャートと同様であり、その動作についても概略同様
である。また、サブマスタＬＳＩ３３のビジー出力ＢＭ
Ａ，（およびマスタＬＳＩ６のビジー出力ＢＡ）はデー
タバス７のビジー線上の信号である。サブマスタＬＳＩ
３３のデータＤＭ及びクロックＣＫはデータバス７７の
データ線，クロック線上の信号に対応し、サブマスタＬ
ＳＩ３３のビジー出力ＢＭＢおよびスレーブＬＳＩ４
４，５５のビジー出力ＢＳＡ，ＢＳＢは、データバス７
７のビジー線上の信号に対応する。また、クロック信号
ＣＫがこれらデータバス７，７７共通のクロック信号と
して用いられている。サブマスタＬＳＩ３３はマスタＬ
ＳＩ６との制御通信によって自己の動作条件が定まった
後、スレーブＬＳＩ４４および５５に対して個別に動作
制御を行う。この動作制御は、マスタＬＳＩ６による方
法と同様にサブマスタＬＳＩ３３が動作制御対象のスレ
ーブＬＳＩのアドレスを通信した後、動作制御信号を送
信する。データバス７７に送信されたアドレス信号と自
己のアドレス値と一致したスレーブＬＳＩは、このアド
レスおよびこれに続く動作制御データを受信し、これに
応答し自己の動作状態を設定する（（ｇ）〜（ｈ））。
また、この動作制御信号を正常受信したかの認識である
ＡＣＫ信号はデータバス７７を経由して返送される。こ
の時のアドレス信号，動作制御信号，通信制御ビット信
号，及びビジー出力信号の各々のタイミングはクロック
信号ＣＫによって同期がとられている。
る場合の各伝送線路上のデータ，及び通信制御信号のデ
ータのタイムチャートを示す図４を参照すると、データ
Ｄ，クロックＣＫ，マスタＬＳＩ６，及びスレーブＬＳ
Ｉ１，２のビジー出力Ｂは図７に示した従来技術のタイ
ムチャートと同様であり、その動作についても概略同様
である。また、サブマスタＬＳＩ３３のビジー出力ＢＭ
Ａ，（およびマスタＬＳＩ６のビジー出力ＢＡ）はデー
タバス７のビジー線上の信号である。サブマスタＬＳＩ
３３のデータＤＭ及びクロックＣＫはデータバス７７の
データ線，クロック線上の信号に対応し、サブマスタＬ
ＳＩ３３のビジー出力ＢＭＢおよびスレーブＬＳＩ４
４，５５のビジー出力ＢＳＡ，ＢＳＢは、データバス７
７のビジー線上の信号に対応する。また、クロック信号
ＣＫがこれらデータバス７，７７共通のクロック信号と
して用いられている。サブマスタＬＳＩ３３はマスタＬ
ＳＩ６との制御通信によって自己の動作条件が定まった
後、スレーブＬＳＩ４４および５５に対して個別に動作
制御を行う。この動作制御は、マスタＬＳＩ６による方
法と同様にサブマスタＬＳＩ３３が動作制御対象のスレ
ーブＬＳＩのアドレスを通信した後、動作制御信号を送
信する。データバス７７に送信されたアドレス信号と自
己のアドレス値と一致したスレーブＬＳＩは、このアド
レスおよびこれに続く動作制御データを受信し、これに
応答し自己の動作状態を設定する（（ｇ）〜（ｈ））。
また、この動作制御信号を正常受信したかの認識である
ＡＣＫ信号はデータバス７７を経由して返送される。こ
の時のアドレス信号，動作制御信号，通信制御ビット信
号，及びビジー出力信号の各々のタイミングはクロック
信号ＣＫによって同期がとられている。
【００２０】
【発明の効果】以上説明したように、本発明の分散処理
装置は、サブマスタＬＳＩが第２の制御手段を備え、こ
の第２の制御手段がこのサブマスタおよびスレーブＬＳ
Ｉとの間を相互接続する第２のデータバスを経由して上
記スレーブＬＳＩをさらに制御するので、マスタＬＳＩ
の制御負荷を大幅に低減できしたがって制御効率を向上
できるという効果がある。また、マスタＬＳＩによる動
作制御と上記サブマスタＬＳＩによる動作制御とがそれ
ぞれ別のデータバスで実行されるので、動作制御のため
の通信効率が向上し、上記スレーブＬＳＩに対して迅速
に動作制御を行なうことができるという効果がある。さ
らに、上記の構成にともなうハードウェア規模の増大が
最小限であるため、製造コストの上昇が抑制されるとい
う効果がある。
装置は、サブマスタＬＳＩが第２の制御手段を備え、こ
の第２の制御手段がこのサブマスタおよびスレーブＬＳ
Ｉとの間を相互接続する第２のデータバスを経由して上
記スレーブＬＳＩをさらに制御するので、マスタＬＳＩ
の制御負荷を大幅に低減できしたがって制御効率を向上
できるという効果がある。また、マスタＬＳＩによる動
作制御と上記サブマスタＬＳＩによる動作制御とがそれ
ぞれ別のデータバスで実行されるので、動作制御のため
の通信効率が向上し、上記スレーブＬＳＩに対して迅速
に動作制御を行なうことができるという効果がある。さ
らに、上記の構成にともなうハードウェア規模の増大が
最小限であるため、製造コストの上昇が抑制されるとい
う効果がある。
【図１】本発明の分散処理装置の一実施例を示すブロッ
ク図である。
ク図である。
【図２】図１のサブマスタＬＳＩとスレーブＬＳＩの構
成を示すブロック図である。
成を示すブロック図である。
【図３】本実施例の分散処理装置における動作の一例を
示すシーケンス図である。
示すシーケンス図である。
【図４】本実施例の動作を示すタイムチャートである。
【図５】従来の分散処理装置の一例を示すブロック図で
ある。
ある。
【図６】従来の分散処理装置における動作の一例を示す
シーケンス図である。
シーケンス図である。
【図７】従来の動作を示すタイムチャートである。
１〜５，４４，５５ スレーブＬＳＩ ６ マスタＬＳＩ ７，７７ データバス ３３ サブマスタＬＳＩ ３４，４５ 信号処理回路 ３５，４８，４９ デコーダ ３６，４６ Ｉ／Ｆ ３７，４７ 制御回路 ３８，５０ スイッチ回路
Claims (2)
- 【請求項１】 第１の制御信号を供給する第１の制御手
段を含む第１の集積回路とこの第１の制御信号により制
御される第２および第３の集積回路と、前記第１、第２
および第３の集積回路間を接続するシリアル伝送方式の
第１のデータバスとを備える分散処理装置において、 前記第２および第３の集積回路との間を相互接続する第
２のデータバスをさらに備え、 前記第２の集積回路が前記第３の集積回路を制御する第
２の制御信号を供給する第２の制御手段を備えることを
特徴とする分散処理装置。 - 【請求項２】 前記第２の集積回路が前記第１のデータ
バスを経由して供給される前記第１の制御信号に応答し
て所定の機能を実行するとともに前記第２の制御信号お
よび第３の制御信号をそれぞれ生成する第１の信号処理
回路と、 前記第３の制御信号に応答して前記第１および第２の制
御信号のいずれか一方を選択し前記第２のデータバスに
供給するスイッチ回路を含む前記第２の制御手段とを備
え、 前記第３の集積回路が前記第１または第２の制御信号の
解読結果に応答して所定の機能を実行する第２の信号処
理回路と、 前記第２のデータバスを経由して供給される前記第１お
よび第２の制御信号に各々対応して解読する第１および
第２のデコーダと、 前記第３の制御信号に応答して前記第１および第２のデ
コーダのいずれか一方を選択し前記第２の信号処理回路
に供給するスイッチ手段とを備えることを特徴とする請
求項１記載の分散処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184286A JP2743780B2 (ja) | 1993-07-27 | 1993-07-27 | 分散処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184286A JP2743780B2 (ja) | 1993-07-27 | 1993-07-27 | 分散処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744506A true JPH0744506A (ja) | 1995-02-14 |
| JP2743780B2 JP2743780B2 (ja) | 1998-04-22 |
Family
ID=16150672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184286A Expired - Fee Related JP2743780B2 (ja) | 1993-07-27 | 1993-07-27 | 分散処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743780B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998035296A1 (fr) * | 1997-02-07 | 1998-08-13 | Mitsubishi Denki Kabushiki Kaisha | Controleur de bus et systeme de controle de bus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04266235A (ja) * | 1991-02-21 | 1992-09-22 | N T T Data Tsushin Kk | プロセッサ間通信情報作成方式 |
-
1993
- 1993-07-27 JP JP5184286A patent/JP2743780B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04266235A (ja) * | 1991-02-21 | 1992-09-22 | N T T Data Tsushin Kk | プロセッサ間通信情報作成方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998035296A1 (fr) * | 1997-02-07 | 1998-08-13 | Mitsubishi Denki Kabushiki Kaisha | Controleur de bus et systeme de controle de bus |
| US6430634B1 (en) | 1997-02-07 | 2002-08-06 | Mitsubishi Denki Kabushiki Kaisha | Bus controller and bus control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2743780B2 (ja) | 1998-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |