JPH0738352A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0738352A JPH0738352A JP17582093A JP17582093A JPH0738352A JP H0738352 A JPH0738352 A JP H0738352A JP 17582093 A JP17582093 A JP 17582093A JP 17582093 A JP17582093 A JP 17582093A JP H0738352 A JPH0738352 A JP H0738352A
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- signal amplification
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Abstract
(57)【要約】
【目的】 強入力信号時に、入力のリターンロス及び相
互変調歪を悪化させることなく利得の制御を行なうこと
を可能にする半導体集積回路を提供する。 【構成】 信号増幅用ＭＥＳＦＥＴ１のゲートに、バイ
パスコンデンサー６を介してソースがグラウンドに接地
され、抵抗７を介してゲートがグラウンドに接地され、
ドレイン電極−ソース電極間に抵抗２が並列に接続され
たた能動ＭＥＳＦＥＴ８のドレインを接続し、能動ＭＥ
ＳＦＥＴ８のソース電極に印加する電圧により、利得の
制御を行なう。強入力信号時、利得の制御電圧をＭＥＳ
ＦＥＴ１がしきい値電圧付近で動作するように設定した
場合、ＭＥＳＦＥＴ１の利得が下がると共に能動ＭＥＳ
ＦＥＴ８がＯＮし、入力側が能動ＭＥＳＦＥＴ８のチャ
ンネル抵抗で終端され、かつ入力信号の一部がグラウン
ドに逃がされることにより、低利得時の入力リターンロ
ス及び相互変調歪の悪化を防ぐことが出来る。
互変調歪を悪化させることなく利得の制御を行なうこと
を可能にする半導体集積回路を提供する。 【構成】 信号増幅用ＭＥＳＦＥＴ１のゲートに、バイ
パスコンデンサー６を介してソースがグラウンドに接地
され、抵抗７を介してゲートがグラウンドに接地され、
ドレイン電極−ソース電極間に抵抗２が並列に接続され
たた能動ＭＥＳＦＥＴ８のドレインを接続し、能動ＭＥ
ＳＦＥＴ８のソース電極に印加する電圧により、利得の
制御を行なう。強入力信号時、利得の制御電圧をＭＥＳ
ＦＥＴ１がしきい値電圧付近で動作するように設定した
場合、ＭＥＳＦＥＴ１の利得が下がると共に能動ＭＥＳ
ＦＥＴ８がＯＮし、入力側が能動ＭＥＳＦＥＴ８のチャ
ンネル抵抗で終端され、かつ入力信号の一部がグラウン
ドに逃がされることにより、低利得時の入力リターンロ
ス及び相互変調歪の悪化を防ぐことが出来る。
Description
【０００１】
【産業上の利用分野】本発明は、利得制御されるＦＥＴ
を配置して増幅回路を構成した半導体集積回路に係り、
特に低利得時における増幅機能の悪化防止対策に関す
る。
を配置して増幅回路を構成した半導体集積回路に係り、
特に低利得時における増幅機能の悪化防止対策に関す
る。
【０００２】
【従来の技術】従来より、ＦＥＴを用いた半導体集積回
路は、特にＴＶ，通信等の分野における高周波回路に応
用すべく開発が進められている。このような半導体集積
回路の一つとして、ＦＥＴの利得制御を必要とする増幅
回路がある。図５は、ＦＥＴとしてショットキーゲート
ＦＥＴ（以下ＭＥＳＦＥＴと記す）を用いた従来の増幅
回路を示す図であり、ゲート１ｇ，ソース１ｓ及びドレ
イン１ｄからなる信号増幅用のＭＥＳＦＥＴ１と、該Ｍ
ＥＳＦＥＴ１のゲート１ｇにバイアス電圧を印加するた
めの抵抗２と、入力用結合コンデンサー３と、出力用結
合コンデンサー４と、ドレインバイアス印加用チョーク
コイル５とが配設されて構成されている。１１は利得制
御端子であって、上記抵抗２を介してＦＥＴ１のゲート
電極１ｇに接続されている。１２は入力端子であって、
上記入力結合用コンデンサー３を介してＦＥＴ１のゲー
ト１ｇに接続されている。１３は出力端子であって、上
記出力結合用コンデンサー４を介してＦＥＴ１のドレイ
ン１ｄに接続されている。１４は電源電圧印加端子であ
って、上記ドレインバイアス印加用チョークコイル５を
介してＦＥＴ１のドレイン１ｄに接続されている。この
増幅回路においては、入力信号強度の変化に対し出力信
号強度を一定に保つため、利得制御端子１１に印可する
バイアスを変化させる利得制御電圧印加手段（図示せ
ず）を設けることで利得の制御を行っている。
路は、特にＴＶ，通信等の分野における高周波回路に応
用すべく開発が進められている。このような半導体集積
回路の一つとして、ＦＥＴの利得制御を必要とする増幅
回路がある。図５は、ＦＥＴとしてショットキーゲート
ＦＥＴ（以下ＭＥＳＦＥＴと記す）を用いた従来の増幅
回路を示す図であり、ゲート１ｇ，ソース１ｓ及びドレ
イン１ｄからなる信号増幅用のＭＥＳＦＥＴ１と、該Ｍ
ＥＳＦＥＴ１のゲート１ｇにバイアス電圧を印加するた
めの抵抗２と、入力用結合コンデンサー３と、出力用結
合コンデンサー４と、ドレインバイアス印加用チョーク
コイル５とが配設されて構成されている。１１は利得制
御端子であって、上記抵抗２を介してＦＥＴ１のゲート
電極１ｇに接続されている。１２は入力端子であって、
上記入力結合用コンデンサー３を介してＦＥＴ１のゲー
ト１ｇに接続されている。１３は出力端子であって、上
記出力結合用コンデンサー４を介してＦＥＴ１のドレイ
ン１ｄに接続されている。１４は電源電圧印加端子であ
って、上記ドレインバイアス印加用チョークコイル５を
介してＦＥＴ１のドレイン１ｄに接続されている。この
増幅回路においては、入力信号強度の変化に対し出力信
号強度を一定に保つため、利得制御端子１１に印可する
バイアスを変化させる利得制御電圧印加手段（図示せ
ず）を設けることで利得の制御を行っている。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
半導体集積回路において、入力端子１２に入力される信
号の強度が大きい場合には、増幅回路の出力信号の強度
を一定にするため利得を下げるつまり低利得にする必要
がある。そのとき、このように構成された増幅回路で
は、利得を下げるために、最大限制御電圧を信号増幅用
のＭＥＳＦＥＴのしきい値電圧付近まで下げることがあ
るが、この時次の課題があった。
半導体集積回路において、入力端子１２に入力される信
号の強度が大きい場合には、増幅回路の出力信号の強度
を一定にするため利得を下げるつまり低利得にする必要
がある。そのとき、このように構成された増幅回路で
は、利得を下げるために、最大限制御電圧を信号増幅用
のＭＥＳＦＥＴのしきい値電圧付近まで下げることがあ
るが、この時次の課題があった。
【０００４】（１） ＭＥＳＦＥＴの内部寄生抵抗の変
化により入力インピーダンスが変化し、入力のリターン
ロスが悪化する。
化により入力インピーダンスが変化し、入力のリターン
ロスが悪化する。
【０００５】（２） 相互変調歪は入力信号の強度に依
存するが、入力信号の強度が大きいときには、２次、３
次の相互変調歪が悪化する。
存するが、入力信号の強度が大きいときには、２次、３
次の相互変調歪が悪化する。
【０００６】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、利得制御機能を有する信号増幅用Ｆ
ＥＴを配置した半導体集積回路の構成として、強入力信
号があったときに動作して入力信号の一部をグラウンド
に逃す能動素子を配設することにより、入力のリターン
ロス、相互変調歪の悪化を有効に防止することにある。
あり、その目的は、利得制御機能を有する信号増幅用Ｆ
ＥＴを配置した半導体集積回路の構成として、強入力信
号があったときに動作して入力信号の一部をグラウンド
に逃す能動素子を配設することにより、入力のリターン
ロス、相互変調歪の悪化を有効に防止することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
請求項１の発明の講じた手段は、ゲート側に入力される
信号を増幅し、出力端子を介して出力する信号増幅用Ｆ
ＥＴと、上記信号増幅用ＦＥＴのゲートへの入力信号の
強度変化に対して出力端子からの出力信号の強度が一定
になるように、上記信号増幅用ＦＥＴのゲートに利得制
御電圧を外部から印加する利得制御電圧印加手段と、上
記信号増幅用ＦＥＴの入力信号の強度が所定値以上のと
きに動作して、入力信号の一部をグラウンド側に流通さ
せる能動素子とを設ける構成としたものである。
請求項１の発明の講じた手段は、ゲート側に入力される
信号を増幅し、出力端子を介して出力する信号増幅用Ｆ
ＥＴと、上記信号増幅用ＦＥＴのゲートへの入力信号の
強度変化に対して出力端子からの出力信号の強度が一定
になるように、上記信号増幅用ＦＥＴのゲートに利得制
御電圧を外部から印加する利得制御電圧印加手段と、上
記信号増幅用ＦＥＴの入力信号の強度が所定値以上のと
きに動作して、入力信号の一部をグラウンド側に流通さ
せる能動素子とを設ける構成としたものである。
【０００８】請求項２の発明の講じた手段は、上記請求
項１の発明において、上記能動素子をＦＥＴで構成す
る。そして、該能動素子のソースを上記信号増幅用ＦＥ
Ｔの利得制御電圧印加用端子に接続しかつ容量を介して
グラウンドに接地し、能動素子のゲートを抵抗を介して
グラウンドに接地し、能動素子のドレインを信号増幅用
ＦＥＴのゲートに接続するとともに、利得制御端子と信
号増幅用ＦＥＴのゲートとの間に、能動素子のドレイン
−ソースと並列に抵抗を接続する構成としたものであ
る。
項１の発明において、上記能動素子をＦＥＴで構成す
る。そして、該能動素子のソースを上記信号増幅用ＦＥ
Ｔの利得制御電圧印加用端子に接続しかつ容量を介して
グラウンドに接地し、能動素子のゲートを抵抗を介して
グラウンドに接地し、能動素子のドレインを信号増幅用
ＦＥＴのゲートに接続するとともに、利得制御端子と信
号増幅用ＦＥＴのゲートとの間に、能動素子のドレイン
−ソースと並列に抵抗を接続する構成としたものであ
る。
【０００９】請求項３の発明の講じた手段は、上記請求
項２の発明において、上記信号増幅用ＦＥＴのソース
を、信号増幅用ＦＥＴのしきい値電圧より大きな立ち上
がり電圧を持つダイオードを介してグラウンドに接地
し、信号増幅用ＦＥＴのソース−ドレイン間を、抵抗を
介して電気配線により接続する構成としたものである。
項２の発明において、上記信号増幅用ＦＥＴのソース
を、信号増幅用ＦＥＴのしきい値電圧より大きな立ち上
がり電圧を持つダイオードを介してグラウンドに接地
し、信号増幅用ＦＥＴのソース−ドレイン間を、抵抗を
介して電気配線により接続する構成としたものである。
【００１０】請求項４の発明の講じた手段は、上記請求
項１，２又は３の発明において、上記信号増幅用ＦＥ
Ｔ，能動素子及びダイオードを化合物半導体を用いた素
子で形成したものである。
項１，２又は３の発明において、上記信号増幅用ＦＥ
Ｔ，能動素子及びダイオードを化合物半導体を用いた素
子で形成したものである。
【００１１】
【作用】以上の構成により、請求項１の発明では、入力
信号の強度が所定値以上のときには、利得制御電圧印加
手段から印加される利得制御電圧によって信号増幅用Ｆ
ＥＴの利得をさげるべくゲートバイアスが低下され、信
号増幅用ＦＥＴがしきい値付近で動作する。そのとき、
能動素子を用いて構成される回路が高周波的に導通され
ることで、入力リターンロスの悪化が防止される。同時
に、能動素子により入力信号の一部がグラウンド側に逃
されるので、信号増幅用ＦＥＴに実際に入力される信号
の強度が所定値程度に維持され、入力信号の増大に応じ
て増大する特性を有する相互変調歪が一定値付近で飽和
して、相互変調歪の悪化が防止されることになる。
信号の強度が所定値以上のときには、利得制御電圧印加
手段から印加される利得制御電圧によって信号増幅用Ｆ
ＥＴの利得をさげるべくゲートバイアスが低下され、信
号増幅用ＦＥＴがしきい値付近で動作する。そのとき、
能動素子を用いて構成される回路が高周波的に導通され
ることで、入力リターンロスの悪化が防止される。同時
に、能動素子により入力信号の一部がグラウンド側に逃
されるので、信号増幅用ＦＥＴに実際に入力される信号
の強度が所定値程度に維持され、入力信号の増大に応じ
て増大する特性を有する相互変調歪が一定値付近で飽和
して、相互変調歪の悪化が防止されることになる。
【００１２】請求項２の発明では、予め利得制御電圧印
加手段により印加する利得制御電圧を、強入力信号では
能動素子のしきい値以上になるよう設定しておくこと
で、入力信号が能動素子のしきい値以上になると能動素
子であるＦＥＴが作動し、そのチャネル抵抗で高周波的
に終端されるので、入力リターンロスの悪化が防止され
る。また、入力信号の一部が能動素子であるＦＥＴのソ
ースから容量を介してグラウンドに逃される。すなわ
ち、利得制御電圧の簡単な設定で上記請求項１の発明の
作用が得られ、増幅回路の設計が容易となる。
加手段により印加する利得制御電圧を、強入力信号では
能動素子のしきい値以上になるよう設定しておくこと
で、入力信号が能動素子のしきい値以上になると能動素
子であるＦＥＴが作動し、そのチャネル抵抗で高周波的
に終端されるので、入力リターンロスの悪化が防止され
る。また、入力信号の一部が能動素子であるＦＥＴのソ
ースから容量を介してグラウンドに逃される。すなわ
ち、利得制御電圧の簡単な設定で上記請求項１の発明の
作用が得られ、増幅回路の設計が容易となる。
【００１３】請求項３の発明では、信号増幅用ＦＥＴの
ソースがグラウンド側に接続されていることで、信号増
幅用ＦＥＴのソース電圧を外部から印加することなく、
上記請求項２の発明の作用が得られる。したがって、利
得制御電圧印加手段の構成が簡素化されることになる。
ソースがグラウンド側に接続されていることで、信号増
幅用ＦＥＴのソース電圧を外部から印加することなく、
上記請求項２の発明の作用が得られる。したがって、利
得制御電圧印加手段の構成が簡素化されることになる。
【００１４】請求項４の発明では、信号増幅用ＦＥＴ，
能動素子，ダイオードが化合物半導体で構成されている
ので、高周波入力信号に対する増幅回路の応答特性が良
好となる。
能動素子，ダイオードが化合物半導体で構成されている
ので、高周波入力信号に対する増幅回路の応答特性が良
好となる。
【００１５】
【実施例】以下、本発明の第１，第２実施例について説
明する。
明する。
【００１６】（第１実施例）図１は、第１実施例におけ
る半導体集積回路である増幅回路の構成を示し、信号増
幅用ＭＥＳＦＥＴ１と、ゲート電極のバイアス印加用の
抵抗２と、入力用結合コンデンサー３と、出力用結合コ
ンデンサー４と、ドレインバイアス印加用チョークコイ
ル５とを備えている点では上記図５に示した従来の回路
と同じである。また、図５と同様に、１１は利得制御端
子、１２は入力端子、１３は出力端子、１４は電源電圧
印加端子である。
る半導体集積回路である増幅回路の構成を示し、信号増
幅用ＭＥＳＦＥＴ１と、ゲート電極のバイアス印加用の
抵抗２と、入力用結合コンデンサー３と、出力用結合コ
ンデンサー４と、ドレインバイアス印加用チョークコイ
ル５とを備えている点では上記図５に示した従来の回路
と同じである。また、図５と同様に、１１は利得制御端
子、１２は入力端子、１３は出力端子、１４は電源電圧
印加端子である。
【００１７】ここで、本発明の特徴として、ＭＥＳＦＥ
Ｔ１のゲート１ｇ側には、請求項１の発明にいう能動素
子としての能動ＭＥＳＦＥＴ８が配設されている。この
能動ＭＥＳＦＥＴ８のソース８ｓはバイパスコンデンサ
ー６を介してグラウンドに接地されており、ゲート８ｇ
は抵抗７を介してグラウンドに接地されているととも
に、ドレイン８ｄはＭＥＳＦＥＴ１のゲートに接続され
ている。また、能動ＭＥＳＦＥＴ８のソース８ｓは利得
制御端子１１にも接続されている。
Ｔ１のゲート１ｇ側には、請求項１の発明にいう能動素
子としての能動ＭＥＳＦＥＴ８が配設されている。この
能動ＭＥＳＦＥＴ８のソース８ｓはバイパスコンデンサ
ー６を介してグラウンドに接地されており、ゲート８ｇ
は抵抗７を介してグラウンドに接地されているととも
に、ドレイン８ｄはＭＥＳＦＥＴ１のゲートに接続され
ている。また、能動ＭＥＳＦＥＴ８のソース８ｓは利得
制御端子１１にも接続されている。
【００１８】ところで、信号増幅用ＭＥＳＦＥＴ１のソ
ース電位をＶｓｓ、各ＭＥＳＦＥＴ１，８のしきい値電
圧をＶｐ、利得制御電圧をＶａｇｃとし、弱い信号が入
力されたときには、 Ｖａｇｃ≧−Ｖｐ、 Ｖａｇｃ−Ｖｓｓ＞Ｖｐ となるようにＶａｇｃを設定すると、能動ＭＥＳＦＥＴ
８はＯＦＦし、信号増幅用ＭＥＳＦＥＴ１は従来の増幅
回路と同様に動作する。
ース電位をＶｓｓ、各ＭＥＳＦＥＴ１，８のしきい値電
圧をＶｐ、利得制御電圧をＶａｇｃとし、弱い信号が入
力されたときには、 Ｖａｇｃ≧−Ｖｐ、 Ｖａｇｃ−Ｖｓｓ＞Ｖｐ となるようにＶａｇｃを設定すると、能動ＭＥＳＦＥＴ
８はＯＦＦし、信号増幅用ＭＥＳＦＥＴ１は従来の増幅
回路と同様に動作する。
【００１９】一方、強い信号が入力されたときには、 Ｖａｇｃ≦−Ｖｐ， Ｖａｇｃ−Ｖｓｓ＝Ｖｐ となるようＶａｇｃを設定すると、信号増幅用ＭＥＳＦ
ＥＴ１はしきい値電圧Ｖｐ付近で動作し、利得は下が
る。また、このとき能動ＭＥＳＦＥＴ８がＯＮするた
め、信号増幅用ＭＥＳＦＥＴ１の入力側が能動ＭＥＳＦ
ＥＴ８のチャンネル抵抗で高周波的に終端され、入力リ
ターンロスの悪化を防ぐことができる。
ＥＴ１はしきい値電圧Ｖｐ付近で動作し、利得は下が
る。また、このとき能動ＭＥＳＦＥＴ８がＯＮするた
め、信号増幅用ＭＥＳＦＥＴ１の入力側が能動ＭＥＳＦ
ＥＴ８のチャンネル抵抗で高周波的に終端され、入力リ
ターンロスの悪化を防ぐことができる。
【００２０】さらに、入力信号の一部が能動ＭＥＳＦＥ
Ｔ８，バイパスコンデンサー６を介してグラウンドに逃
がされ、信号増幅用ＭＥＳＦＥＴ１のゲート１ｇに入力
される信号強度が下がるため相互変調歪の悪化を防ぐこ
とができる。
Ｔ８，バイパスコンデンサー６を介してグラウンドに逃
がされ、信号増幅用ＭＥＳＦＥＴ１のゲート１ｇに入力
される信号強度が下がるため相互変調歪の悪化を防ぐこ
とができる。
【００２１】（第２実施例）次に、請求項３の発明に係
る第２実施例について、図２に基づき説明する。上記第
１実施例では、信号増幅用ＭＥＳＦＥＴ１のソース電位
Ｖｓｓを外部より印加したが、第２実施例では、図２に
示すように、信号増幅用ＭＥＳＦＥＴ１のソース１ｓは
レベルシフトダイオード９を介してグラウンドに接地さ
れており、さらに、信号増幅用ＭＥＳＦＥＴ１のバイア
ス状態に拘らずダイオード９に電流を印加するために、
信号増幅用ＭＥＳＦＥＴ１のソース１ｓ−ドレイン１ｄ
間には抵抗１０が並列に接続されている。
る第２実施例について、図２に基づき説明する。上記第
１実施例では、信号増幅用ＭＥＳＦＥＴ１のソース電位
Ｖｓｓを外部より印加したが、第２実施例では、図２に
示すように、信号増幅用ＭＥＳＦＥＴ１のソース１ｓは
レベルシフトダイオード９を介してグラウンドに接地さ
れており、さらに、信号増幅用ＭＥＳＦＥＴ１のバイア
ス状態に拘らずダイオード９に電流を印加するために、
信号増幅用ＭＥＳＦＥＴ１のソース１ｓ−ドレイン１ｄ
間には抵抗１０が並列に接続されている。
【００２２】本第２実施例でも、基本的な動作は上記第
１実施例と同様であり、上記第１実施例と同様の効果が
得られることになる。
１実施例と同様であり、上記第１実施例と同様の効果が
得られることになる。
【００２３】図３及び図４に従来の増幅回路によるもの
と、本発明の増幅回路によるものの入力リターンロス、
相互変調歪特性を示す。図３は、入力信号強度の変化に
対する入力リターンロスの変化特性を示し、実線は従来
の増幅回路における特性を、破線は本発明の増幅回路に
おける特性をそれぞれ示す。なお、このデータは出力信
号強度が一定となるよう利得制御を行った条件下におけ
るものである。同図に示すように、本発明では、入力信
号強度が増大しても入力リターンロスは良好に保たれる
ことが分かる。
と、本発明の増幅回路によるものの入力リターンロス、
相互変調歪特性を示す。図３は、入力信号強度の変化に
対する入力リターンロスの変化特性を示し、実線は従来
の増幅回路における特性を、破線は本発明の増幅回路に
おける特性をそれぞれ示す。なお、このデータは出力信
号強度が一定となるよう利得制御を行った条件下におけ
るものである。同図に示すように、本発明では、入力信
号強度が増大しても入力リターンロスは良好に保たれる
ことが分かる。
【００２４】図４は入力信号強度の変化に対する相互変
調歪の変化特性を示し、実線は従来の増幅回路における
特性を、破線は本発明の増幅回路における特性をそれぞ
れ示す。このとき、出力信号強度が一定となるよう利得
制御が行われている。同図に示すように、入力信号強度
が増大しても、入力信号強度が−３０ｄＢｍ以上では２
次，３次共に相互変調歪はほぼ一定となり、従来の増幅
回路のごとく入力信号強度の増大に応じて増大し続ける
ことはない。すなわち、入力信号が−３０ｄＢｍ程度よ
りも強いときにはその一部を能動ＦＥＴのソースからバ
イパスコンデンサー６を介してグラウンドＧrdに逃すよ
うにした効果が示されている。
調歪の変化特性を示し、実線は従来の増幅回路における
特性を、破線は本発明の増幅回路における特性をそれぞ
れ示す。このとき、出力信号強度が一定となるよう利得
制御が行われている。同図に示すように、入力信号強度
が増大しても、入力信号強度が−３０ｄＢｍ以上では２
次，３次共に相互変調歪はほぼ一定となり、従来の増幅
回路のごとく入力信号強度の増大に応じて増大し続ける
ことはない。すなわち、入力信号が−３０ｄＢｍ程度よ
りも強いときにはその一部を能動ＦＥＴのソースからバ
イパスコンデンサー６を介してグラウンドＧrdに逃すよ
うにした効果が示されている。
【００２５】
【発明の効果】以上説明したように、請求項１の発明に
よれば、半導体集積回路の構成として、ゲートに入力さ
れた信号を増幅して出力端子から出力するための信号増
幅用ＦＥＴと、入力信号の変化に対し出力強度を一定に
するよう利得制御を印加する手段と、入力信号強度が所
定値以上になると動作して入力信号の一部をグラウンド
側に逃させる能動素子とを設ける構成としたので、強入
力信号時の入力リターンロス及び相互変調歪特性が改善
されるため、テレビなどの受像機の信号増幅用に使用し
た場合、強電界地域でのセットの画質向上の効果が奏さ
れる。
よれば、半導体集積回路の構成として、ゲートに入力さ
れた信号を増幅して出力端子から出力するための信号増
幅用ＦＥＴと、入力信号の変化に対し出力強度を一定に
するよう利得制御を印加する手段と、入力信号強度が所
定値以上になると動作して入力信号の一部をグラウンド
側に逃させる能動素子とを設ける構成としたので、強入
力信号時の入力リターンロス及び相互変調歪特性が改善
されるため、テレビなどの受像機の信号増幅用に使用し
た場合、強電界地域でのセットの画質向上の効果が奏さ
れる。
【００２６】請求項２の発明によれば、上記請求項１の
発明において、能動素子をＦＥＴで構成し、能動素子の
ソースは利得制御電圧印加用端子及び容量を介しグラウ
ンドに、ゲートは抵抗を介してグラウンドに、ドレイン
は信号増幅用ＦＥＴのゲートに接続するとともに、利得
制御印加用端子と信号増幅用ＦＥＴのゲートとの間に能
動素子のドレイン−ソースと並列に抵抗を接続するよう
にしたので、予め利得制御電圧を強入力信号では能動素
子のしきい値以上になるよう設定しておくことで、請求
項１の発明の効果が得られ、よって、回路設計の容易化
を図ることができる。
発明において、能動素子をＦＥＴで構成し、能動素子の
ソースは利得制御電圧印加用端子及び容量を介しグラウ
ンドに、ゲートは抵抗を介してグラウンドに、ドレイン
は信号増幅用ＦＥＴのゲートに接続するとともに、利得
制御印加用端子と信号増幅用ＦＥＴのゲートとの間に能
動素子のドレイン−ソースと並列に抵抗を接続するよう
にしたので、予め利得制御電圧を強入力信号では能動素
子のしきい値以上になるよう設定しておくことで、請求
項１の発明の効果が得られ、よって、回路設計の容易化
を図ることができる。
【００２７】請求項３の発明によれば、上記請求項２の
発明において、信号増幅用ＦＥＴのソースをダイオード
を介してグラウンド側に接地し、信号増幅用ＦＥＴのソ
ース−ドレイン間を抵抗を介して電気配線により接続す
る構成としたので、信号増幅用ＦＥＴのソース電圧を外
部から印加することなく、上記請求項２の発明の効果を
得ることができ、よって、構成の簡素化を図ることがで
きる。
発明において、信号増幅用ＦＥＴのソースをダイオード
を介してグラウンド側に接地し、信号増幅用ＦＥＴのソ
ース−ドレイン間を抵抗を介して電気配線により接続す
る構成としたので、信号増幅用ＦＥＴのソース電圧を外
部から印加することなく、上記請求項２の発明の効果を
得ることができ、よって、構成の簡素化を図ることがで
きる。
【００２８】請求項４の発明によれば、上記請求項１，
２又は３の発明において、信号増幅用ＦＥＴ，能動素
子，ダイオードを化合物半導体で構成したので、高周波
入力信号に対する増幅回路の応答特性の向上を図ること
ができる。
２又は３の発明において、信号増幅用ＦＥＴ，能動素
子，ダイオードを化合物半導体で構成したので、高周波
入力信号に対する増幅回路の応答特性の向上を図ること
ができる。
【図１】第１実施例の高周波用増幅回路の電気配線図で
ある。
ある。
【図２】第２実施例の高周波用増幅回路の電気配線図で
ある。
ある。
【図３】入力リターンロスの変化特性を示す図である。
【図４】本発明と従来の増幅回路による相互変調歪の変
化特性を示す図である。
化特性を示す図である。
【図５】従来の高周波用増幅回路の電気配線図である。
１ 信号増幅用ＭＥＳＦＥＴ １ｓ ソース １ｄ ドレイン １ｇ ゲート ２ バイアス印加用抵抗 ３ 入力用結合コンデンサー ４ 出力用結合コンデンサー ５ ドレインバイアス用チョークコイル ６ バイパスコンデンサー ７ 抵抗 ８ 能動ＭＥＳＦＥＴ（能動素子） ８ｓ ソース ８ｄ ドレイン ８ｇ ゲート ９ レベルシフトダイオード １１ 利得制御端子（利得制御電圧印加用端子） １２ 入力端子 １３ 出力端子 １４ 電源電圧印加端子 １５ ソース端子
Claims (4)
- 【請求項１】 ゲート側に入力される信号を増幅し、出
力端子を介して出力する信号増幅用ＦＥＴと、 上記信号増幅用ＦＥＴのゲートへの入力信号の強度変化
に対して出力端子からの出力信号の強度が一定になるよ
うに、上記信号増幅用ＦＥＴのゲートに利得制御電圧を
外部から印加する利得制御電圧印加手段と、 上記信号増幅用ＦＥＴの入力信号の強度が所定値以上の
ときに動作して、入力信号の一部をグラウンド側に流通
させる能動素子とを備えたことを特徴とする半導体集積
回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 上記能動素子はＦＥＴで構成され、 該能動素子のソースは上記信号増幅用ＦＥＴの利得制御
電圧印加用端子に接続されかつ容量を介してグラウンド
に接地され、 能動素子のゲートは抵抗を介してグラウンドに接地さ
れ、 能動素子のドレインは信号増幅用ＦＥＴのゲートに接続
されているとともに、 利得制御電圧印加用端子と信号増幅用ＦＥＴのゲートと
の間には、能動素子のドレイン−ソースと並列に抵抗が
接続されていることを特徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 上記信号増幅用ＦＥＴのソースは、信号増幅用ＦＥＴの
しきい値電圧より大きな立ち上がり電圧を持つダイオー
ドを介してグラウンドに接地され、 信号増幅用ＦＥＴのソース−ドレイン間は、抵抗を介し
て電気配線により接続されていることを特徴とする半導
体集積回路。 - 【請求項４】 請求項１，２又は３記載の半導体集積回
路において、 上記信号増幅用ＦＥＴ，能動素子及びダイオードが化合
物半導体を用いた素子で形成されていることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17582093A JP3330429B2 (ja) | 1993-07-16 | 1993-07-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17582093A JP3330429B2 (ja) | 1993-07-16 | 1993-07-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738352A true JPH0738352A (ja) | 1995-02-07 |
| JP3330429B2 JP3330429B2 (ja) | 2002-09-30 |
Family
ID=16002800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17582093A Expired - Fee Related JP3330429B2 (ja) | 1993-07-16 | 1993-07-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3330429B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188283B1 (en) | 1998-04-16 | 2001-02-13 | Matsushita Electric Industrial Co., Ltd. | Amplifier and semiconductor device therefor |
-
1993
- 1993-07-16 JP JP17582093A patent/JP3330429B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188283B1 (en) | 1998-04-16 | 2001-02-13 | Matsushita Electric Industrial Co., Ltd. | Amplifier and semiconductor device therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3330429B2 (ja) | 2002-09-30 |
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