JP3000794B2 - 可変減衰器 - Google Patents
可変減衰器Info
- Publication number
- JP3000794B2 JP3000794B2 JP4223727A JP22372792A JP3000794B2 JP 3000794 B2 JP3000794 B2 JP 3000794B2 JP 4223727 A JP4223727 A JP 4223727A JP 22372792 A JP22372792 A JP 22372792A JP 3000794 B2 JP3000794 B2 JP 3000794B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- drain
- variable attenuator
- source
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Networks Using Active Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマイクロ波半導体集積回
路に使用される可変減衰器に関する。
路に使用される可変減衰器に関する。
【０００２】
【従来の技術】従来、マイクロ波で使用される可変減衰
器を構成する場合には、電界効果トランジスタ（ＦＥ
Ｔ）又はＰＩＮダイオードによる回路が良く用いられ
る。ＰＩＮダイオードで構成される可変減衰器の場合に
は、広いダイナミックレンジと低歪性のためにハイブリ
ッド集積回路等では良く使用されてきた。しかし、モノ
リシックマイクロ波集積回路では、可変減衰器が増幅器
等と共に回路に組み込まれることが多いので、ＦＥＴの
製造プロセスだけで構成できる可変減衰器を用いること
が多い。図３は従来の可変減衰器であり、ＦＥＴ３のド
レインを入力信号端子１に接続し、ソースを出力信号端
子２に接続し、かつ、ソースに接地されたチョークコイ
ル４を備え、ゲート制御電圧を加える端子５を備えてい
る。次に動作原理を説明する。ＦＥＴ３がＧａＡｓＭＥ
ＳＦＥＴの場合では、ゲート端子電圧（ゲート・ソース
間電圧）を０Ｖからマイナス電圧に移行するにつれてソ
ース・ドレイン間抵抗値が増加する。出力負荷抵抗とＦ
ＥＴ３のドレイン・ソース間抵抗は直列接続なので、ド
レイン・ソース間抵抗値の変化によって入力信号の分圧
比が変わり、負荷への出力信号電力が変化するために、
通過減衰量をコントロールすることができる。
器を構成する場合には、電界効果トランジスタ（ＦＥ
Ｔ）又はＰＩＮダイオードによる回路が良く用いられ
る。ＰＩＮダイオードで構成される可変減衰器の場合に
は、広いダイナミックレンジと低歪性のためにハイブリ
ッド集積回路等では良く使用されてきた。しかし、モノ
リシックマイクロ波集積回路では、可変減衰器が増幅器
等と共に回路に組み込まれることが多いので、ＦＥＴの
製造プロセスだけで構成できる可変減衰器を用いること
が多い。図３は従来の可変減衰器であり、ＦＥＴ３のド
レインを入力信号端子１に接続し、ソースを出力信号端
子２に接続し、かつ、ソースに接地されたチョークコイ
ル４を備え、ゲート制御電圧を加える端子５を備えてい
る。次に動作原理を説明する。ＦＥＴ３がＧａＡｓＭＥ
ＳＦＥＴの場合では、ゲート端子電圧（ゲート・ソース
間電圧）を０Ｖからマイナス電圧に移行するにつれてソ
ース・ドレイン間抵抗値が増加する。出力負荷抵抗とＦ
ＥＴ３のドレイン・ソース間抵抗は直列接続なので、ド
レイン・ソース間抵抗値の変化によって入力信号の分圧
比が変わり、負荷への出力信号電力が変化するために、
通過減衰量をコントロールすることができる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＦＥＴによる可変減衰器回路においては、減衰量を多く
するためにゲートバイアス電圧がスレショルド電圧値に
近い場合には、ＦＥＴ３の電流・電圧特性の非線形性の
ための相互変調歪特性が劣化し、インターセプトポイン
トが低下するという欠点があった。これは入力電力が高
いときＦＥＴの非直線性の歪を抑えるために、電力レベ
ルを制御する受信機のＡＧＣ回路等では、減衰器の発生
する歪のほうが大きくなったりするので、歪を問題にす
る装置では使用できないという欠点がある。
ＦＥＴによる可変減衰器回路においては、減衰量を多く
するためにゲートバイアス電圧がスレショルド電圧値に
近い場合には、ＦＥＴ３の電流・電圧特性の非線形性の
ための相互変調歪特性が劣化し、インターセプトポイン
トが低下するという欠点があった。これは入力電力が高
いときＦＥＴの非直線性の歪を抑えるために、電力レベ
ルを制御する受信機のＡＧＣ回路等では、減衰器の発生
する歪のほうが大きくなったりするので、歪を問題にす
る装置では使用できないという欠点がある。
【０００４】
【課題を解決するための手段】本発明の可変減衰器は、
入力信号端子にドレインを接続し出力信号端子にソース
を接続し制御端子にゲートを接続し前記ソース側の端子
に接地されたチョークコイルを備えた電界効果トランジ
スタからなる可変減衰器において、前記ドレイン側にチ
ョークコイルを介して電源端子を接続し、前記ゲートへ
の制御電圧に対応して前記ドレインの電源端子への電源
電圧が可変されるものである。
入力信号端子にドレインを接続し出力信号端子にソース
を接続し制御端子にゲートを接続し前記ソース側の端子
に接地されたチョークコイルを備えた電界効果トランジ
スタからなる可変減衰器において、前記ドレイン側にチ
ョークコイルを介して電源端子を接続し、前記ゲートへ
の制御電圧に対応して前記ドレインの電源端子への電源
電圧が可変されるものである。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。また、図
２は本実施例の動作説明図である。図１において、入力
信号端子１にＦＥＴ３のドレイン、出力信号端子２にＦ
ＥＴ３のソースと接地されたチョークコイル４が接続さ
れている。ＦＥＴ３のゲートには制御電圧端子５が接続
され、ドレインにはチョークコイル６を介し電源端子７
が接続されている。図２（ａ）は本実施例におけるドレ
イン電圧Ｖｄをパラメータにした減衰量と３次相互変調
積のインターセプトポイントとの関係を示す。図２
（ａ）でＶｄ＝ＯＶの場合が従来例の場合に相当する。
減衰量を大きくすると、それにともないインターセプト
ポイントが低下する。このインターセプトポイントの低
下はＦＥＴのＩＤＳ−ＶＤＳ特性において、ＶＧＳを深
くするとＩＤＳが飽和する電圧ＶＳが低下していくため
に、入力電圧によるドレイン・ソース間抵抗値の非線形
性が強くなることによって生ずる。また図２（ａ）から
Ｖｄを上げて行くに従って減衰量は増加する傾向にあ
り、同じ減衰量の時のインターセプトポイントは高くな
ることがわかる。この性質を用いて、例えば電源端子７
からマイナス電圧をドレインに印加してＶｄ＝−０．５
×Ｖｇとして制御電圧と共にＶｄを変化させると図２
（ｂ）に示す様に減衰量の最小値を保ったままインター
セプトポイントを高くすることが可能となる。なお、図
１のＦＥＴ３の接続は入力端子１，出力端子２にそれぞ
れソース，ドレインを接続して使用することも可能であ
る。
る。図１は本発明の一実施例の回路図である。また、図
２は本実施例の動作説明図である。図１において、入力
信号端子１にＦＥＴ３のドレイン、出力信号端子２にＦ
ＥＴ３のソースと接地されたチョークコイル４が接続さ
れている。ＦＥＴ３のゲートには制御電圧端子５が接続
され、ドレインにはチョークコイル６を介し電源端子７
が接続されている。図２（ａ）は本実施例におけるドレ
イン電圧Ｖｄをパラメータにした減衰量と３次相互変調
積のインターセプトポイントとの関係を示す。図２
（ａ）でＶｄ＝ＯＶの場合が従来例の場合に相当する。
減衰量を大きくすると、それにともないインターセプト
ポイントが低下する。このインターセプトポイントの低
下はＦＥＴのＩＤＳ−ＶＤＳ特性において、ＶＧＳを深
くするとＩＤＳが飽和する電圧ＶＳが低下していくため
に、入力電圧によるドレイン・ソース間抵抗値の非線形
性が強くなることによって生ずる。また図２（ａ）から
Ｖｄを上げて行くに従って減衰量は増加する傾向にあ
り、同じ減衰量の時のインターセプトポイントは高くな
ることがわかる。この性質を用いて、例えば電源端子７
からマイナス電圧をドレインに印加してＶｄ＝−０．５
×Ｖｇとして制御電圧と共にＶｄを変化させると図２
（ｂ）に示す様に減衰量の最小値を保ったままインター
セプトポイントを高くすることが可能となる。なお、図
１のＦＥＴ３の接続は入力端子１，出力端子２にそれぞ
れソース，ドレインを接続して使用することも可能であ
る。
【０００６】
【発明の効果】以上説明したように本発明によれば、Ｆ
ＥＴで構成された可変減衰器において、インターセプト
ポイントを約５ｄＢから１０ｄＢ程度改善することが可
能となる効果がある。特にモノリシックマイクロ波集積
回路のようにＰＩＮダイオードよりＦＥＴのほうが作り
やすい回路構成であるにもかかわらず、歪特性を重視す
る装置ではＦＥＴを用いた可変減衰器は使用できず、従
来は増幅器部分と減衰器部分を分割し、段間にＰＩＮダ
イオードの可変減衰器をはさんで製作する非効率的な回
路であったが、本発明によりモノリシックマイクロ波集
積回路上に１チップで減衰器が構成可能となったので、
装置の小型化をはかることができる効果がある。
ＥＴで構成された可変減衰器において、インターセプト
ポイントを約５ｄＢから１０ｄＢ程度改善することが可
能となる効果がある。特にモノリシックマイクロ波集積
回路のようにＰＩＮダイオードよりＦＥＴのほうが作り
やすい回路構成であるにもかかわらず、歪特性を重視す
る装置ではＦＥＴを用いた可変減衰器は使用できず、従
来は増幅器部分と減衰器部分を分割し、段間にＰＩＮダ
イオードの可変減衰器をはさんで製作する非効率的な回
路であったが、本発明によりモノリシックマイクロ波集
積回路上に１チップで減衰器が構成可能となったので、
装置の小型化をはかることができる効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本実施例の減衰量対インターセプトポイントの
特性図である。
特性図である。
【図３】従来例の回路図である。
１ 入力端子 ２ 出力端子 ３ 電界効果トランジスタ（ＦＥＴ） ４，６ チョークコイル ５ 制御端子 ７ 電源端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 11/24 H01P 1/22
Claims (1)
- 【請求項１】 入力信号端子にドレインを接続し出力信
号端子にソースを接続し制御端子にゲートを接続し前記
ソース側の端子に接地されたチョークコイルを備えた電
界効果トランジスタからなる可変減衰器において、前記
ドレイン側にチョークコイルを介して電源端子を接続
し、前記ゲートへの制御電圧に対応して前記ドレインの
電源端子への電源電圧が可変されることを特徴とする可
変減衰器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223727A JP3000794B2 (ja) | 1992-08-24 | 1992-08-24 | 可変減衰器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223727A JP3000794B2 (ja) | 1992-08-24 | 1992-08-24 | 可変減衰器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669755A JPH0669755A (ja) | 1994-03-11 |
| JP3000794B2 true JP3000794B2 (ja) | 2000-01-17 |
Family
ID=16802742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4223727A Expired - Lifetime JP3000794B2 (ja) | 1992-08-24 | 1992-08-24 | 可変減衰器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3000794B2 (ja) |
-
1992
- 1992-08-24 JP JP4223727A patent/JP3000794B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669755A (ja) | 1994-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991012 |