JPH073830B2

JPH073830B2 - 集積回路の試験装置

Info

Publication number: JPH073830B2
Application number: JP3328322A
Authority: JP
Inventors: ドナルド・ジョン・パパエ; ドナルド・フランシス・ショーメーカー; マイケル・アンソニー・ソーナ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-11-30
Filing date: 1991-11-18
Publication date: 1995-01-18
Anticipated expiration: 2010-01-18
Also published as: JPH0521545A; US5132613A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、集積回路に関し、特
に低インダクタンスの集積回路試験装置に関する。

【０００２】

【従来の技術】バイポーラ集積回路（またはチップ）の
最終試験のとき、検査システムは、立ち上がり時間が
０．４ｎｓ／ｖと高速な電気信号で動作させることがで
きる。ウエハ・レベルの検査では、被験デバイス（ＤＵ
Ｔ）の複数の出力は通常、同時に切り替えられる。この
切り替えにより、ＤＵＴ電源の電圧ラインに急激な変化
が生じ、ＤＵＴのロジック・ゲートの状態が異常に変化
する。状態変化の異常は、いわゆる“デルタＩ問題”に
起因する。デルタＩ問題が生じるのは、試験装置の電源
が、ＤＵＴに必要な遷移スイッチング電流を供給できな
いからである。

【０００３】デルタＩは、ここで述べる目的からは、Ｄ
ＵＴのロジック状態の変化の関数としての、試験装置の
電源電流の変化（振幅とスルーレート）と考えられる。

【０００４】ＤＵＴの所要遷移電力を増加させるために
用いられ、主としてＤＵＴに印加される電圧の変動を抑
えるための一般的な手法に、コンデンサの形の電源減結
合がある。容量減結合の全体的効果は、減結合コンデン
サとＤＵＴの間のインダクタンスの大きさに反比例す
る。インダクタンスが大きければデルタＩ問題も顕著に
なる。電源ラインに関係するインダクタンスに伴う電流
が即座には変化しないからである。したがってこのイン
ダクタンスにより、電流に必要な変化が生じなくなり、
ＤＵＴ電源電圧が一時的に下がる。その結果ＤＵＴ電源
の容量減結合の効果を得るには、電源や減結合コンデン
サからＤＵＴまで低インダクタンスのパスが必要にな
る。

【０００５】上記から理解されるように、ＤＵＴ電源バ
スに相当量のインダクタンスが追加されないように、電
源をＤＵＴに送るための手法が必要である。また、ＤＵ
Ｔと試験装置との間の信号入出力（Ｉ／Ｏ）ルーティン
グに悪影響を与えることなく、ＤＵＴに対する減結合コ
ンデンサの物理的位置づけを最適化できるＤＵＴに電源
を送るための方式も必要である。

【０００６】Sudoによる米国特許出願第４９２２３２４
号明細書は、パッケージ・チップの空隙内の金属パター
ン上に装着された減結合コンデンサを示している。金属
パターンはパッケージの側面に接続される。

【０００７】Ohtsuka らによる米国特許出願第４８７９
５８８号明細書は、多層セラミック（ＭＬＣ）集積回路
パッケージの周囲に電源と接地の配線を示している。

【０００８】Miyauchiらによる米国特許出願第４８７５
０８７号明細書では、トライプレート・ストリップ・ラ
インのインピーダンスをマイクロストリップ・ラインの
インピーダンスと整合させるために、断面積を減少させ
た導体を有する絶縁層にコンデンサが用いられる。

【０００９】Miyauchiらによる米国特許出願第４８２７
３２７号明細書は、インダクタンスを減少させるため
の、パッケージ側面の高速結線を示している。

【００１０】Miyauchiらによる米国特許出願第４７２５
８７８号明細書は、パッケージ側面のＧＮＤ、電源、及
び信号の結線を示している。ＧＮＤ電位ラインが高速信
号ラインを囲んで疑似ストリップ・ラインを形成してい
る。インピーダンスは、ラインを、内部バイアに通すの
ではなくパッケージ側面に引くことによって制御される
という。

【００１１】Val による米国特許出願第４６５４６９４
号明細書は、コンデンサをチップまたはチップとＧＮＤ
／電源Ｉ／Ｏに近接させるための側面結線を示してい
る。

【００１２】Schaper による米国特許出願第４５７７２
１４号明細書は、チップ空隙、電源、及び接地の各面が
絶縁物とともにコンデンサを形成するチップ・パッケー
ジを示している。

【００１３】Gogal による米国特許出願第４２８８８４
１号明細書は、電源／電圧面がエッジ・キャステレーシ
ョンに接続されたダブル・チップ・キャリアを示してい
る。

【００１４】

【発明が解決しようとする課題】上記の従来技術に盛ら
れていないことは、本発明に含まれる目的でもあり、相
当量のインダクタンスを付加することなく、よって電源
の減結合コンデンサの効果を減少させながら、電源をＤ
ＵＴに送るための改良された集積回路試験装置である。

【００１５】本発明の目的には、電力ラインの導体のイ
ンダクタンスを最小にするとともに、ＤＵＴと試験装置
の間の信号Ｉ／Ｏルーティングへの干渉を最小にするた
めに、ＤＵＴに対する減結合コンデンサの物理的、電気
的位置づけを最適化することのできる改良された集積回
路試験装置を提供することも含まれる。

【００１６】

【課題を解決するための手段】前記のものを含めた問題
は、電源のインダクタンスを最小にする集積回路試験装
置によって克服され、本発明の目的も達成される。現在
の実施例では、試験装置は、積層基板のＭＬＣのスペー
ス・トランスフォーマ（ＳＸ）より成る。減結合コンデ
ンサは、ＳＸインタフェース基板の上面に置かれる。こ
の上面では、試験装置からの電源バスを終端するために
金属導体が露出する。ＳＸパーソナライゼーション基板
の各層が作製されて、内部電源面のメタライゼーション
を各層の側端に延長する。また各パーソナライゼーショ
ン層に冗長パッドが置かれ、側面装着接点の表面積が大
きくされる。積層と焼成の後、パーソナライゼーション
層を最終的に切り出したものから、パーソナライゼーシ
ョン基板の側壁に沿ったメタライゼーションが露出す
る。露出した側壁の金属上に厚膜金属パッドが被着さ
れ、パーソナライゼーション基板内の電源面との側壁接
点が形成される。パーソナライゼーション基板は、イン
タフェース基板の上面に接合され、側壁接点はインタフ
ェース基板の金属導体に電気的に接合される。これによ
って試験装置の電源からパーソナライゼーション電源面
への、低インダクタンス、低抵抗のＤＣパスが得られ
る。減結合コンデンサは、パーソナライゼーション基板
及びＤＵＴに近接したインタフェース基板上面に露出し
た金属ラインに電気的に接合される。ＤＵＴは、使用時
には、パーソナライゼーション基板上面に置かれる。他
の試験装置ではインダクタンスの重要な要因であるバイ
ア・インダクタンスは、側壁を通してパーソナライゼー
ション基板内の供電面との直接接続によって最小にな
る。

【００１７】本発明によれば、集積回路デバイスの試験
時に、少なくとも動作電源を集積回路デバイスにつなぐ
装置が提供される。この装置は、動作電源を、第１ＭＬ
Ｃ基板の第１面上に置かれた電気接点につなぐ端子と、
動作電源を、第１ＭＬＣ基板を介して、第１ＭＬＣ基板
の第２面上に置かれた複数の第１導電体に向けるための
バイアを含む。また、第１導電体からの動作電源を、第
１ＭＬＣ基板の第２面上に装着された第２ＭＬＣ基板内
に置かれる複数の給電面に連結する導体もこの装置に含
まれる。連結手段には、第２ＭＬＣ基板の側壁に断面が
露出した給電面の端部を接触させる構造が含まれる。装
置にはまた、動作電源を、第２ＭＬＣ基板を介して、第
２ＭＬＣ基板の第２面上に配置された複数の第２導電体
に供給するためのバイアも含まれる。第２導電体は、使
用時に、被験集積回路デバイス上の電源端子に接続され
る。

【００１８】さらに、本発明の装置は、動作電源に生じ
る電気的過渡現象を防ぐコンデンサを備える。コンデン
サは、第２ＭＬＣ基板の側壁に実質上隣接するように配
置される。

【００１９】本発明はまた、集積回路デバイスの試験時
に動作電源を集積回路デバイスにつなぐ方法も提供す
る。この方法のステップは、（ａ）動作電源を、第１Ｍ
ＬＣ基板の第１面上に置かれた電気接点に連結するステ
ップ、（ｂ）動作電源を、第１ＭＬＣ基板を介して第１
ＭＬＣ基板の第２面上に置かれた複数の導電体に送るス
テップ、及び（ｃ）第１導電体からの動作電源を、第１
ＭＬＣ基板の第２面上に装着された第２ＭＬＣ基板内に
置かれる複数の給電面に連結するステップとを含む。連
結ステップには、第２ＭＬＣ基板の側壁に断面が露出し
た給電面の端部を接触させるステップが含まれる。この
方法はまた、動作電源を、第２ＭＬＣ基板を介して、第
２ＭＬＣ基板の第２面上に置かれた複数の第２導電体に
送るステップを含む。第２導電体は、使用時に、被験集
積回路デバイス上の電源端子に接続される。

【００２０】この方法にはまた、動作電源に生じる電気
的遷移現象を断つステップもある。このステップは、第
２ＭＬＣ基板の側壁に実質上隣接して生じる。

【００２１】

【実施例】ＤＵＴ電源とＤＵＴに出力信号（Ｉ／Ｏ）の
両方を供給するのに用いられる試験装置の現在の実施例
には、多層セラミック（ＭＬＣ）基板が採用される。Ｍ
ＬＣ基板は、ここでは、他の要素とあわせてスペース・
トランスフォーマ（ＳＸ）とよぶ。ＭＬＣＳＸを実現
する手法として特に望ましいものを、ここでは積層基板
ＳＸとよぶ。

【００２２】図１から理解されるように、試験装置１０
は、中間ブロック３を介して複数のテスタ・ピン２
（“ポゴ・ピン”）に、ＭＬＣＳＸ５とプローブ６を
介してＤＵＴ４に接続される試験装置１を含む。ＤＵＴ
４は通常、集積回路ウエハ３内に作られている。試験の
間、Ｘ−Ｙ移動台によってｚ軸ステージの位置が定ま
り、ＤＵＴ４がプローブ６に押しつけられる。ＭＬＣ
ＳＸ５は、インタフェース基板１２とパーソナライゼー
ション基板１４から成る。パーソナライゼーション基板
１４には、ＤＵＴ４の電気端子のアレイに対応するアレ
イの上面１４ａに複数の導電体が配置される。試験の
間、ＤＵＴ４の電気端子はプローブ６に、及びプローブ
６を通して上面１４ａの導体アレイに方に押しつけられ
る。

【００２３】各基板の上面と下面が言及されていること
に注意されたい。但し方向に関する言及は、絶対的な意
味にとるのではなく、面１４ａはパーソナライゼーショ
ン基板１４の“上面”とするという規約に対応する向き
とみなされたい。他の面の符号はすべて、パーソナライ
ゼーション基板１４の上面１４ａを基準に決められる。

【００２４】米国特許出願第４８９６４６４号明細書、
同第４３４９８６２号明細書、同第４３２８５３０号明
細書、及び同第４２２１０４７号明細書は、ＭＬＣ装置
の構造と作製方法を示している。

【００２５】一般に、図１の基板１２、１４等のＭＬＣ
基板は、複数のセラミック物質層より成る積層構造であ
る。各層は積層されてから熱処理にかけられ、焼成され
て単一のセラミック・モジュールになる。このモジュー
ルの上面には、対応するＩ／Ｏと連結するためのパッド
と、ＤＵＴ４等の集積回路デバイスの電源パッドが設け
られる。反対側の下面には、Ｉ／Ｏ信号ラインと連結す
るため複数のパッドが設けられる。

【００２６】通常、各層は最初に“グリーンシート”
形、すなわち、粉砕したガラス物質が分散し得る未焼成
のポリマ粘結材として作られる。各層を貫くホールが、
通常はプレス加工によって設けられる。各ホールは、信
号ラインまたは給電ラインの導電バイアの所要位置を決
める。この後ホールが、モリブデン等の導電金属粒子よ
り成るペーストで埋められる。よく知られているスクリ
ーニングによって金属ペーストを層に印刷することによ
って、バイアの間に導電通路を設けることもできる。パ
ターンが形成された複数のグリーンシートは積層され、
多層構造が形成される。隣接したグリーンシート層のバ
イアのいくつかは、相互に整合されて形成され、ある層
から、隣接する層や隣接しない層に伸びる連続バイアが
作られる。

【００２７】多層構造は、上述の方法で形成された後、
積層グリーンシート層が焼成して多層セラミック・モジ
ュールとなるように高温でベークされる。このベーキン
グの間、金属ペーストが硬化し、バイア・ホールを通る
固体金属結線が、選択されたバイアの間に形成される。

【００２８】このインタフェース基板１２の主な目的
は、試験装置１とパーソナライゼーション基板１４の間
に固定したインタフェースを設けることにある。インタ
フェース基板１２の下面は、対応するテスタ・ピン２の
アレイに接続するための接点アレイである。Ｉ／Ｏ信号
は、それぞれの下側の接点から、対応する上側のマトリ
クス位置にまで送られる。また試験装置電源ピン（Ｖ１
−Ｖ４）は、インタフェース基板１２の下側に設けられ
た電源パッドに接する。電源パッドは、各電圧をインタ
フェース基板１２内の各配電面に導くバイアに接続され
る。電源は、バイアによって、電源面の層からインタフ
ェース基板１２の上面にまで供給される。ここで給電す
るバイアは、図５に示したように、金属処理ストリップ
２０で終端する。インタフェース基板１２は通常、３０
ないし４０の独立した層を含み、厚みは約１５０ミル
（約０．３７５ｍｍ）、面積は約５インチ平方（約１２
７ｍｍ平方）である。

【００２９】パーソナライゼーション基板１４は、イン
タフェース基板１２から送られたＩ／Ｏ信号のほか、基
板１４の側壁を通して供給された電源を、試験対象のＤ
ＵＴ４の特定のチップのタイプまたは系列の“配置”に
適用させるためのものである。パーソナライゼーション
基板１４とインタフェース基板１２の各々に、その上面
と下面に信号パッドのアレイが備えられる。この２つの
基板は、Ｃ−４技術によって電気的、物理的に接続され
る。Ｃ−４技術では、小型のハンダ・ボールが信号パッ
ドのアレイ上に置かれ、加熱、リフローされる。２つの
基板１２、１４が同じ物質より成るという点で、その熱
膨張係数は実質上等しく、よって、作製時及び使用時の
熱に関係する応力がなくなる。反対側のこのパッド・ア
レイは、実施例では、６００ミクロンのセンタ上に２５
０ミクロンのパッドを４１ｘ４１個配したアレイとし
て設けられる。パーソナライゼーション基板１４は通
常、５０の独立した層を含み、厚みは約２５０ミル（約
０．６２５ｍｍ）、面積は約１．２５インチ（約３１．
７５ｍｍ）である。各層は給電面層と信号伝送層を含
む。

【００３０】試験装置１の電源は、例えば、４つの電圧
（Ｖ１−Ｖ４）、対応する電圧検出結線、及びグランド
（ＧＮＤ）を提供する。各電圧につき、最大４つの給電
面層１６が設けられる。ある電圧に関連する給電面は、
バイア２７によって電気的に接続される（後述）。Ｖ１
−Ｖ４とＧＮＤに接続される導電体は、ここで用いてい
るとおり、すべてＤＵＴ４の給電導体とみなされる。

【００３１】ＤＵＴ４への電源は、メタライゼーション
・ライン２０からパーソナライゼーション基板１４の側
面に供給される。さらに、パーソナライゼーション基板
１４の側面から内部給電面へ、また内部給電面からバイ
アを介して基板１４の上面１４ａへの結線が設けられ
る。

【００３２】現在の実施例では、電源はパーソナライゼ
ーション基板１４の側壁を通して供給されるが、積層基
板のＭＬＣＳＸ５に電源を送る容量減結合を実現する
他の多くの方式も採用できる。ただし以下に述べる理由
から、本発明の現在の実施例は、このような他の電源供
給方式及び関連する減結合コンデンサを配置する手法に
伴う多くの問題を解消することができる。

【００３３】第１の方法では、コンデンサの装着にイン
タフェース基板１２の下面が用いられる。インタフェー
ス基板の下への装着は、電源バイアを、コンデンサが置
かれる下面の終端パッドに導くことによって行われる。
そこでインタフェース基板１２の下面を埋めるために、
コンデンサ・パッドのアレイが必要になる。但し、この
ようなパッド・アレイはかなりの表面積を占め、試験装
置１からの信号Ｉ／Ｏ結線に割り当てることのできる領
域が少なくなる。領域の減少を補うためには、インタフ
ェース基板を大きくすればよいが、信号ラインのＤＣ抵
抗も増加してしまう。またＩ／Ｏ信号ファンアウトも、
減結合パッドの存在によってさらに複雑になる。

【００３４】このほか、インタフェース基板下面の減結
合にみられる欠点として、プローブ接続点からコンデン
サ配置点までの電気パスの総インダクタンスも無視でき
ない。総インダクタンスは、パーソナライゼーション基
板１４のバイア全長のインダクタンスと、インタフェー
ス基板１２を貫通するバイアのインダクタンスの合計に
なる。

【００３５】減結合コンデンサを配置する第２の方法
は、減結合コンデンサをパーソナライゼーション基板１
４の上面に装着することである。これは、バイアを各内
部配電面からパーソナライゼーション基板１４上面の接
続パッドにまで伸ばすことによって行える。

【００３６】この方法の欠点は次のとおりである。物理
的大きさの制約から、パーソナライゼーション基板上面
に置けるコンデンサの個数が制限される。またパーソナ
ライゼーション基板上面に適切な電圧を送るために何ら
かのバイアの構造を採らなければならない。バイアによ
ってインダクタンスが追加され、減結合コンデンサの効
果が小さくなる。

【００３７】減結合コンデンサを装着する第３の方法
は、コンデンサをインタフェース基板１２上面に配置す
ることである。電源バイアは延長されてパーソナライゼ
ーション基板１４全体を通過し、下のインタフェース基
板１２まで伸びる。バイアは、インタフェース基板１２
内でも、内部に配置された各種配電面に連なる。バイア
はまた、インタフェース基板１２の配電面からインタフ
ェース基板１２上面のパッドに引かれ、関連する減結合
コンデンサとの接続点が得られる。但し、この給電機構
では、電源バイア長が比較的長く、インダクタンスがか
なり大きくなる。

【００３８】現在、ＤＵＴ４への給電に、また減結合コ
ンデンサの最適配置に望ましい方法について以下に説明
する。ここでは、積層基板ＭＬＣＳＸ５との関連から
説明する。この方法は、作製の容易さ、低コスト、試験
装置を選ばない汎用インタフェースが得られること等の
理由から有益である。但し、この発明の内容は、積層基
板ＭＬＣＳＸの実施例に限って用いられることを意図
したものではないことを理解されたい。

【００３９】図２を参照する。望ましい給電方式は、給
電面２２を持つ層１６上に、焼成後の所要寸法を超えて
伸びる突出部２４を持つ面２２が形成されるように、パ
ーソナライゼーション基板１４を作製することによって
実行される。図２で、焼成後の所要寸法は破線３０で示
した。層１６上には冗長パッド２６も配置され、側面の
各装着接点の表面積が大きくされる。突出部２４と冗長
パッド２６には複数のバイア２７が付けられ、パーソナ
ライゼーション基板１４内の上下の給電面との電気的接
続が得られる。これら導電パッド２６は、給電面２２と
の電気的接続にも必要である。そこで関連するパッド２
６を面２２に接続するために、相当量のトレースまたは
ジャンパ２８とともに層１６が形成される。

【００４０】パーソナライゼーション基板１４は、焼成
後、図３に示すように指定の大きさにまで研削される。
給電面の突出部２４とパッド２６が研削寸法を超えて伸
びているなかで、関連するメタライゼーション２４ａ、
２６ａのエッジは、研削面の基板側壁に沿って露出す
る。

【００４１】図２で、給電面２２の導電体は、隣接する
セラミック層相互の接着を良くし、導体のインダクタン
スを最小にするために、連続メタライゼーション層では
なくメッシュ構造として作製するのが望ましい。表面被
覆率５０％、厚み約２ないし３ミル（約０．００５０な
いし０．００７５ｍｍ）の金属メッシュは、電流搬送性
が充分であるとともに、層間溶融性も充分であり、後の
パーソナライゼーション基板１４の層剥離（delaminati
on）が防止されることがわかっている。これと同じ基準
は、インタフェース基板１２の作製にも当てはまる。基
板１２、１４の上面と下面（隣接するセラミック層との
接点は必要ない）では、メッシュ構造も必要なく、メタ
ライゼーションは、必要なら、連続面として作製するこ
とができる。給電面メッシュ内の中央に配置された開口
２９は、給電ライン及び信号伝送ラインのバイアを導く
ための空き領域または導管である。図では基板１２、１
４に対して垂直なバイア３２、３４として、そのうちの
少しのみしか示していない。面１６に関連する電圧を伝
える電源バイア３２には、給電面メッシュと接触させる
ために導電トレース３２ａが用いられる。開口２９の寸
法は、ＤＵＴ４の面積をカバーするのに充分である。

【００４２】図２で寸法Ａ、Ｂは各々約０．０５インチ
（約１．２７ｍｍ）、寸法Ｃは約０．１インチ（約２．
５４ｍｍ）である。

【００４３】基板１２または１４の何れかが与えられて
いるとき、信号ラインのトレースと相互接続点を持つ層
は、伝達ストリップ・ライン特性を与えるために、２つ
の給電面接地層の間に置くのが望ましい。

【００４４】図３からわかるように、導電パッド１８
（金等の導電金属から形成するのが望ましい）は、従来
の厚膜形成法により、パーソナライゼーション基板１４
の側壁上に形成される。これにより側壁のメタライゼー
ション２４ａ、２６ａの露出端が終端する。パッド１８
は各々、幅約２ｍｍ、厚み約１０００オングストローム
である。電源は、パッド１８のうち選択された方から給
電面層１６へ連結される。ここで電源はＤＵＴの占有面
積内の関連するＤＵＴ４の電源バイア３２すべてに供給
される。バイア３２は、関連するＤＵＴ４の電源端子と
接触させるため、パーソナライゼーション基板１４の上
面まで引かれる。

【００４５】ＤＵＴ４の給電構造のインダクタンスは、
本発明によれば、側壁の連結によって最小になる。側壁
連結により、減結合コンデンサ３６を金属処理パッド１
８に対して最適な位置に配置することもできる。コンデ
ンサ３６は、電気端子３８を持つ小型のセラミック厚膜
デバイスが望ましい。電気端子３８は、シルバー・エポ
キシ等の導電体によってメタライゼーションに電気的に
接続される。

【００４６】図５からわかる通り、側面接点１８は、Ｌ
形の小型導電材４０によって電源ストリップ２０に電気
的に接続される。接続はハンダ付けによるのが望まし
い。導電材４０の各腕の長さは代表値で約１００ミル
（約０．２５ｍｍ）である。各コンデンサ３６は幅約６
０ミル（約０．１５ｍｍ）、長さ１００ミル（約０．２
５ｍｍ）、厚み約４０ミル（約０．１ｍｍ）である。導
体（電源ストリップ）２０相互の間隔は、２つのコンデ
ンサ３６が１個の導体２０上で端部で突き合わせられ、
各コンデンサが、隣接して配置された導体２０のほぼ中
央にまで伸びる間隔である。コンデンサの値は、電源ス
イッチング遷移の減結合が最適になるように選択され
る。各コンデンサ３６の代表値は１マイクロファラッド
である。現在の実施例では、コンデンサ３６は、３個の
高さと１１個の奥行で垂直に積層され、側壁の給電箇所
の各々で、３３個のコンデンサまたは３３マイクロファ
ラッドの減結合キャパシタンスが得られる。もちろんコ
ンデンサ３６の個数は、各コンデンサの値、関連する側
壁接点を流れる予想電流、その他の関連要因に応じて加
減することができる。

【００４７】図４は、パーソナライゼーション基板１４
の上面図で、導電パッドが側面当たり８個の現在の実施
例を示す。現在望ましい電圧分布も、４つの電圧（Ｖ１
−Ｖ４）と１つのグランド（ＧＮＤ）の試験装置構造に
ついて示した。電圧当たり複数のパッドが割り当てられ
ているとき、減結合網の等価インダクタンスは、各パッ
ドのインダクタンスの平衡により減少する。さらに、給
電面２２の等価インダクタンスは、メッシュ給電面２２
をつくる並列インダクタの和として計算される。メッシ
ュ給電面は、バイアのみの給電構造（等価インダクタン
スは直列の相加インダクタンス）に比べてインダクタン
スが低い。

【００４８】３２個のパッドにどのように電圧を割り当
てるかは、各電源に想定されるデルタＩに従って決定さ
れる。もちろん、電源数、試験時の予想電流密度、その
他の要因に応じて、側面当たり８パッド前後でもよい。

【００４９】ＤＵＴ電源の供給に関して問題になるの
は、比較的大きいＤＣ電流が必要なことである。例え
ば、ＤＵＴのＤＣ電流が１０Ａになるのは珍しいことで
はない。給電構造ではこのようにかなりの電力が消費さ
れる。その結果、給電構造の各部の抵抗については詳細
に検討しなければならない。

【００５０】ここで、給電構造の独立した２つの部分、
メッシュ給電面２２のＤＣ抵抗と、側面パッドまたはパ
ッド１８とメッシュ給電面２２に対する接点抵抗を調べ
てみる。抵抗は次のようにして求めることができる。Ｒ＝ ρｓＬ／Ｗここでρｓは、導体のシート抵抗率、Ｌは導体の長さ、
Ｗは導体の幅である。

【００５１】給電構造の性質によるメッシュ自体のＤＣ
抵抗は極めて小さくなる。金属メッシュの代表的な幅
は、側面接続点当たり１００ミル（約０．２５ｍｍ）で
ある。５０％金属メッシュの場合、接続点に用いられる
有効金属は５０ミル（約０．１２５ｍｍ）である。メッ
シュの、面から基板端部までの長さは１００ミル（約
０．２５ｍｍ）である。ρｓを平方面積当たり約５ミリ
オームに等しいとすると（ＡｕまたはＡｇのほとんどの
金属の代表値）、算出されるメッシュＤＣ抵抗は次のよ
うにわずかである。Ｒｍｅｓｈ＝（５Ｘ１０−３）（０．１）／０．０５＝１０ミリオームまた電圧当たりメッシュ接続点が複数あり、総抵抗がさ
らに低下する。このように、メッシュＤＣ抵抗は、ＤＵ
Ｔ４に必要なかなりのＤＣ電流を受け入れるのに充分な
低さである。

【００５２】面２２とパッド１８間の側壁接続領域を最
大にするために、給電面とＧＮＤ面の各々に小さい冗長
メッシュ面２６ａが用いられる。小さい面２６ａは、直
径４ミル（約０．０１ｍｍ）のバイア２７を持つ別の給
電層内の金属メッシュ面に接続される。４バイア２列が
接続に用いられる。この冗長構造により、側面パッド１
８との接続は、所要ＤＣ電流を受け入れるのに適した表
面積で行われる。また、各側壁接続の有効表面積は、こ
の給電面の上下の他の層の冗長パッド２６ａによって大
きくなる。バイア２７は、冗長パッド２６ａを他の層か
ら配電面２２に継なぐために用いられる。このように、
ＤＣ電流には、構造のＡＣインダクタンスを増やすこと
なく対応することができる。

【００５３】要約すれば、本発明は、集積回路デバイス
の試験時に、少なくとも動作電源をデバイスに連結する
ための装置を提供するものである。この装置は、第１Ｍ
ＬＣ基板の第１面上に置かれた電気接点に動作電源を継
なぐ端子と、動作電源を、第１ＭＬＣ基板を通して、第
１ＭＬＣ基板の第２面に置かれた複数の第１導電体に向
けるバイアとを含む。また、動作電源を第１導電体か
ら、第１ＭＬＣ基板の第２面に装着された第２ＭＬＣ基
板内に置かれた複数の給電面に連結する導体もこの装置
に含まれる。連結手段には、第２ＭＬＣ基板の側壁に断
面が露出した給電面の端部を接触させる構造が含まれ
る。この装置はまた、上記のほか、動作電源を第２ＭＬ
Ｃ基板を通して、第２ＭＬＣ基板の第２面に配置された
複数の第２導電体に向けるバイアも含まれる。第２導電
体は、使用時に、被験集積回路デバイス上の電源端子に
接続される。

【００５４】また、本発明の装置は、動作電源に生じる
電気的遷移を断つ減結合コンデンサを備える。コンデン
サは、第２ＭＬＣ基板の側壁に実質上隣接して配置され
る。

【００５５】本発明はまた、集積回路デバイスの試験時
に動作電源をデバイスに連結する方法を提供する。この
方法のステップは、（ａ）動作電源を第１ＭＬＣ基板の
第１面に配置された電気接点に継なぐステップ、（ｂ）
動作電源を第１ＭＬＣ基板を通して、第１ＭＬＣ基板の
第２面に配置された複数の第１導電体に送るステップ、
及び（ｃ）動作電源を第１導電体から、第１ＭＬＣ基板
の第２面に装着された第２ＭＬＣ基板内に置かれた複数
の給電面に連結するステップである。連結ステップに
は、第２ＭＬＣ基板の側壁に断面が露出した給電面の端
部を接触させるステップが含まれる。この方法はまた、
動作電源を第２ＭＬＣ基板を通して、第２ＭＬＣ基板の
第２面に配置された複数の第２導電体に送るステップを
含む。第２導電体は、使用時に、被験集積回路デバイス
上の電源端子に接続される。

【００５６】本発明の方法では、上記のほか、動作電源
に生じる電気的遷移を断つステップが含まれ、このステ
ップは、第２ＭＬＣ基板の側壁に実質上隣接して生じ
る。

【図面の簡単な説明】

【図１】この発明に従って形成されたＭＬＣＳＸの側
面図であり、ＭＬＣＳＸと試験装置及び被験デバイス
との連結を示す図である。

【図２】パーソナライゼーション基板作製完了前のパー
ソナライゼーション基板の給電面（単層）の上面図であ
る。

【図３】作製後の図２の単層の上面図で、内部給電面と
側壁の電気接点との連結を示す図である。

【図４】パーソナライゼーション基板の現在の実施例の
上面図で、側壁電気接点への電圧の割当を示す図であ
る。

【図５】パーソナライゼーション基板とインタフェース
基板の連結と、積層減結合コンデンサの最適配置を示す
立面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ドナルド・フランシス・ショーメーカーアメリカ合衆国ニューヨーク州、ポキプシ、ローリー・ロード 15番地 (72)発明者マイケル・アンソニー・ソーナアメリカ合衆国ニューヨーク州、ポキプシ、カウディ・ドライブ 11番地

Claims

【特許請求の範囲】

【請求項１】集積回路デバイスの検査時に、該デバイス
に動作電源を連結する装置において、第１ＭＬＣ基板の第１面上に配置された電気接点に動作
電源をつなぐ手段と、上記動作電源を、上記第１ＭＬＣ基板を通して、該第１
ＭＬＣ基板の第２面上に配置された複数の第１導電体に
送る手段と、上記動作電源を、上記第１導電体から、上記第１ＭＬＣ
基板の第２面上に装着された第２ＭＬＣ基板内に配置さ
れた複数の給電面に連結し、上記第２ＭＬＣ基板の側壁
上に断面の露出した該給電面の端部を上記動作電源と接
触させる手段を含む手段と、上記動作電源を上記第２ＭＬＣ基板を通して、該第２Ｍ
ＬＣ基板の第２面上に配置された複数の第２導電体に送
る手段とを含み、該第２導電体が、使用時に被験集積回
路デバイス上の電源端子に接続されることを特徴とする
動作電源を連結する装置。
【請求項２】上記第２ＭＬＣ基板の上記側壁に実質上隣
接して配置され、上記動作電源に生じる電気的遷移を断
つ手段を含む、請求項１記載の動作電源を連結する装
置。
【請求項３】上記接触させる手段の各々が、上記第１導
電体の１つ、及び複数の上記給電面に電気的に接続され
た複数のＬ形部材より成る、請求項１記載の動作電源を
連結する装置。
【請求項４】第１部分の第１表面の面積が第２部分の第
２表面の面積よりも大きく、該第１部分の該第１表面の
一部が上記第２部分を囲み、上記第２部分の第１表面
が、集積回路の試験時に上記第２部分の上記第１表面に
近接して配置される上記集積回路に少なくとも動作電源
をつなぐ手段を含み、上記第２部分が、水平に配置された複数の電気絶縁層よ
り成り、該絶縁層のいくつかに導電パターンが置かれ、
各パターンが、上記第２部分の側壁上に断面の露出した
領域を有し、上記導電パターンが、上記第２部分を通し
て、上記第１表面の接続手段に電気的に接続された、本
体と、上記第１部分の上記第１表面上に、上記第２部分に近接
して配置され、使用時には上記動作電源に連結される複
数の導電体と、各々が上記第１部分の上記第１表面上に配置された導電
体の１つと、及び上記第２部分の側壁上に断面の露出し
た複数の領域とに電気的に接続される複数の導電材とを
含む、集積回路の試験装置。
【請求項５】上記第１部分の上記第１表面上に配置さ
れ、上記導電材のうち関連する１個を通して上記パター
ンに電気的に接続された減結合コンデンサ手段を少なく
とも１個含む、請求項４記載の集積回路の試験装置。
【請求項６】上記絶縁層の上記各領域が、他の該絶縁層
の上記各領域と垂直方向に整合して配置され、上記第２
部分の上記側壁上に配置され、相互に垂直方向に整合し
て配置された上記領域を電気的に接続する手段を含む、
請求項４記載の集積回路の試験装置。
【請求項７】上記第２部分が多層セラミック基板より成
る、請求項４記載の集積回路の試験装置。
【請求項８】上記第１部分が、集積回路の試験装置の電
源を含む集積回路の試験装置に接続するために上記第２
表面上に複数の導電体を持つ多層セラミック基板より成
り、上記第２表面上の該導電体から、上記第１部分の上
記第１表面上に配置された上記導電体に伸びる、内部に
配置された複数の導電体を含む、請求項７記載の集積回
路の試験装置。
【請求項９】上記導電材が各々Ｌ形導電体より成る、請
求項４記載の集積回路の試験装置。
【請求項１０】上記絶縁層の導電パターンが、上記第２
部分の層を通して垂直に伸びる複数の導電バイアによっ
て、各々別の該絶縁層の他の少なくとも１個の導電パタ
ーンに接続された、請求項４記載の集積回路の試験装
置。
【請求項１１】上記絶縁層の導電パターンが金属メッシ
ュ構造より成る、請求項４記載の集積回路の試験装置。
【請求項１２】上記絶縁層の導電パターンに、空き領域
が形成され、各空き領域が、別の該絶縁層の空き領域と
整合して配置され、複数のバイアが、上記第２部分の層
を通して、該空き領域内で、上記第２部分の上記第１表
面に垂直に伸びる、請求項４記載の集積回路の試験装
置。
【請求項１３】第１ＭＬＣ基板の第１表面の面積が第２
ＭＬＣ基板の第２表面の面積よりも大きく、上記第１Ｍ
ＬＣ基板の上記第１面の一部が、上記第２ＭＬＣ基板を
囲み、上記第２ＭＬＣ基板の上記第１表面が、集積回路
の試験時に、上記第２ＭＬＣ基板の上記第１表面に近接
して配置される集積回路に少なくとも動作電源をつなぐ
手段を含む、上記第１ＭＬＣ基板及び上記第１ＭＬＣ基
板の上記第１表面上に配置された上記第２ＭＬＣ基板
と、上記第２ＭＬＣ基板が、複数の導電パターンが配置され
た給電層を含み、各パターンが、上記第２ＭＬＣ基板の
側壁上に断面の露出した領域を有し、該導電パターン
が、第２ＭＬＣ基板を通して上へ垂直に伸びるバイアに
よって、第１表面接続手段に電気的に接続され、上記第１ＭＬＣ基板の第１表面上に、上記第２ＭＬＣ基
板に近接して配置され、使用時に動作電源に連結される
複数の細長い導電体と、各々が上記第１ＭＬＣ基板の上記第１表面上に配置され
た上記導電体の１つと、上記第２ＭＬＣ基板の側壁上に
断面の露出した複数の上記領域とに電気的に接続された
複数の導電材と、上記第１ＭＬＣ基板の上記第１表面上に配置され、上記
導電材のうち関連する１個を通して上記パターンに電気
的に接続された複数の減結合コンデンサとを含む、集積回路の試験装置。
【請求項１４】ある層の各領域が、他の層の各領域と垂
直方向に整合して配置され、上記第２ＭＬＣ基板の側壁
上に垂直に配置され、各々、互いに垂直に整合して配置
された該領域を連結する複数の導電層を含む、請求項１
３記載の集積回路の試験装置。
【請求項１５】集積回路の試験装置の電源を含む集積回
路の試験装置に連結するために、上記第１ＭＬＣ基板の
上記第２表面上に導電体のアレイが配置され、上記第１
ＭＬＣ基板が、上記第２表面上の導電体から上記第１Ｍ
ＬＣ基板の上記第１表面上に配置された細長い導電体に
伸びる、内部に配置された複数のバイアを含む、請求項
１３記載の集積回路の試験装置。
【請求項１６】上記各導電材がＬ形導電体より成る、請
求項１３記載の集積回路の試験装置。
【請求項１７】上記導電パターンが金属メッシュ構造よ
り成る、請求項１３記載の集積回路の試験装置。
【請求項１８】集積回路デバイスの検査時に、該デバイ
スに動作電源を連結する方法において。第１ＭＬＣ基板
の第１表面上に配置された電気接点に動作電源をつなぐ
ステップと、上記動作電源を、上記第１ＭＬＣ基板を通して、上記第
１ＭＬＣ基板の第２表面上に配置された複数の第１導電
体に送るステップと、上記第１導電体からの動作電源を、上記第１ＭＬＣ基板
の第２表面上に装着された第２ＭＬＣ基板内に配置され
た複数の給電面に連結するステップに、上記第２ＭＬＣ
基板の側壁上に断面の露出した該給電面の端部を接触さ
せるステップが含まれるステップと、上記動作電源を、上記第２ＭＬＣ基板を通して、上記第
２ＭＬＣ基板の第２表面上に配置され、使用時に、被験
集積回路デバイス上の電源端子に接続される複数の第２
導電体に送るステップとを含むことを特徴とする。動作
電源を連結する方法。
【請求項１９】上記第２ＭＬＣ基板の側壁に実質上隣接
して生じ、上記動作電源に生じる電気的遷移を断つステ
ップを含む、請求項１８記載の動作電源を連結する方
法。