JPH0736405A - 表示装置の階調補正方式 - Google Patents
表示装置の階調補正方式Info
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- JPH0736405A JPH0736405A JP5178323A JP17832393A JPH0736405A JP H0736405 A JPH0736405 A JP H0736405A JP 5178323 A JP5178323 A JP 5178323A JP 17832393 A JP17832393 A JP 17832393A JP H0736405 A JPH0736405 A JP H0736405A
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Abstract
(57)【要約】
【目的】 本発明は、表示装置の階調補正方式に関し、
γ補正を適切に行うことができる表示装置の階調補正方
式を提供することにある。 【構成】 入力されるデジタル映像信号に応じて階調信
号を出力する変調手段と、該変調手段からの階調信号に
基づいて表示を行う表示パネルと、変調手段に対し、デ
ジタル映像信号から階調信号への非線形の階調補正を行
わせる階調補正手段とを含むように構成する。
γ補正を適切に行うことができる表示装置の階調補正方
式を提供することにある。 【構成】 入力されるデジタル映像信号に応じて階調信
号を出力する変調手段と、該変調手段からの階調信号に
基づいて表示を行う表示パネルと、変調手段に対し、デ
ジタル映像信号から階調信号への非線形の階調補正を行
わせる階調補正手段とを含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、表示装置の階調補正方
式に関する。
式に関する。
【０００２】
【従来の技術】図１０には、従来の表示装置の概略構成
が示されている。図１０において、符号１０は表示パネ
ルを示し、該表示パネル１０は、Ｘドライバ１２及びＹ
ドライバ１４により駆動される。一方、ビデオ信号は、
Ａ／Ｄコンバータ１６及び階調補正部１８を介してメモ
リ２０に供給され、該メモリ２０からのデータは、Ｘド
ライバ１２に供給される。なお、Ｘドライバ１２、Ｙド
ライバ１４、及びメモリ２０は、コントローラ２２によ
り制御される。
が示されている。図１０において、符号１０は表示パネ
ルを示し、該表示パネル１０は、Ｘドライバ１２及びＹ
ドライバ１４により駆動される。一方、ビデオ信号は、
Ａ／Ｄコンバータ１６及び階調補正部１８を介してメモ
リ２０に供給され、該メモリ２０からのデータは、Ｘド
ライバ１２に供給される。なお、Ｘドライバ１２、Ｙド
ライバ１４、及びメモリ２０は、コントローラ２２によ
り制御される。
【０００３】
【発明が解決しようとする課題】図１０において、階調
補正部１８は、デジタル映像信号に直接γ補正を与えて
いるので、次のような問題があった。
補正部１８は、デジタル映像信号に直接γ補正を与えて
いるので、次のような問題があった。
【０００４】実効的な階調数が大幅に減少する。例え
ば、入力側が２５６階調である場合に、出力側は１８３
階調になる。 例えば、元の入力信号の特性がリニアな場合に、補正
後の信号では黒の階調がつぶれてしまう。
ば、入力側が２５６階調である場合に、出力側は１８３
階調になる。 例えば、元の入力信号の特性がリニアな場合に、補正
後の信号では黒の階調がつぶれてしまう。
【０００５】なお、アナログの映像信号にγ補正を与え
ると、次のような問題がある。 補正量の調整が困難である。 再現性がない。
ると、次のような問題がある。 補正量の調整が困難である。 再現性がない。
【０００６】経時変化がある。すなわち、補正カーブ
が変わる。 そこで、本発明の目的は、γ補正を適切に行うことがで
きる表示装置の階調補正方式を提供することにある。
が変わる。 そこで、本発明の目的は、γ補正を適切に行うことがで
きる表示装置の階調補正方式を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、入力されるデ
ジタル映像信号に応じて階調信号を出力する変調手段
と、該変調手段からの階調信号に基づいて表示を行う表
示パネルと、前記変調手段に対し、デジタル映像信号か
ら階調信号への非線形の階調補正を行わせる階調補正手
段と、を含むことを特徴とする
ジタル映像信号に応じて階調信号を出力する変調手段
と、該変調手段からの階調信号に基づいて表示を行う表
示パネルと、前記変調手段に対し、デジタル映像信号か
ら階調信号への非線形の階調補正を行わせる階調補正手
段と、を含むことを特徴とする
【０００８】
【作用】従来の階調補正方式では、デジタル映像信号の
データを直接変換することによりγ補正を行っていた
が、本発明による階調補正方式では、デジタルの映像信
号のデータに対してＰＷＭ（パルス幅変調）やＰＤＭ
（パルス密度変調）を行う際に、所望のγ特性を持つよ
うに変調を行う。
データを直接変換することによりγ補正を行っていた
が、本発明による階調補正方式では、デジタルの映像信
号のデータに対してＰＷＭ（パルス幅変調）やＰＤＭ
（パルス密度変調）を行う際に、所望のγ特性を持つよ
うに変調を行う。
【０００９】この階調補正方式では、同期信号によりリ
セットされ、その後に入るパルス数と出力される値とが
直線的に変化しない（すなわちノンリニアな）特性の回
路を有する。変調回路では、このノンリニアな特性の回
路の出力値と階調表示データ（映像信号）とを比較して
ＰＷＭやＰＤＭの信号を作成し、表示パネルを駆動す
る。
セットされ、その後に入るパルス数と出力される値とが
直線的に変化しない（すなわちノンリニアな）特性の回
路を有する。変調回路では、このノンリニアな特性の回
路の出力値と階調表示データ（映像信号）とを比較して
ＰＷＭやＰＤＭの信号を作成し、表示パネルを駆動す
る。
【００１０】本発明による階調補正方式によれば、次の
利点が挙げられる。 デジタル回路なので、経時変化がない。 補正量の調整が容易である。
利点が挙げられる。 デジタル回路なので、経時変化がない。 補正量の調整が容易である。
【００１１】入力の階調数をほとんど全て有効に利用
することが可能である。 従って、映像信号を入力したときに、プラウン管の表示
と同様に、画面の表示を総合でγ＝１に近くなるように
補正を行うことができ、より被写体に忠実な画像を再現
することができる。
することが可能である。 従って、映像信号を入力したときに、プラウン管の表示
と同様に、画面の表示を総合でγ＝１に近くなるように
補正を行うことができ、より被写体に忠実な画像を再現
することができる。
【００１２】
【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。図１には、本発明の原理による表示装置の
概略構成が示されている。
を説明する。図１には、本発明の原理による表示装置の
概略構成が示されている。
【００１３】図１において、符号３０は、表示パネルを
示し、該表示パネル３０は、Ｘドライバ３２及びＹドラ
イバ３４により駆動される。一方、ビデオ信号は、Ａ／
Ｄコンバータ３６を介してメモリ３８に供給され、該メ
モリ３８からのデータは、Ｘドライバ３２に供給され
る。Ｘドライバ３２内には、階調補正部４０が設けられ
ており、この階調補正部４０は、Ｘドライバ３２内の変
調手段（図示せず）がデジタル映像信号を階調信号に変
換する際に階調補正を行う。なお、Ｘドライバ３２、Ｙ
ドライバ３４、及びメモリ３８は、コントローラ４２に
より制御される。
示し、該表示パネル３０は、Ｘドライバ３２及びＹドラ
イバ３４により駆動される。一方、ビデオ信号は、Ａ／
Ｄコンバータ３６を介してメモリ３８に供給され、該メ
モリ３８からのデータは、Ｘドライバ３２に供給され
る。Ｘドライバ３２内には、階調補正部４０が設けられ
ており、この階調補正部４０は、Ｘドライバ３２内の変
調手段（図示せず）がデジタル映像信号を階調信号に変
換する際に階調補正を行う。なお、Ｘドライバ３２、Ｙ
ドライバ３４、及びメモリ３８は、コントローラ４２に
より制御される。
【００１４】図２には、本発明の原理による表示装置の
回路構成が示されている。図２において、映像信号は、
Ａ／Ｄコンバータ３６を介してメモリとしてのシフトレ
ジスタ３８に供給され、該シフトレジスタ３８は、複数
のフリップフロップ回路（以下ＦＦという）４４〜４４
を含む。シフトレジスタ３８内のＦＦ４４〜４４からの
信号は、Ｘドライバ４０内でＦＦ４６〜４６を介してＰ
ＷＭ変調器４８〜４８に供給される。ＰＷＭ変調器４８
〜４８からの信号（輝度データに対応したパルス幅を示
すアナログ信号）は、信号電極Ａ0 、Ａ1 、Ａ2 、
Ａ3 、…に供給され、一方、Ｙドライバ３４内のＦＦ５
０〜５０からの信号は、走査電極Ｋ0 、Ｋ1 、Ｋ2 、Ｋ
3 、…に供給され、これらの信号電極Ａ0 、Ａ1 、
Ａ2 、Ａ3 、…及び走査電極Ｋ0 、Ｋ1 、Ｋ2 、Ｋ3 、
…により、表示パネル３０のマトリクスが構成される。
表示パネル３０において、信号電極Ａ0 、Ａ1 、Ａ2 、
Ａ3 、…と走査電極Ｋ0 、Ｋ1 、Ｋ2 、Ｋ3 、…との交
点部分では、信号電極Ａ 0 、Ａ1 、Ａ2 、Ａ3 、…及び
走査電極Ｋ0 、Ｋ1 、Ｋ2 、Ｋ3 、…に発光素子５２〜
５２が接続されている。
回路構成が示されている。図２において、映像信号は、
Ａ／Ｄコンバータ３６を介してメモリとしてのシフトレ
ジスタ３８に供給され、該シフトレジスタ３８は、複数
のフリップフロップ回路（以下ＦＦという）４４〜４４
を含む。シフトレジスタ３８内のＦＦ４４〜４４からの
信号は、Ｘドライバ４０内でＦＦ４６〜４６を介してＰ
ＷＭ変調器４８〜４８に供給される。ＰＷＭ変調器４８
〜４８からの信号（輝度データに対応したパルス幅を示
すアナログ信号）は、信号電極Ａ0 、Ａ1 、Ａ2 、
Ａ3 、…に供給され、一方、Ｙドライバ３４内のＦＦ５
０〜５０からの信号は、走査電極Ｋ0 、Ｋ1 、Ｋ2 、Ｋ
3 、…に供給され、これらの信号電極Ａ0 、Ａ1 、
Ａ2 、Ａ3 、…及び走査電極Ｋ0 、Ｋ1 、Ｋ2 、Ｋ3 、
…により、表示パネル３０のマトリクスが構成される。
表示パネル３０において、信号電極Ａ0 、Ａ1 、Ａ2 、
Ａ3 、…と走査電極Ｋ0 、Ｋ1 、Ｋ2 、Ｋ3 、…との交
点部分では、信号電極Ａ 0 、Ａ1 、Ａ2 、Ａ3 、…及び
走査電極Ｋ0 、Ｋ1 、Ｋ2 、Ｋ3 、…に発光素子５２〜
５２が接続されている。
【００１５】コントローラとしてのタイミングジェネレ
ータ４２は、水平同期信号及び垂直同期信号を受け取
り、信号ＳＣＬＫ、ＬＣＬＫ、ＦＰＵＬ、及びＦＣＬＫ
を出力する。信号ＳＣＬＫは、Ａ／Ｄコンバータ３６及
びシフトレジスタ３８内のＦＦ４４〜４４に供給され、
信号ＬＣＬＫは、Ｘドライバ４０内のＦＦ４６〜４６に
供給され、信号ＦＰＵＬ及びＦＣＬＫは、Ｙドライバ３
４内のＦＦ５０〜５０に供給される。
ータ４２は、水平同期信号及び垂直同期信号を受け取
り、信号ＳＣＬＫ、ＬＣＬＫ、ＦＰＵＬ、及びＦＣＬＫ
を出力する。信号ＳＣＬＫは、Ａ／Ｄコンバータ３６及
びシフトレジスタ３８内のＦＦ４４〜４４に供給され、
信号ＬＣＬＫは、Ｘドライバ４０内のＦＦ４６〜４６に
供給され、信号ＦＰＵＬ及びＦＣＬＫは、Ｙドライバ３
４内のＦＦ５０〜５０に供給される。
【００１６】前記Ｘドライバ４０内のＰＷＭ変調器４８
〜４８には、水平同期信号Ｈ〜Ｈが供給されるととも
に、階調補正部４０（図１参照）からの制御信号５４〜
５４が供給される。この階調補正部４０は、γ補正用の
補正部である。
〜４８には、水平同期信号Ｈ〜Ｈが供給されるととも
に、階調補正部４０（図１参照）からの制御信号５４〜
５４が供給される。この階調補正部４０は、γ補正用の
補正部である。
【００１７】図３には、図２の表示装置のタイミングチ
ャートが示されている。図３（Ａ）のＸドライバのタイ
ミングチャートを説明すると、映像信号をＡ／Ｄコンバ
ータ３６でＡ／Ｄ変換してサンプリングする毎に、Ａ／
Ｄ変換されたデータＤＡＴＡは、信号ＳＣＬＫにより、
シフトレジスタ３８内のＦＦ４４〜４４に順次シフトさ
れる。そして、１水平周期期間のデータＤＡＴＡが全て
ＦＦ４４〜４４に送られると、信号ＬＣＬＫにより、Ｆ
Ｆ４４〜４４内のデータは、Ｘドライバ３２内のＦＦ４
６〜４６を介してＰＷＭ変調器４８〜４８に供給され
る。ＰＷＭ変調器４８〜４８は、送られたデータをＰＷ
Ｍ変調し、データに対応する長さのパルスを信号電極Ａ
0 、Ａ1 、Ａ2 、Ａ3 、…に出力する。
ャートが示されている。図３（Ａ）のＸドライバのタイ
ミングチャートを説明すると、映像信号をＡ／Ｄコンバ
ータ３６でＡ／Ｄ変換してサンプリングする毎に、Ａ／
Ｄ変換されたデータＤＡＴＡは、信号ＳＣＬＫにより、
シフトレジスタ３８内のＦＦ４４〜４４に順次シフトさ
れる。そして、１水平周期期間のデータＤＡＴＡが全て
ＦＦ４４〜４４に送られると、信号ＬＣＬＫにより、Ｆ
Ｆ４４〜４４内のデータは、Ｘドライバ３２内のＦＦ４
６〜４６を介してＰＷＭ変調器４８〜４８に供給され
る。ＰＷＭ変調器４８〜４８は、送られたデータをＰＷ
Ｍ変調し、データに対応する長さのパルスを信号電極Ａ
0 、Ａ1 、Ａ2 、Ａ3 、…に出力する。
【００１８】図３（Ｂ）のＹドライバのタイミングチャ
ートを説明すると、信号ＦＰＵＬは、垂直周期期間に１
回“High”レベルになり、信号ＦＣＬＫにより、信号Ｆ
ＰＵＬのパルスが走査電極（ライン）Ｋ0 、Ｋ1 、
Ｋ2 、Ｋ3 、…に順次転送されて行く。そして、走査ラ
インＫｎ（ｎ＝０，１，２，３，…）が“High”レベル
のとき、そのラインＫｎが点灯することになる。なお、
信号ＦＣＬＫは、１水平周期期間に１回パルスを出力
し、信号ＦＰＵＬは、１垂直周期期間に１回パルスを出
力する。
ートを説明すると、信号ＦＰＵＬは、垂直周期期間に１
回“High”レベルになり、信号ＦＣＬＫにより、信号Ｆ
ＰＵＬのパルスが走査電極（ライン）Ｋ0 、Ｋ1 、
Ｋ2 、Ｋ3 、…に順次転送されて行く。そして、走査ラ
インＫｎ（ｎ＝０，１，２，３，…）が“High”レベル
のとき、そのラインＫｎが点灯することになる。なお、
信号ＦＣＬＫは、１水平周期期間に１回パルスを出力
し、信号ＦＰＵＬは、１垂直周期期間に１回パルスを出
力する。
【００１９】図４には、図２の表示装置のＸドライバが
示されており、図２に関連して説明したように、ＰＷＭ
変調器４８〜４８は、階調補正部４０からの制御信号５
４により、制御される。以下、階調補正部４０について
詳述する。
示されており、図２に関連して説明したように、ＰＷＭ
変調器４８〜４８は、階調補正部４０からの制御信号５
４により、制御される。以下、階調補正部４０について
詳述する。
【００２０】図５には、本発明の第１実施例による階調
補正部の回路構成が示されている。図５において、階調
補正部４０は、カウンタ（５６）、セレクタ５８、カウ
ンタＢ（６０）、コンパレータＡ（６２）、コンパレー
タＢ（６４）、コンパレータＣ（６６）、ラッチＡ（６
８）、ラッチＢ（７０）、ラッチＣ（７２）、オアゲー
ト（７４）を含む。なお、階調補正部４０は、水平同期
パルスＨＰＵＬＳＣの１周期を回路の１表示周期として
の動作する。また、表示階調数は８ビット（２５６階
調）であり、マスタクロックは、その表示周期の２５６
×５倍のクロックを使用する。このように、クロックを
高速にする程、高度な階調補正が可能である。
補正部の回路構成が示されている。図５において、階調
補正部４０は、カウンタ（５６）、セレクタ５８、カウ
ンタＢ（６０）、コンパレータＡ（６２）、コンパレー
タＢ（６４）、コンパレータＣ（６６）、ラッチＡ（６
８）、ラッチＢ（７０）、ラッチＣ（７２）、オアゲー
ト（７４）を含む。なお、階調補正部４０は、水平同期
パルスＨＰＵＬＳＣの１周期を回路の１表示周期として
の動作する。また、表示階調数は８ビット（２５６階
調）であり、マスタクロックは、その表示周期の２５６
×５倍のクロックを使用する。このように、クロックを
高速にする程、高度な階調補正が可能である。
【００２１】カウンタＡ（５６）は、セレクタ５８の入
力端子Ａ，Ｂ，Ｃ，Ｄにそれぞれ信号１／２ＣＬＫ、１
／３ＣＬＫ、１／５ＣＬＫ、１／９ＣＬＫを供給し、セ
レクタ５８は、セクト端子ＳＥＬ0 、ＳＥＬ1 、ＳＥＬ
2 の状態に応じて、信号１／２ＣＬＫ、１／３ＣＬＫ、
１／５ＣＬｋ、１／９ＣＬＫのうちいずれか１つの信号
を出力端子ＯＵＴから出力する。このセレクタ５８の入
力と出力との関係が図６に示されており、セレクト端子
ＳＥＬ0 、ＳＥＬ1 、ＳＥＬ2 が全て“Ｌ”レベルであ
ると、出力端子ＯＵＴからは、入力端子Ａの信号１／２
ＣＬＫが出力され、セレクト端子ＳＥＬ0 、ＳＥＬ1 、
ＳＥＬ2 が順次“Ｈ”レベルになると、出力端子ＯＵＴ
からは、入力端子Ｂ，Ｃ，Ｄの信号１／３ＣＬＫ、１／
５ＣＬＫ、１／９ＣＬＫが順次出力される。
力端子Ａ，Ｂ，Ｃ，Ｄにそれぞれ信号１／２ＣＬＫ、１
／３ＣＬＫ、１／５ＣＬＫ、１／９ＣＬＫを供給し、セ
レクタ５８は、セクト端子ＳＥＬ0 、ＳＥＬ1 、ＳＥＬ
2 の状態に応じて、信号１／２ＣＬＫ、１／３ＣＬＫ、
１／５ＣＬｋ、１／９ＣＬＫのうちいずれか１つの信号
を出力端子ＯＵＴから出力する。このセレクタ５８の入
力と出力との関係が図６に示されており、セレクト端子
ＳＥＬ0 、ＳＥＬ1 、ＳＥＬ2 が全て“Ｌ”レベルであ
ると、出力端子ＯＵＴからは、入力端子Ａの信号１／２
ＣＬＫが出力され、セレクト端子ＳＥＬ0 、ＳＥＬ1 、
ＳＥＬ2 が順次“Ｈ”レベルになると、出力端子ＯＵＴ
からは、入力端子Ｂ，Ｃ，Ｄの信号１／３ＣＬＫ、１／
５ＣＬＫ、１／９ＣＬＫが順次出力される。
【００２２】セレクタ５８の出力端子ＯＵＴからの出力
は、オアゲート７４を介してカウンタＡ（５６）の同期
ＣＬＲ端子に供給されるとともに、カウンタＢ（６０）
のＥＮ端子に供給される。カウンタＢ（６０）のＱ端子
からの出力は、制御信号５４としてＰＷＭ変調器４８〜
４８に供給されるとともに、コンパレータＡ（６２）、
コンパレータＢ（６４）、コンパレータＣ（６６）に供
給される。コンパレータ６２，６４，６６には、比較の
ための基準信号として、それぞれデータＡ，Ｂ，Ｃが供
給されており、ここで、データＡ＝６０、データＢ＝１
１０、データＣ＝１７０である。コンパレータ６２，６
４，６６からの比較出力は、それぞれラッチＡ（６
８）、ラッチＢ（７０）、ラッチＣ（７２）のセット端
子Ｓに供給され、該ラッチ６８，７０，７２からの出力
ＳＩＧＡ、ＳＩＧＢ、ＳＩＧＣは、それぞれ前記セレク
タ５８のセレクト端子ＳＥＬ0 、ＳＥＬ1 、ＳＥＬ2 に
供給される。
は、オアゲート７４を介してカウンタＡ（５６）の同期
ＣＬＲ端子に供給されるとともに、カウンタＢ（６０）
のＥＮ端子に供給される。カウンタＢ（６０）のＱ端子
からの出力は、制御信号５４としてＰＷＭ変調器４８〜
４８に供給されるとともに、コンパレータＡ（６２）、
コンパレータＢ（６４）、コンパレータＣ（６６）に供
給される。コンパレータ６２，６４，６６には、比較の
ための基準信号として、それぞれデータＡ，Ｂ，Ｃが供
給されており、ここで、データＡ＝６０、データＢ＝１
１０、データＣ＝１７０である。コンパレータ６２，６
４，６６からの比較出力は、それぞれラッチＡ（６
８）、ラッチＢ（７０）、ラッチＣ（７２）のセット端
子Ｓに供給され、該ラッチ６８，７０，７２からの出力
ＳＩＧＡ、ＳＩＧＢ、ＳＩＧＣは、それぞれ前記セレク
タ５８のセレクト端子ＳＥＬ0 、ＳＥＬ1 、ＳＥＬ2 に
供給される。
【００２３】上記図５の階調補正部の作用を図７のタイ
ミングチャートを参照しながら説明する。まず、１表示
周期の初めに、水平同期パルスＨＰＵＬＳＥが“Ｈ”レ
ベルになると、カウンタＡ（５６）、カウンタＢ（６
０）、ラッチＡ（６８）、ラッチＢ（７０）、ラッチＣ
（７２）をリセット（初期化）する。これにより、ラッ
チ６８，７０，７２の出力ＳＩＧＡ、ＳＩＧＢ、ＳＩＧ
Ｃは、全て“Ｌ”レベルになり、セレクタ５８からの出
力ＯＵＴからは、クロック信号１／２ＣＬＫが出力され
る（図６参照）。このクロック信号１／２ＣＬＫは、マ
スタクロックMaster clockの２クロックについて１回
“Ｈ”レベルになる信号であるので、カウンタＢ（６
０）は、マスタクロックMaster clockの２クロックに１
回カウントアップすることになる。このカウンタＢ（６
０）からのカウント出力count out （０，０，１，１，
２，２，…５９，５９，６０，６０）は、制御信号５４
としてＰＷＭ変調器４８〜４８に供給されるとともに、
コンパレータ６２，６４，６６に供給される。
ミングチャートを参照しながら説明する。まず、１表示
周期の初めに、水平同期パルスＨＰＵＬＳＥが“Ｈ”レ
ベルになると、カウンタＡ（５６）、カウンタＢ（６
０）、ラッチＡ（６８）、ラッチＢ（７０）、ラッチＣ
（７２）をリセット（初期化）する。これにより、ラッ
チ６８，７０，７２の出力ＳＩＧＡ、ＳＩＧＢ、ＳＩＧ
Ｃは、全て“Ｌ”レベルになり、セレクタ５８からの出
力ＯＵＴからは、クロック信号１／２ＣＬＫが出力され
る（図６参照）。このクロック信号１／２ＣＬＫは、マ
スタクロックMaster clockの２クロックについて１回
“Ｈ”レベルになる信号であるので、カウンタＢ（６
０）は、マスタクロックMaster clockの２クロックに１
回カウントアップすることになる。このカウンタＢ（６
０）からのカウント出力count out （０，０，１，１，
２，２，…５９，５９，６０，６０）は、制御信号５４
としてＰＷＭ変調器４８〜４８に供給されるとともに、
コンパレータ６２，６４，６６に供給される。
【００２４】カウンタＢ（６０）からのカウント出力co
unt out がデータＡ（＝６０）と一致すると、コンパレ
ータ６２の出力は“Ｈ”レベルになり、更に、マスタク
ロックMaster clockが“Ｈ”レベルになると、ラッチＡ
（６８）の出力ＳＩＧＡは、“Ｈ”レベルになる。これ
により、セレクタ５８の出力ＯＵＴからは、クロック信
号１／２ＣＬＫに代わって、クロック信号１／３ＣＬＫ
が出力され（図６参照）、カウンタＢ（６０）は、この
クロック信号１／３ＣＬＫをカウントするので、カウン
タＢ（６０）からのカウント出力count out は、６１，
６１，６１，６２，６２，６２，…のようになる。
unt out がデータＡ（＝６０）と一致すると、コンパレ
ータ６２の出力は“Ｈ”レベルになり、更に、マスタク
ロックMaster clockが“Ｈ”レベルになると、ラッチＡ
（６８）の出力ＳＩＧＡは、“Ｈ”レベルになる。これ
により、セレクタ５８の出力ＯＵＴからは、クロック信
号１／２ＣＬＫに代わって、クロック信号１／３ＣＬＫ
が出力され（図６参照）、カウンタＢ（６０）は、この
クロック信号１／３ＣＬＫをカウントするので、カウン
タＢ（６０）からのカウント出力count out は、６１，
６１，６１，６２，６２，６２，…のようになる。
【００２５】以上のようにして、セレクタ５８の出力Ｏ
ＵＴからのクロック信号の１周期を順次長くして、カウ
ンタＢ（６０）のカウント間隔を長くして行くことによ
り、カウンタＢ（６０）からのカウント出力count out
すなわちＰＷＭ変調器４８〜４８への制御信号５４に、
ノンリニアな特性を持たせることができる。
ＵＴからのクロック信号の１周期を順次長くして、カウ
ンタＢ（６０）のカウント間隔を長くして行くことによ
り、カウンタＢ（６０）からのカウント出力count out
すなわちＰＷＭ変調器４８〜４８への制御信号５４に、
ノンリニアな特性を持たせることができる。
【００２６】なお、図８には、上記第１実施例の階調補
正部による変調特性のグラフが示されている。この図８
は、パルス幅に対してリニアに輝度が変化する発光素子
を駆動する場合の設計例を示す。
正部による変調特性のグラフが示されている。この図８
は、パルス幅に対してリニアに輝度が変化する発光素子
を駆動する場合の設計例を示す。
【００２７】図８において、理想的な変調特性は、符号
７６で示され、第１実施例の階調補正部によれば出力値
は、入力値０〜６０の範囲では、クロック信号１／２Ｃ
ＬＫに基づく直線ｆs １／２で近似され、入力値６１〜
１１０の範囲では、クロック信号１／３ＣＬＫに基づく
直線ｆs １／３で近似され、以下、同様にして直線ｆ s
１／５、ｆs １／９で近似されている。
７６で示され、第１実施例の階調補正部によれば出力値
は、入力値０〜６０の範囲では、クロック信号１／２Ｃ
ＬＫに基づく直線ｆs １／２で近似され、入力値６１〜
１１０の範囲では、クロック信号１／３ＣＬＫに基づく
直線ｆs １／３で近似され、以下、同様にして直線ｆ s
１／５、ｆs １／９で近似されている。
【００２８】以上の第１実施例の階調補正部によれば、
クロック信号の分周比を変更することにより所望の変調
特性を得ることができるので、設定するデータが少な
く、且つ、回路規模が小さいという利点を有する。
クロック信号の分周比を変更することにより所望の変調
特性を得ることができるので、設定するデータが少な
く、且つ、回路規模が小さいという利点を有する。
【００２９】次に、図９には、本発明の第２実施例によ
る階調補正部が示されている。図９（Ａ）の回路構成に
おいて、１２ビットカウンタ７８には、リセット用の水
平同期信号ＨＰＵＬＳＥ及びカウント用のクロック信号
ＣＬＫが供給され、該カウンタ７８からのカウント出力
は、メモリ８０に供給され、メモリ７８は、このカウン
ト出力に応じた値を制御信号５４としてＰＷＭ変調器４
８〜４８に供給する。すなわち、メモリ８０は、図９
（Ｂ）に示される変換テーブルを有しており、カウンタ
７８からのカウント出力（すなわちメモリ入力）に対応
した変換テーブルの値を制御信号５４として出力するこ
ととなる。
る階調補正部が示されている。図９（Ａ）の回路構成に
おいて、１２ビットカウンタ７８には、リセット用の水
平同期信号ＨＰＵＬＳＥ及びカウント用のクロック信号
ＣＬＫが供給され、該カウンタ７８からのカウント出力
は、メモリ８０に供給され、メモリ７８は、このカウン
ト出力に応じた値を制御信号５４としてＰＷＭ変調器４
８〜４８に供給する。すなわち、メモリ８０は、図９
（Ｂ）に示される変換テーブルを有しており、カウンタ
７８からのカウント出力（すなわちメモリ入力）に対応
した変換テーブルの値を制御信号５４として出力するこ
ととなる。
【００３０】以上の第２実施例の階調補正部では、カウ
ンタ７８の出力データに基づいてメモリ（ＲＯＭ又はＲ
ＡＭ）８０の変換テーブルから制御信号５４を出力さ
せ、該制御信号５４に基づいて、ＰＷＭ変調器４８〜４
８からの出力データを制御する。この場合、カウンタ７
８のビット数は、１２ビットであり、階調表示データの
ビット数（８ビット）よりも多いので、多ビット数（１
２ビット）のカウンタ７８の出力に基づいて少ないビッ
ト数（８ビット）のメモリ８０で変化を行うことにな
り、これにより、多くのデータを細かく設定することが
できる。この結果、階調補正部による変調特性は、図８
の理想的な変調特性７６に近づけることができる。
ンタ７８の出力データに基づいてメモリ（ＲＯＭ又はＲ
ＡＭ）８０の変換テーブルから制御信号５４を出力さ
せ、該制御信号５４に基づいて、ＰＷＭ変調器４８〜４
８からの出力データを制御する。この場合、カウンタ７
８のビット数は、１２ビットであり、階調表示データの
ビット数（８ビット）よりも多いので、多ビット数（１
２ビット）のカウンタ７８の出力に基づいて少ないビッ
ト数（８ビット）のメモリ８０で変化を行うことにな
り、これにより、多くのデータを細かく設定することが
できる。この結果、階調補正部による変調特性は、図８
の理想的な変調特性７６に近づけることができる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
変調手段に対し、デジタル映像信号からの階調信号への
非線形の階調補正を行わせているので、γ補正を適切に
行うことができる。
変調手段に対し、デジタル映像信号からの階調信号への
非線形の階調補正を行わせているので、γ補正を適切に
行うことができる。
【図１】本発明の原理による表示装置の概略構成図であ
る。
る。
【図２】本発明の原理による表示装置の回路構成図であ
る。
る。
【図３】表示装置のタイミングチャートを示し、（Ａ）
はＸドライバのタイミグチャートを示し、（Ｂ）はＹド
ライバのタイミングチャートを示す。
はＸドライバのタイミグチャートを示し、（Ｂ）はＹド
ライバのタイミングチャートを示す。
【図４】Ｘドライバの構成説明図である。
【図５】本発明の第１実施例による階調補正部の回路構
成図である。
成図である。
【図６】図５の回路のセレクタ５８の入力と出力との関
係を示す図である。
係を示す図である。
【図７】図５の回路のタイミングチャート図である。
【図８】階調補正部による変調特性のグラフ図である。
【図９】本発明の第２実施例による階調補正部を示し、
（Ａ）はその回路構成図であり、（Ｂ）はメモリにおい
て入力と出力との関係を示す図である。
（Ａ）はその回路構成図であり、（Ｂ）はメモリにおい
て入力と出力との関係を示す図である。
【図１０】従来の表示装置の概略構成図である。
３０…表示パネル ３２…Ｘドライバ ３４…Ｙドライバ ４０…階調補正部 ４８〜４８…ＰＷＭ変調器 ５４〜５４…制御信号
Claims (1)
- 【請求項１】 入力されるデジタル映像信号に応じて階
調信号を出力する変調手段と、 該変調手段からの階調信号に基づいて表示を行う表示パ
ネルと、 前記変調手段に対し、デジタル映像信号から階調信号へ
の非線形の階調補正を行わせる階調補正手段と、 を含むことを特徴とする表示装置の階調補正方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17832393A JP3444926B2 (ja) | 1993-07-19 | 1993-07-19 | 表示装置の階調補正方式 |
| US08/527,180 US5929835A (en) | 1993-07-19 | 1995-09-12 | Tone correcting system for a display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17832393A JP3444926B2 (ja) | 1993-07-19 | 1993-07-19 | 表示装置の階調補正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736405A true JPH0736405A (ja) | 1995-02-07 |
| JP3444926B2 JP3444926B2 (ja) | 2003-09-08 |
Family
ID=16046480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17832393A Expired - Fee Related JP3444926B2 (ja) | 1993-07-19 | 1993-07-19 | 表示装置の階調補正方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5929835A (ja) |
| JP (1) | JP3444926B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003173173A (ja) * | 2001-12-07 | 2003-06-20 | Rohm Co Ltd | 液晶ドライバ装置 |
| JP2005181743A (ja) * | 2003-12-19 | 2005-07-07 | Seiko Epson Corp | 表示コントローラ、表示システム及び表示制御方法 |
| WO2005062287A1 (ja) * | 2003-12-24 | 2005-07-07 | Hiji High-Tech Co., Ltd. | 表示パネルの信号線駆動装置 |
| WO2005088592A1 (ja) * | 2004-03-15 | 2005-09-22 | Kabushiki Kaisha Toshiba | 表示装置と表示方法 |
| JP2006317534A (ja) * | 2005-05-10 | 2006-11-24 | Seiko Epson Corp | 表示コントローラ、表示システム及び表示制御方法 |
| US7295195B2 (en) | 2003-06-11 | 2007-11-13 | Seiko Epson Corporation | Semiconductor integrated circuit |
| US7446738B2 (en) | 2002-07-31 | 2008-11-04 | Seiko Epson Corporation | Electronic circuit, electro-optical device, and electronic apparatus |
| JP2011154392A (ja) * | 2011-03-24 | 2011-08-11 | Seiko Epson Corp | 表示コントローラ、表示システム及び表示制御方法 |
| CN110111727A (zh) * | 2019-06-03 | 2019-08-09 | 京东方科技集团股份有限公司 | 一种像素驱动电路及其驱动方法、显示装置 |
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|---|---|---|---|---|
| US6741227B2 (en) | 1997-08-07 | 2004-05-25 | Hitachi, Ltd. | Color image display apparatus and method |
| DE69839542D1 (de) * | 1997-08-07 | 2008-07-10 | Hitachi Ltd | Farbbildanzeigeeinrichtung und -verfahren |
| JP3073486B2 (ja) * | 1998-02-16 | 2000-08-07 | キヤノン株式会社 | 画像形成装置及び電子線装置及び変調回路及び画像形成装置の駆動方法 |
| JP2001195031A (ja) * | 1999-10-27 | 2001-07-19 | Internatl Business Mach Corp <Ibm> | ガンマ補正用基準電位発生回路 |
| WO2001073737A1 (fr) * | 2000-03-30 | 2001-10-04 | Seiko Epson Corporation | Affichage |
| JP2002341832A (ja) * | 2001-05-15 | 2002-11-29 | Internatl Business Mach Corp <Ibm> | 液晶表示装置、液晶ドライバ、基準パルス発生回路、パルス発生方法、およびアナログ電圧出力方法 |
| CN100397443C (zh) * | 2004-06-18 | 2008-06-25 | 点晶科技股份有限公司 | 应用于显示器的多通道驱动器的伽玛调校方法及其装置 |
| DE102005015674B4 (de) * | 2005-04-06 | 2007-10-25 | Silicon Touch Technology, Inc. | Gamma-Einstellungsverfahren für einen Mehrkanaltreiber eines Monitors und Gerät desselben |
| KR20070059349A (ko) * | 2005-12-06 | 2007-06-12 | 삼성에스디아이 주식회사 | 전자방출표시소자 및 그의 구동방법 |
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| EP0472226B1 (en) * | 1985-11-18 | 1999-07-07 | Canon Kabushiki Kaisha | Image forming apparatus |
| US4716462A (en) * | 1986-11-25 | 1987-12-29 | Rca Corporation | Motion adaptive television signal processing system |
| JP3021538B2 (ja) * | 1990-05-02 | 2000-03-15 | ミノルタ株式会社 | デジタル画像形成装置 |
| US5257108A (en) * | 1990-08-06 | 1993-10-26 | Koji Muraoka | Video signal processing circuit for improving contrast for an LCD display |
| JP2791527B2 (ja) * | 1992-07-23 | 1998-08-27 | 大日本スクリーン製造株式会社 | 網目版画像記録方法 |
| JP2759186B2 (ja) * | 1992-10-21 | 1998-05-28 | 大日本スクリーン製造株式会社 | 多色網目版画像作成方法 |
-
1993
- 1993-07-19 JP JP17832393A patent/JP3444926B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-12 US US08/527,180 patent/US5929835A/en not_active Expired - Lifetime
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| US11289009B2 (en) | 2019-06-03 | 2022-03-29 | Beijing Boe Optoelectronics Technology Co., Ltd. | Pixel driving circuit, driving method, and display apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3444926B2 (ja) | 2003-09-08 |
| US5929835A (en) | 1999-07-27 |
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