JP2006317534A - 表示コントローラ、表示システム及び表示制御方法 - Google Patents

Abstract

【課題】 きめ細かいガンマ補正を可能とし、所望の階調表現を実現できる表示コントローラ、表示システム及び表示制御方法を提供する。
【解決手段】 表示コントローラ５４０は、基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックを生成する階調クロック生成部としてのＧＣＬＫ生成部１００と、周波数の異なる複数のクロックの中から、第１〜第Ｎの階調パルスの各階調パルスを指定するための基準クロックが指定される階調パルスクロック選択レジスタ１２２と、第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群１２０−１〜１２０−Ｎとを含む。
【選択図】 図９

Description

本発明は、表示コントローラ、表示システム及び表示制御方法に関する。

近年、ＥＬ（electroluminescence）素子を用いた表示デバイスが注目されている。特に有機材料の薄膜により形成されたＥＬ素子を有する有機ＥＬパネルは、自発光型であるためバックライトが不要となり広視野角を実現する。また、液晶パネルと比較すると高速応答であるため、簡素な構成でカラー動画表示を容易に実現できるようになる。

このような有機ＥＬパネルは、液晶パネルと同様に単純マトリクス型とアクティブマトリクス型とがある。単純マトリクス型の有機ＥＬパネルを駆動する場合、パルス幅変調（Pulse Width Modulation：以下、ＰＷＭと略す）により階調制御を行うことができる。
特開平１１−７３１５９号公報

しかしながら、液晶パネルの製造技術に比べて有機ＥＬパネルの製造技術は成熟しておらず、製造ばらつきが大きい。そのため、いわゆる階調特性がばらつく。従って、液晶パネルの駆動と異なり、ＰＷＭによる階調制御を行っても所望の階調表現を実現できないことが多い。

その一方で、高精細な階調表現に対する市場の要求が強く、階調数を増加させたり、きめ細かく各階調を設定できるようにする必要がある。ＰＷＭによる階調制御を行おうとすると、階調データに対応したパルス幅を有するＰＷＭ信号を駆動信号として生成する。ところが、階調数の増加は階調クロックのパルス数を増加させ、きめ細かく各階調を設定するためには階調クロックのパルスの設定に必要な回路を増加させる。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、きめ細かいガンマ補正を可能とし、所望の階調表現を実現できる表示コントローラ、表示システム及び表示制御方法を提供することにある。

また本発明の他の目的は、回路規模の増大を抑えつつ、階調数を増加させて高精細な階調表現に寄与できる表示コントローラ、表示システム及び表示制御方法を提供することにある。

更に本発明の他の目的は、回路規模の増大を抑えつつ、きめ細かい階調の設定が可能な表示コントローラ、表示システム及び表示制御方法を提供することにある。

上記課題を解決するために本発明は、
パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、
基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックを生成する階調クロック生成部と、
周波数の異なる複数のクロックの中から、前記第１〜第Ｎの階調パルスの各階調パルスを指定するための基準クロックが指定される階調パルスクロック選択レジスタと、
前記第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群とを含み、
前記階調クロック生成部が、
前記基準クロックを単位として、前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記階調パルス設定レジスタ群の各レジスタの設定値に基づいて設定する表示コントローラに関係する。

本発明によれば、パルス幅変調信号の変化点を特定するための階調クロックの各階調パルスのエッジのタイミングを個別に設定できるようになる。そのため、きめ細かいガンマ補正を実現できる。また、各階調パルスのエッジの設定単位となる基準クロックの周波数を異ならせることができるので、ガンマ補正を高精度行う場合には、より一層きめ細かく各階調を設定でき、ガンマ補正の精度が必要とされない場合には、低い周波数の金寿ロックで各階調を設定できるようになる。

また本発明は、
パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、
基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックを生成する階調クロック生成部と、
前記第１〜第Ｎの階調パルスの第ｐ（１≦ｐ＜Ｎ、ｐは整数）〜第ｑ（ｐ＜ｑ≦Ｎ、ｑは整数）の階調パルスのうち１つの階調パルスを指定するための境界指定レジスタと、
前記第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群とを含み、
前記階調クロック生成部が、
前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記階調パルス設定レジスタ群の各レジスタの設定値に基づいて設定し、
前記第ｐの階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第ｑの階調パルスまでの各階調パルスのエッジの間隔を、第２のクロックを単位に設定する表示コントローラに関係する。

また本発明に係る表示コントローラでは、
前記境界指定レジスタにより、前記第１〜第Ｎの階調パルスの境界が指定される場合に、
周波数の異なる複数のクロックの中から前記第１又は第２のクロックを指定するための階調パルスクロック選択レジスタを含み、
前記階調クロック生成部が、
前記第１の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を前記第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第Ｎの階調パルスまでの各階調パルスのエッジの間隔を、前記第２のクロックを単位に設定することができる。

上記のいずれかの発明においては、水平表示期間内に設定される階調クロックの階調パルスのエッジの間隔は、第２のクロック単位で設定された後、第１のクロック単位で設定される。そのためパルス幅変調信号のパルス幅が小さい範囲では、第１のクロック単位でパルス幅変調信号のパルス幅を定めることができる。またパルス幅変調信号のパルス幅が大きい範囲では、第２のクロック単位でパルス幅変調信号のパルス幅を定めることができる。

これにより、輝度の大きい範囲と小さい範囲とで階調パルスのエッジの間隔を、異なる周波数の基準クロックを単位に設定できるので、細かく設定する必要がある輝度の範囲のみ基準クロックの周波数を高くし、その必要がない輝度の範囲では基準クロックの周波数を低くできる。そのため回路規模の増大を抑えつつ、いわゆる階調特性に応じた高精度なガンマ補正を実現できる。

また本発明は、
パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、
基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルス又は第１〜第Ｍ（Ｍ＞Ｎ、Ｍは整数）を有する階調クロックを生成する階調クロック生成部と、
第１又は第２の階調数を指定するための階調数選択レジスタと、
前記階調クロックのＮ個の階調パルスの各階調パルスのエッジを設定するための第１〜第Ｎの階調パルス設定レジスタとを含み、
前記階調数選択レジスタにより前記第１の階調数が指定されたとき、
前記階調クロック生成部が、
前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて設定し、
前記階調数選択レジスタにより前記第２の階調数が指定されたとき、
前記階調クロック生成部が、
前記基準タイミングと前記第１の階調パルスのエッジとの間隔及び第（ｊ−１）（２≦ｊ≦Ｍ、ｊは整数）及び第ｊの階調パルスのエッジの間隔のうち少なくとも２つの間隔を、前記第１〜第Ｎの階調パルス設定レジスタの１つの階調パルス設定レジスタの設定値に基づいて設定する表示コントローラに関係する。

本発明によれば、階調数を変化させた（増加させた）場合、１つの階調パルス設定レジスタにより、少なくとも２つの階調パルスのエッジを設定できるようになる。そのため、きめ細かくガンマ補正を実現するために階調パルス毎に階調パルス設定レジスタを設けなくて済み、回路規模の増加を防止できる。

また本発明に係る表示コントローラでは、
前記第１〜第Ｎの階調パルス又は前記第１〜第Ｍの階調パルスのうち１つの階調パルスを指定するための境界指定レジスタを含み、
前記階調クロック生成部が、
前記第１の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第Ｎ又は第Ｍの階調パルスまでの各階調パルスのエッジの間隔を、第２のクロックを単位に設定することができる。

また本発明に係る表示コントローラでは、
前記階調クロックが、前記基準タイミングを起点に前記第１の階調パルスから順番に階調パルスを有する場合に、
前記第１のクロックの周波数が、前記第２のクロックの周波数より高くてもよい。

また本発明に係る表示コントローラでは、
前記第１のクロックが、システムクロックであり、
前記第２のクロックが、前記システムクロックを分周したドットクロックであってもよい。

上記のいずれかの発明によれば、輝度が大きい範囲で、周波数の低い第２のクロック単位で階調パルスの間隔を設定でき、例えば該間隔を設定するためのカウンタのビット数を削減できる等の回路規模の縮小化に寄与できるようになる。

また本発明は、
複数の走査線と、
複数のデータ線と、
各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１つとによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、
前記複数の走査線を走査する走査ドライバと、
階調データを用いてパルス幅変調されたパルス幅変調信号に基づいて前記複数のデータ線を駆動するデータドライバと、
上記のいずれか記載の表示コントローラとを含み、
前記表示コントローラが、
前記データドライバに対して前記階調クロックを供給し、
前記データドライバが、
前記階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて各データ線を駆動する表示システムに関係する。

本発明によれば、きめ細かいガンマ補正を可能とし、所望の階調表現を実現できる表示コントローラを含む表示システムを提供できる。

また本発明によれば、回路規模の増大を抑えつつ、階調数を増加させて高精細な階調表現に寄与する表示コントローラを含む表示システムを提供できる。

更に本発明によれば、回路規模の増大を抑えつつ、きめ細かい階調の設定が可能な表示コントローラを含む表示システムを提供できる。

また本発明は、
階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、
周波数の異なる複数のクロックの中から、基準タイミングを起点とする所定期間内に前記第１〜第Ｎの階調パルスの各階調パルスを指定するための基準クロックを指定し、
前記基準クロックを単位として、前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を設定して、前記階調クロックを生成し、
階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動する表示制御方法に関係する。

また本発明は、
階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、
基準タイミングを起点とする所定期間内に第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックの第ｐ（１≦ｐ＜Ｎ、ｐは整数）〜第ｑ（ｐ＜ｑ≦Ｎ、ｑは整数）の階調パルスのうち１つの階調パルスを指定し、
前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を設定して前記階調クロックを生成し、
階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動し、
前記第ｐの階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第ｑの階調パルスまでの各階調パルスのエッジの間隔を、第２のクロックを単位に設定する表示制御方法に関係する。

また本発明に係る表示制御方法では、
前記階調クロックが、前記基準タイミングを起点に前記第１の階調パルスから順番に階調パルスを有する場合に、
前記第１のクロックの周波数が、前記第２のクロックの周波数より高くてもよい。

また本発明に係る表示制御方法では、
前記第１のクロックが、システムクロックであり、
前記第２のクロックが、前記システムクロックを分周したドットクロックであってもよい。

また本発明は、
階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、
第１又は第２の階調数を指定し、
前記第１の階調数を指定したときには、基準タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数、Ｎは２以上の整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて設定して、前記基準タイミングを起点とする所定期間内に、第１〜第Ｎの階調パルスを有する階調クロックを生成し、
前記第２の階調数を指定したときには、基準タイミングと前記第１の階調パルスのエッジとの間隔及び第（ｊ−１）（２≦ｊ≦Ｍ、Ｍ≧Ｎ、ｊ、Ｍは整数）及び第ｊの階調パルスのエッジの間隔のうち少なくとも２つの間隔を、前記第１〜第Ｎの階調パルス設定レジスタの１つの階調パルス設定レジスタの設定値に基づいて設定して前記所定期間内に第１〜第Ｍの階調パルスを有する階調クロックを生成し、
前記第１又は第２の階調数にかかわらず、階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動する表示制御方法に関係する。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 表示システム
図１に、本実施形態の表示システムの構成例のブロック図を示す。

表示システム５００は、有機ＥＬパネル（広義には表示パネル）５１０、データドライバ５２０、走査ドライバ５３０、表示コントローラ５４０を含む。なお表示システム５００にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。また表示システム５００は、ホスト５５０を含むように構成してもよい。

有機ＥＬパネル５１０は単純マトリクス型である。図１では有機ＥＬパネル５１０の電気的な構成を示している。即ち、有機ＥＬパネル５１０は、複数の走査線（狭義には陰極）と、複数のデータ線（狭義には陽極）と、各走査線及び各データ線に接続される有機ＥＬ素子とを含む。

より具体的には、有機ＥＬパネルは、ガラス基板に形成される。このガラス基板には、図１のＸ方向に複数配列されそれぞれＹ方向に伸びるデータ線ＤＬ１〜ＤＬｎ（ｎは２以上の整数）が形成される。また、このガラス基板の上には、データ線と交差するように、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線ＧＬ１〜ＧＬｍ（ｍは２以上の整数）が形成される。１画素がＲ成分、Ｇ成分、Ｂ成分の３つの色成分により構成される場合、Ｒ成分用のデータ線、Ｇ成分用のデータ線、及びＢ成分用のデータ線を１組として、有機ＥＬパネル５１０には、複数組のデータ線が配列される。

そしてデータ線ＤＬｊ（１≦ｊ≦ｎ、ｊは整数）と走査線ＧＬｋ（１≦ｋ≦ｍ、ｋは整数）との交差点に対応する位置に、有機ＥＬ素子が形成される。

図２に、有機ＥＬ素子の構造の説明図を示す。

有機ＥＬ素子は、ガラス基板６００に、データ線として設けられる陽極６０２となる透明電極（例えばＩＴＯ（Indium Thin Oxide））が形成される。陽極６０２の上方には、
走査線として設けられる陰極６０４が形成される。そして、陽極６０２と陰極６０４との間に、発光層等を含む有機層が形成される。

有機層は、陽極６０２の上面に形成された正孔輸送層６０６と、正孔輸送層６０６の上面に形成された発光層６０８と、発光層６０８と陰極６０４との間に形成された電子輸送層６１０とを有する。

データ線と走査線との間の電位差を与えると、即ち陽極６０２と陰極６０４との間に電位差を与えると、陽極６０２からの正孔と陰極６０４からの電子とが発光層６０８内で再結合する。このとき発生したエネルギーにより発光層６０８の分子が励起状態となり、基底状態に戻るときに放出されるエネルギーが光となる。この光は、透明電極で形成された陽極６０２とガラス基板６００とを通る。

図１において、データドライバ５２０は、階調データに基づいてデータ線に出力する。このときデータドライバ５２０は、階調データに対応したパルス幅を有するＰＷＭ信号を生成し、該ＰＷＭ信号に基づいて各データ線を駆動する。

走査ドライバ５３０は、複数の走査線を順次選択する。この結果、選択された走査線と交差するデータ線に接続される有機ＥＬ素子に電流が流れて発光する。

表示コントローラ５４０は、中央処理装置（Central Processing Unit：ＣＰＵ）等の
ホスト５５０により設定された内容に従って、データドライバ５２０及び走査ドライバ５３０を制御する。より具体的には、表示コントローラ５４０は、データドライバ５２０に対して、例えば動作モードの設定を行うと共に、内部で生成した垂直同期信号ＹＤ、水平同期信号ＬＰ、ＰＷＭ信号を生成するための階調クロックＧＣＬＫ、ドットクロックＤＣＬＫ、ディスチャージ信号ＤＩＳ（広義にはブランキング調整信号）、及び階調データＤの供給を行う。垂直同期信号ＹＤにより、垂直走査期間が規定される。水平同期信号ＬＰにより、水平走査期間が規定される。

なお、データドライバ５２０、走査ドライバ５３０及び表示コントローラ５４０の一部又は全部を有機ＥＬパネル５１０上に形成してもよい。

１．１ データ線駆動回路
図３に、図１のデータドライバ５２０の構成例を示す。

データドライバ５２０は、シフトレジスタ５２２、ラインラッチ５２４、ＰＷＭ信号生成回路５２６、駆動回路５２８を含む。

シフトレジスタ５２２は、各フリップフロップが各データ線に対応して設けられ、該各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ５４０からのドットクロックＤＣＬＫが共通に入力される。シフトレジスタ５２２の初段のフリップフロップには、表示コントローラ５４０から例えば４ビットの階調データが、ドットクロックＤＣＬＫに同期して入力される。そして、シフトレジスタ５２２は、ドットクロックＤＣＬＫに同期して、各階調データをシフトしながら取り込む。

ラインラッチ５２４は、シフトレジスタ５２２に取り込まれた１水平走査単位の階調データを、表示コントローラ５４０から供給される水平同期信号ＬＰに同期してラッチする。

ＰＷＭ信号生成回路５２６は、各データ線を駆動するためのＰＷＭ信号を生成する。より具体的には、ＰＷＭ信号生成回路５２６は、当該データ線に対応した階調データに基づいて、その変化点が階調クロックにより特定されるＰＷＭ信号を生成する。このＰＷＭ信号は、該階調データに対応した階調クロックＧＣＬＫのクロック数の期間に相当するパルス幅を有する。

駆動回路５２８は、ＰＷＭ信号生成回路５２６によって生成された各ＰＷＭ信号に基づいて各データ線を駆動する。駆動回路５２８には、表示コントローラ５４０からのディスチャージ信号ＤＩＳが入力される。このディスチャージ信号ＤＩＳにより、水平同期信号ＬＰにより規定される水平走査期間内の水平表示期間が特定される。水平表示期間は、ディスチャージ信号ＤＩＳの立ち下がりエッジを起点とし、次のディスチャージ信号ＤＩＳの立ち上がりエッジを終点とする期間である。ディスチャージ信号ＤＩＳがＨレベルの期間内に、水平同期信号ＬＰのパルスが出力される。

駆動回路５２８は、ディスチャージ信号ＤＩＳがＨレベルのときデータ線を接地電位に接続し、ディスチャージ信号ＤＩＳがＬレベルのとき各ＰＷＭ信号のパルス幅に対応した期間だけ各データ線に所定の電流を供給する。

データドライバ５２０では、ディスチャージ信号ＤＩＳがＨレベルのとき、ラインラッチ５２４に次の水平走査期間の階調データをラッチすることで、書き換え途中の階調データによりデータ線を駆動してしまうことを回避できる。

１．２ 走査ドライバ
図４に、図１の走査ドライバ５３０の構成例を示す。

走査ドライバ５３０は、シフトレジスタ５３２、駆動回路５３４を含む。

シフトレジスタ５３２は、各フリップフロップが各走査線に対応して設けられ、各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ５４０からの水平同期信号ＬＰが共通に入力される。そしてシフトレジスタ５３２の初段のフリップフロップには、表示コントローラ５４０からの垂直同期信号ＹＤが入力される。そしてシフトレジスタ５３２は、水平同期信号ＬＰに同期して、垂直同期信号ＹＤのパルスをシフトする。

駆動回路５３４は、シフトレジスタ５３２の各フリップフロップの出力に基づいて各走査線に順次選択パルスを出力していく。駆動回路５３４には、表示コントローラ５４０からのディスチャージ信号ＤＩＳが入力される。駆動回路５３４は、ディスチャージ信号ＤＩＳがＨレベルのときすべての走査線を接地電位に接続し、ディスチャージ信号ＤＩＳがＬレベルのとき選択された走査線のみを接地電位に接続し、他の走査線を所定の電位に接続する。

１．３ ディスチャージ動作
図５に、有機ＥＬ素子の電気的な等価回路図の一例を示す。

有機ＥＬ素子は、抵抗成分Ｒ１とダイオードＤ１とが直列接続され、ダイオードＤ１と並列に接続される寄生容量Ｃ１を含む構成と等価的に考えることができる。寄生容量Ｃ１は、陽極６０２と陰極６０４との間に電位差が与えられたときに接合面で形成された空乏層に相当する容量成分と考えることができる。このように、有機ＥＬ素子は、容量性の負荷と考えることができる。

そのため表示システム５００では、ディスチャージ信号ＤＩＳを用いて有機ＥＬパネル５１０の有機ＥＬ素子のディスチャージ動作を行い、前の水平走査期間の影響を無くすことができる。

図６に、ディスチャージ動作を説明するための説明図を示す。但し、図１に示す表示システムと同一部分には同一符号を付す。

ディスチャージ信号ＤＩＳがＬレベルのとき、走査ドライバ５３０では、選択された走査線のみを接地電位にし、他の走査線を電位Ｖ−ＧＬに接続する。またデータドライバ５２０では、各ＰＷＭ信号に対応したパルス幅の期間だけ所定の電流をデータ線に供給する。この結果、選択された走査線に接続された有機ＥＬ素子に電流が流れる。

またディスチャージ信号ＤＩＳがＨレベルのとき、すべての走査線を接地電位に接続すると共に、すべてデータ線を接地電位に接続することで、各有機ＥＬ素子の両端の電位が等しくなり、有機ＥＬ素子のディスチャージが可能となる。

そして水平走査期間内の水平表示期間の長さを調整することで、有機ＥＬパネルの種類や製造ばらつきに依存するちらつきを防止したり、輝度の調整が可能となる。このようにディスチャージ信号ＤＩＳを用いてブランキング期間を調整することができ、ディスチャージ信号ＤＩＳをブランキング調整信号ということができる。

２． 表示コントローラ
図７に、本実施形態における表示コントローラ５４０の構成の概要のブロック図を示す。

表示コントローラ５４０は、ホストインタフェース（InterFace：以下Ｉ／Ｆと略す）１０、ドライバＩ／Ｆ２０、フレームメモリ３０、制御部４０、設定レジスタ部５０を含む。

ホストＩ／Ｆ１０は、ホスト５５０とのインタフェース処理を行う。より具体的には、ホストＩ／Ｆ１０は、表示コントローラ５４０とホスト５５０との間のデータや各種制御信号の送受信の制御を行う。

ドライバＩ／Ｆ２０は、データドライバ５２０及び走査ドライバ５３０とのインタフェース処理を行う。より具体的には、ドライバＩ／Ｆ２０は、表示コントローラ５４０とデータドライバ５２０及び走査ドライバ５３０との間のデータや各種制御信号の送受信の制御を行う。ドライバＩ／Ｆ２０は、データドライバ５２０及び走査ドライバ５３０に対する各種表示制御信号を生成するドライバ信号生成部２２を含む。ドライバ信号生成部２２は、設定レジスタ部５０の設定値に基づいて各種表示制御信号を生成する。

フレームメモリ３０は、ホストＩ／Ｆ１０を介してホスト５５０から供給される例えば１フレーム分の（１垂直走査分の）階調データを記憶する。設定レジスタ部５０の設定値は、ホストＩ／Ｆ１０を介してホスト５５０によって設定される。

制御部４０は、ホストＩ／Ｆ１０、ドライバＩ／Ｆ２０、フレームメモリ３０及び設定レジスタ部５０の制御を司る。

このような表示コントローラ５４０では、フレームメモリ３０から一定の読み出し周期で（例えば１／１６０秒ごとに）階調データが読み出され、該階調データがドライバＩ／Ｆ２０を介してデータドライバ５２０に対して出力される。そのため、フレームメモリ３０に対するホスト５５０からの階調データの書き込みタイミングと、該フレームメモリ３０からデータドライバ５２０への階調データの読み出しタイミングとは非同期である。このようなフレームメモリ３０に対するアクセス制御は、制御部４０のメモリコントローラ４２によって行われる。

図８に、ドライバ信号生成部２２の構成例のブロック図を示す。

ここでは、ドライバ信号生成部２２が、階調クロックＧＣＬＫ、ドットクロックＤＣＬＫ、垂直同期信号ＹＤ、水平同期信号ＬＰ、及びディスチャージ信号ＤＩＳを生成する場合について説明する。

ドライバ信号生成部２２は、ＧＣＬＫ生成部１００（広義には階調クロック生成部）と、表示制御信号生成部１１０とを含む。ＧＣＬＫ生成部１００は、階調クロックＧＣＬＫを生成する。階調クロックＧＣＬＫは、水平表示期間内に複数個の階調パルスを有する。例えば階調クロックＧＣＬＫは、水平表示期間内にＮ（Ｎは２以上の整数）個の第１〜第Ｎの階調パルスを有する。或いは例えば階調クロックＧＣＬＫは、水平表示期間内にＭ個の第１〜第Ｍ（Ｍ＞Ｎ、Ｍは整数）の階調パルスを有する。階調クロックＧＣＬＫでは、基準タイミングが経過した後に、最初に第１の階調パルスが出力され、その後、順番に第２の階調パルス、・・・、第Ｎの階調パルスが出力されるものとする。また表示制御信号生成部１１０は、ドットクロックＤＣＬＫ、垂直同期信号ＹＤ、水平同期信号ＬＰ、及びディスチャージ信号ＤＩＳを生成する。

本実施形態の設定レジスタ部５０は、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎ（広義には階調パルス設定レジスタ群）、階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４、階調数選択レジスタ１２６、ＤＣＬＫ設定レジスタ１３０、ＹＤ設定レジスタ１４０、ＬＰ設定レジスタ１５０、ＤＩＳ設定レジスタ１６０を含む。

第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの各階調パルス設定レジスタは、例えば上記の階調クロックＧＣＬＫの第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するためのレジスタである。

階調パルスクロック選択レジスタ１２２は、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎで設定される階調パルスのエッジの間隔を設定する単位となる基準クロックを選択するためのレジスタである。即ち、階調パルスクロック選択レジスタ１２２により、周波数の異なる複数のクロックの中から基準クロックを選択し、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎで設定される階調パルスのエッジの間隔が、該基準クロック単位で設定される。

なお本実施形態では、階調パルスクロック選択レジスタ１２２は、周波数の異なる第１及び第２のクロックの中から基準クロックを選択するためのレジスタであるものとする。第１のクロックとして、表示コントローラ５４０の動作クロックであるシステムクロックＳＹＳＣＬＫを採用でき、第２のクロックとして１ドット分の階調データに同期して動作するドットクロックＤＣＬＫを採用できる。ドットクロックＤＣＬＫは、システムクロックＳＹＳＣＬＫを分周することで生成される。従って、第１のクロックの周波数は、第２のクロックの周波数より高い。

水平表示期間内に階調クロックＧＣＬＫが第１〜第Ｎの階調パルスを有するものとすると、境界指定レジスタ１２４は、第１〜第Ｎの階調パルスの第ｐ（１≦ｐ＜Ｎ、ｐは整数）〜第ｑ（ｐ＜ｑ≦Ｎ、Ｍ、ｑは整数）の階調パルスのウチの１つの階調パルスを境界として指定するためのレジスタである。境界指定レジスタ１２４により指定された境界で、階調パルスのエッジの設定単位となる基準クロックの周波数を異ならせる。

境界指定レジスタ１２４は、第ｐの階調パルスを固定して第ｑの階調パルスを指定することで、階調パルスの境界を指定できるようにしてもよいし、第ｑの階調パルスを固定して第ｐの階調パルスを指定することで、階調パルスの境界を指定できるようにしてもよい。本実施形態では、第１の階調パルスを固定して、第ｑの階調パルスを指定することで、階調パルスの境界を指定できるものとする。この場合、境界指定レジスタ１２４は、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎで設定される第１〜第Ｎの階調パルスのエッジの間隔を、第１のクロック単位で設定されるパルス群、第２のクロック単位で設定されるパルス群に分割する境界を指定するためのレジスタと言うことができる。

階調数選択レジスタ１２６は、階調数を選択するためのレジスタである。本実施形態では、階調数選択レジスタ１２６により、階調クロックの階調パルス数を６３又は２５５に切り替えることができるようになっている。こうすることで、１ドット当たりの階調数を増加させることができるので、高精細な表現が可能となる。

ＤＣＬＫ設定レジスタ１３０は、ドットクロックＤＣＬＫの周波数、出力開始タイミング及び出力終了タイミングを設定するためのレジスタである。図８において、表示制御信号生成部１１０は、分周回路１１２を含むことができる。この場合、分周回路１１２は、ＤＣＬＫ設定レジスタ１３０の設定値に対応した分周比で、システムクロックＳＹＳＣＬＫを分周したドットクロックＤＣＬＫを生成する。そして、ＤＣＬＫ設定レジスタ１３０には、システムクロックＳＹＳＣＬＫの分周比に対応した設定値が設定される。従って、ＤＣＬＫ設定レジスタ１３０によりドットクロックＤＣＬＫの周波数を設定することができる。

ＹＤ設定レジスタ１４０は、垂直同期信号ＹＤの出力タイミングを設定するためのレジスタである。表示制御信号生成部１１０は、ＹＤ設定レジスタ１４０の設定値に基づいて垂直同期信号ＹＤを出力する。

ＬＰ設定レジスタ１５０は、水平同期信号ＬＰの出力タイミングを設定するためのレジスタである。表示制御信号生成部１１０は、ＬＰ設定レジスタ１５０の設定値に基づいて水平同期信号ＬＰを出力する。

ＤＩＳ設定レジスタ１６０は、ディスチャージ信号ＤＩＳの立ち上がりタイミング及び立ち下がりタイミングや、その出力開始タイミングを設定するためのレジスタである。表示制御信号生成部１１０（広義にはブランキング調整信号生成部）は、ＤＩＳ設定レジスタ１６０の設定値に基づいてディスチャージ信号ＤＩＳを出力する。

なお図８において、設定レジスタ部５０は、これらすべてのレジスタを含まなくてもよい。設定レジスタ部５０では、例えば階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４、及び階調数選択レジスタ１２６の少なくとも１つが省略されてもよい。

図８のＧＣＬＫ生成部１００は、設定レジスタ部５０が含むレジスタの種類に応じた構成を採用できる。以下では、本実施形態におけるＧＣＬＫ生成部１００の種々の構成例について説明する。

２．１ 第１の構成例
図９に、本実施形態の第１の構成例におけるＧＣＬＫ生成部１００の構成例のブロック図を示す。なお図９において、図８と同一部分には同一符号を付し、適宜説明を省略する。

第１の構成例では、設定レジスタ部５０は、例えば階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４、及び階調数選択レジスタ１２６のうち、境界指定レジスタ１２４及び階調数選択レジスタ１２６が省略された構成となっている。

ＧＣＬＫ生成部１００は、レジスタ選択回路２００、選択制御回路２１０、クロック選択回路２２０、ＧＣＬＫパルス設定部２３０を含む。

レジスタ選択回路２００は、レジスタ選択信号ＲｅｇＳｅｌに基づいて、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの１つの設定値を出力する。選択制御回路２１０は、レジスタ選択信号ＲｅｇＳｅｌを生成する。

クロック選択回路２２０は、システムクロックＳＹＳＣＬＫ及びドットクロックＤＣＬＫのいずれかを、階調パルスクロック選択レジスタ１２２の設定値に基づいて選択し、基準クロックＳＣＬＫとして出力する。

ＧＣＬＫパルス設定部２３０は、間隔設定カウンタ２３２、比較器２３４、パルス発生回路２３６を含む。間隔設定カウンタ２３２は、ディスチャージ信号ＤＩＳ（又はディスチャージ信号ＤＩＳを生成するための内部信号）により初期化され、基準クロックＳＣＬＫに同期してカウント値をカウントアップ（又はカウンタダウン）する。比較器２３４は、間隔設定カウンタ２３２のカウント値とレジスタ選択回路２００の出力とを比較して、比較結果信号ＣｍｐＲｅｓを出力する。ここでレジスタ選択回路２００の出力は、レジスタ選択信号ＲｅｇＳｅｌに基づいて選択された階調パルス設定レジスタの設定値である。

パルス発生回路２３６は、比較結果信号ＣｍｐＲｅｓに基づいてパルスを発生させる。より具体的には、パルス発生回路２３６は、比較結果信号ＣｍｐＲｅｓにより間隔設定カウンタ２３２のカウント値とレジスタ選択回路２００の出力とが一致していることが検出されたとき、パルスを発生させる。このパルスの幅は、システムクロックＳＹＳＣＬＫ、ドットクロックＤＣＬＫ又は基準クロックＳＣＬＫの１クロック周期分である。

比較結果信号ＣｍｐＲｅｓは、選択制御回路２１０にも供給される。比較結果信号ＣｍｐＲｅｓにより間隔設定カウンタ２３２のカウント値とレジスタ選択回路２００の出力とが一致していることが検出されたとき、選択制御回路２１０は、次の階調パルス選択レジスタを選択するようにレジスタ選択信号ＲｅｇＳｅｌを生成する。

図１０に、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎにより設定される階調クロックＧＣＬＫの説明図を示す。図１０では、水平表示期間内の階調パルス数が６３の場合を示している。

第１の階調パルス設定レジスタ１２０−１は、水平表示期間の起点となる基準タイミングと、第１の階調パルスのエッジ（立ち上がりエッジ又は立ち下がりエッジ）との間隔ｔｗ１を設定するためのレジスタである。第２の階調パルス設定レジスタ１２０−２は、第１の階調パルスのエッジと、第２の階調パルスのエッジとの間隔ｔｗ２を設定するためのレジスタである。即ち、第ｉ（２≦ｉ≦Ｎ、ｉは整数）の階調パル設定レジスタは、第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔ｔｗｉを設定するためのレジスタである。

なお各階調パルス設定レジスタの設定値が「０」のとき、それ以降の階調パルスを発生させないようにすることもできる。例えば第１〜第Ｎの階調パルス設定レジスタのそれぞれにより、第１〜第Ｎの階調パルスのそれぞれのエッジが設定されるものとする。この場合に、第１０の階調パルス設定レジスタに「０」が設定されたとき、第１〜第９の階調パルスは第１〜第９の階調パルス設定レジスタの設定値に対応した間隔で設定され、第１０〜第Ｎの階調パルスは出力されない。従って、水平表示期間内にＮ個の階調パルスを有する階調クロックＧＣＬＫを発生させる場合に、第１〜第Ｌ（Ｌ＞Ｎ、Ｌは整数）の階調パルス設定レジスタを設け、第（Ｎ＋１）の階調パルス設定レジスタに「０」を設定し、第（Ｎ＋１）〜第Ｌの階調パルスを出力させないようにすることができる。

図９のＧＣＬＫ生成部１００は、水平表示期間の起点となる基準タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの設定値に基づいて設定した階調クロックＧＣＬＫを出力する。そして、各階調パルスのエッジが、システムクロックＳＹＳＣＬＫ又はドットクロックＤＣＬＫを単位に設定される。

このようにＧＣＬＫ生成部１００では、ＰＷＭ信号の変化点を特定するための階調クロックＧＣＬＫの各階調パルスのエッジのタイミングを個別に設定できる。そのため、図１１に示すような有機ＥＬパネル５１０の特性曲線１８０を補正するガンマ補正を実現し、例えばガンマ補正曲線１８２のような特性を得るように、きめ細かく制御できるようになる。また、ドットクロックＤＣＬＫよりも周波数の高いシステムクロックＳＹＳＣＬＫ単位でガンマ補正を実現できるため、より一層きめ細かく各階調を設定できるようになる。

２．２ 第２の構成例
図１２に、本実施形態の第２の構成例におけるＧＣＬＫ生成部１００の構成例のブロック図を示す。なお図１２において、図８又は図９と同一部分には同一符号を付し、適宜説明を省略する。

第２の構成例では、設定レジスタ部５０は、例えば階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４及び階調数選択レジスタ１２６のうち、階調数選択レジスタ１２６が省略された構成となっている。

第２の構成例におけるＧＣＬＫ生成部が第１の構成例におけるＧＣＬＫ生成部と異なる点は、選択制御回路３００が階調パルスクロック選択レジスタ１２２及び境界指定レジスタ１２４に基づいてレジスタ選択信号ＲｅｇＳｅｌを生成し、クロック選択回路２２０の選択制御を行う点である。

第２の構成例では、選択制御回路３００が、階調パルスクロック選択レジスタ１２２によりシステムクロックＳＹＳＣＬＫ単位で階調パルスのエッジを設定するように指定されたことを条件に、境界指定レジスタ１２４の設定値を有効にする。従って、階調パルスクロック選択レジスタ１２２によりドットクロックＤＣＬＫ単位で階調パルスのエッジを設定するように指定されたとき、選択制御回路３００は、境界指定レジスタ１２４の設定値を無効にする。

そして階調パルスクロック選択レジスタ１２２によりドットクロックＤＣＬＫ単位で設定するように指定されたとき、選択制御回路３００は、第１の構成例と同様にレジスタ選択信号ＲｅｇＳｅｌを生成する。また選択制御回路３００は、ドットクロックＤＣＬＫを選択するようにクロック選択回路２２０の選択制御を行う。

一方、階調パルスクロック選択レジスタ１２２によりシステムクロックＳＹＳＣＬＫ単位で設定するように指定されたとき、選択制御回路３００は、第１の構成例と同様にレジスタ選択信号ＲｅｇＳｅｌを生成する。また選択制御回路３００は、第１の階調パルス（第ｐの階調パルス）から、境界指定レジスタ１２４により指定された階調パルスまでは、システムクロックＳＹＳＣＬＫを選択し、境界指定レジスタ１２４により指定された階調パルスから第ｑの階調パルスまでは、ドットクロックＤＣＬＫを選択するようにクロック選択回路２２０の選択制御を行う。

図１３に、本実施形態における境界指定レジスタ１２４の一例の説明図を示す。

なお図１３では、境界指定レジスタ１２４の設定値が有効な場合の設定例を示している。図１３では、境界指定レジスタ１２４に設定値「０」が設定されているときは、選択制御回路３００は、第１〜第６４の階調パルスをシステムクロックＳＹＳＣＬＫ単位で設定するようにレジスタ選択信号ＲｅｇＳｅｌを生成すると共に、クロック選択回路２２０の選択制御を行うことを示している。また、例えば境界指定レジスタ１２４に設定値「１」が設定されているときは、選択制御回路３００は、第１〜第５６の階調パルスをシステムクロックＳＹＳＣＬＫ単位で設定し、且つ第５７〜第６４の階調パルスをドットクロックＤＣＬＫ単位で設定するようにレジスタ選択信号ＲｅｇＳｅｌを生成すると共に、クロック選択回路２２０の選択制御を行うことを示している。

これにより、階調パルスクロック選択レジスタ１２２によりシステムクロックＳＹＳＣＬＫ単位で設定するように指定された場合、ＧＣＬＫ生成部１００は、第１の階調パルス（第ｐの階調パルス）から、境界指定レジスタ１２４により指定された階調パルスまでの各階調パルスのエッジの間隔を、システムクロックＳＹＳＣＬＫ（第２のクロックより周波数が高い第１のクロック）を単位に設定する。そして、ＧＣＬＫ生成部１００は、境界指定レジスタ１２４により指定された階調パルスから第ｑの階調パルスまでの各階調パルスのエッジの間隔を、ドットクロックＤＣＬＫ（第１のクロックより周波数が低い第２のクロック）を単位に設定する。

図１４に、境界指定レジスタ１２４の設定値が有効なとき階調クロックＧＣＬＫの説明図を示す。

図１４に示すように、水平表示期間内に設定される階調クロックＧＣＬＫの階調パルスのエッジの間隔は、システムクロックＳＹＳＣＬＫ単位で設定された後、ドットクロックＤＣＬＫ単位で設定される。所与の基準タイミングを基準に階調パルスのエッジまでの期間がＰＷＭ信号のパルス幅となる。そのためＰＷＭ信号のパルス幅が小さい範囲では、システムクロックＳＹＳＣＬＫ単位でＰＷＭ信号のパルス幅を定めることができ、ＰＷＭ信号のパルス幅が大きい範囲では、ドットクロックＤＣＬＫ単位でＰＷＭ信号のパルス幅を定めることができる。

ここで、図１１に示す特性図によれば、離散的な階調データにより特定される輝度（階調）を得るために、輝度が大きくなるほど階調パルスの間隔（階調クロックの刻み幅）を大きくする必要がある。即ち、第２の構成例によれば、階調クロックが有する複数の階調パルスのうち、輝度が小さい範囲では、階調パルスの間隔を細かく設定でき、輝度が大きい範囲では階調パルスの間隔を粗く設定できる。

こうすることで、もし輝度が大きい範囲で、周波数の高いシステムクロックＳＹＳＣＬＫ単位で階調パルスの間隔を設定した場合、該間隔を設定するためのカウンタのビット数が無駄に多くなってしまい、回路規模を増大させてしまう。これに対し、輝度が大きい範囲で、周波数の低いドットクロックＤＣＬＫ単位で階調パルスの間隔を設定することで、該間隔を設定するためのカウンタのビット数を削減でき、回路規模の縮小化に寄与できるようになる。

２．３ 第３の構成例
図１５に、本実施形態の第３の構成例におけるＧＣＬＫ生成部１００の構成例のブロック図を示す。なお図１５において、図８、図９又は図１２と同一部分には同一符号を付し、適宜説明を省略する。

第３の構成例では、設定レジスタ部５０は、階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４及び階調数選択レジスタ１２６を含む。

第３の構成例におけるＧＣＬＫ生成部が第２の構成例におけるＧＣＬＫ生成部と異なる点は、選択制御回路３１０が階調パルスクロック選択レジスタ１２２、境界指定レジスタ１２４及び階調数選択レジスタ１２６に基づいてレジスタ選択信号ＲｅｇＳｅｌを生成する点である。

第３の構成例では、階調数選択レジスタ１２６の設定値に応じて、ＧＣＬＫ生成部１００は、基準タイミングを起点とする所定期間内に、第１〜第Ｎの階調パルスを有する階調クロックＧＣＬＫ又は第１〜第Ｍ（Ｍ＞Ｎ、Ｍは整数）を有する階調クロックＧＣＬＫを生成する。このとき、第１〜第Ｎの階調パルスの各階調パルスのエッジは、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの設定値に基づいて定める。また第１〜第Ｍの階調パルスの各階調パルスのエッジもまた、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの設定値に基づいて定める。

従って、ＧＣＬＫ生成部１００は、階調数選択レジスタ１２６により第１の階調数として「６４」が指定されたときには、基準タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの設定値に基づいて設定する。そしてＧＣＬＫ生成部１００は、こうして設定された第１〜第Ｎの階調パルスを有する階調クロックＧＣＬＫを生成する。

また、ＧＣＬＫ生成部１００は、階調数選択レジスタ１２６により第２の階調数として「２５６」が指定されたとき、基準タイミングと第１の階調パルスのエッジとの間隔、又は第（ｊ−１）（２≦ｊ≦Ｍ、ｊは整数）及び第ｊの階調パルスのエッジの間隔のうち、少なくとも２つの間隔を、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの１つの階調パルス設定レジスタの設定値に基づいて設定する。そしてＧＣＬＫ生成部１００は、こうして設定された第１〜第Ｍの階調パルスを有する階調クロックＧＣＬＫを生成する。こうすることで、Ｎ個の階調パルス設定レジスタにより、階調クロックＧＣＬＫの水平表示期間内のＭ個の階調パルスを設定できる。

図１６に、階調数選択レジスタ１２６により第２の階調数として「２５６」が指定された場合の説明図を示す。

例えば第１〜第６４の階調パルス設定レジスタ１２０−１〜１２０−６４を有するものとすると、各階調パルス設定レジスタの設定値は、連続する４個又は３個の階調パルスのエッジを設定するために用いられる。即ち、第１の階調パルス設定レジスタ１２０−１の設定値は、階調クロックＧＣＬＫの水平表示期間内の第１〜第４の階調パルスのエッジを設定するために共通に用いられる。また第２の階調パルス設定レジスタ１２０−２の設定値は、階調クロックＧＣＬＫの水平表示期間内の第５〜第８の階調パルスのエッジを設定するために共通に用いられる。同様にして第６３の階調パルス設定レジスタ１２０−６３の設定値は、階調クロックＧＣＬＫの水平表示期間内の第２４９〜第２５２の階調パルスのエッジを設定するために共通に用いられる。そして、２５６階調を表現するためには階調パルス数が２５５である必要があるため、第６４の階調パルス設定レジスタ１２０−６４の設定値は、第２５３〜第２５５の階調パルスのエッジを設定するために共通に用いられる。

図１７に、階調数選択レジスタ１２６により第２の階調数として「２５６」が指定されたときの階調クロックＧＣＬＫの説明図を示す。

図１７に示すように、階調クロックＧＣＬＫの水平表示期間内の階調パルスのうち、第１〜第４の階調パルスのエッジは、第１の階調パルス設定レジスタ１２０−１の設定値に基づいて設定される。また第５〜第８の階調パルスのエッジは、第２の階調パルス設定レジスタ１２０−２の設定値に基づいて設定される。同様に、第２４９〜第２５２の階調パルスのエッジは、第６３の階調パルス設定レジスタ１２０−６３の設定値に基づいて設定される。そして第２５３〜第２５５の階調パルスのエッジは、第６４の階調パルス設定レジスタ１２０−６４の設定値に基づいて設定される。

こうすることで、第３の構成例では、階調数を増加させた場合に、１つの階調パルス設定レジスタにより少なくとも２つの階調パルスのエッジを設定できるようにした。そのため、階調パルス毎に階調パルス設定レジスタを設けなくて済み、回路規模の増加を防止できる。その一方で、階調数が増加した場合であっても、きめ細かくガンマ補正を実現できるという効果が得られる。

また、階調パルスクロック選択レジスタ１２２により、各階調パルスの設定単位を細かくできるため、高精度な階調表現ができる。更に境界指定レジスタ１２４により階調パルスの境界を指定できるようにしたため、階調数が増加した場合であっても、輝度が大きい範囲で、周波数の低いドットクロックＤＣＬＫ単位で階調パルスの間隔を設定でき、該間隔を設定するためのカウンタのビット数を削減でき、回路規模の縮小化に寄与できる。

２．４ 動作例
図１８に、本実施形態の表示コントローラ５４０によって行われるＰＷＭの動作例のタイミング図を示す。図１８では、第１〜第３の構成例のいずれかにより生成された階調クロックＧＣＬＫを用いてＰＷＭ信号を生成するデータドライバ５２０の動作例のタイミング図を示している。

表示コントローラ５４０から垂直同期信号ＹＤのパルスが入力されると、１垂直走査期間が開始される。そして垂直同期信号ＹＤがＨレベルの期間に表示コントローラ５４０から水平同期信号ＬＰのパルスが入力されると、１水平走査期間が開始される。また表示コントローラ５４０からのディスチャージ信号ＤＩＳがＨレベルからＬレベルに変化するタイミングを基準タイミングとして、水平表示期間が開始される。水平表示期間は、次のディスチャージ信号ＤＩＳがＨレベルに変化するタイミングで終了する。

水平表示期間では、表示コントローラ５４０が、ドットクロックＤＣＬＫを出力すると共に、該ドットクロックＤＣＬＫに同期して階調データを順次出力する。また、ＧＣＬＫ生成部１００は、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの設定値に基づいて、階調クロックＧＣＬＫを水平表示期間内に出力する。

表示コントローラ５４０からの階調データをシフトレジスタ５２２に取り込んだデータドライバ５２０は、ディスチャージ信号ＤＩＳがＨレベルの期間内に、水平同期信号ＬＰにより１水平走査単位の階調データをラインラッチ５２４にラッチする。従って、データドライバ５２０は、表示コントローラ５４０からの階調データが供給された水平走査期間の次の水平走査期間で、該階調データに対応したＰＷＭ信号ＰＷＭＧを生成する。図１８では、階調データが「２」であるため、ＰＷＭ信号ＰＷＭＧのパルス幅は、ディスチャージ信号ＤＩＳの立ち下がりエッジから第２の階調パルスのエッジまでの期間となる。このように、階調クロックの階調パルス毎にその間隔を異ならせることができるため、きめ細かく設定可能な幅を有するＰＷＭ信号を生成することができる。

またディスチャージ信号ＤＩＳによりブランキング期間が調整され水平表示期間を可変とし、該水平表示期間内で階調パルスの間隔を異ならせることができる。これにより、有機ＥＬパネル５１０のサイズや有機ＥＬ素子の種類に応じて、ＰＷＭ信号のパルス幅を絶対値として設定できるため、所望の階調表現が容易となる。

なお図１８では、各階調パルスの立ち上がりエッジで、基準タイミングと階調パルスとの間隔、又は各階調パルスの間隔が設定されるものとして説明したが、各階調パルスの立ち下がりで設定されるようにしてもよい。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の有機ＥＬパネルの駆動に適用されるものに限らず、液晶表示装置、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態の表示システムの構成例のブロック図。 有機ＥＬ素子の構造の説明図。 図１のデータドライバの構成例のブロック図。 図１の走査ドライバの構成例のブロック図。 有機ＥＬ素子の電気的な等価回路の一例を示す図。 ディスチャージ動作の説明図。 本実施形態における表示コントローラの構成の概要のブロック図。 図７のドライバ信号生成部の構成例のブロック図。 本実施形態の第１の構成例のＧＣＬＫ生成部の構成例のブロック図。 第１〜第Ｎの階調パルス設定レジスタにより設定される階調クロックの説明図。 有機ＥＬパネルの特性曲線を示す図。 本実施形態の第２の構成例のＧＣＬＫ生成部の構成例のブロック図。 本実施形態における境界指定レジスタの説明図。 境界指定レジスタの設定値が有効なときの階調クロックの説明図。 本実施形態の第３の構成例のＧＣＬＫ生成部の構成例のブロック図。 階調数選択レジスタにより第２の階調数が指定された場合の説明図。 階調数選択レジスタにより第２の階調数が指定されたときの階調クロックの説明図。 本実施形態の表示コントローラによって行われるＰＷＭの動作例のタイミング図。

符号の説明

１０ ホストＩ／Ｆ、 ２０ ドライバＩ／Ｆ、 ２２ ドライバ信号生成部、
３０ フレームメモリ、 ４０ 制御部、 ４２ メモリコントローラ、
５０ 設定レジスタ部、 １００ ＧＣＬＫ生成部、 １１０ 表示制御信号生成部、
１１２ 分周回路、 １２０−１〜１２０−Ｎ 第１〜第Ｎの階調パルス設定レジスタ、
１２２ 階調パルスクロック選択レジスタ、 １２４ 境界指定レジスタ、
１２６ 階調数選択レジスタ、 １３０ ＤＣＬＫ設定レジスタ、
１４０ ＹＤ設定レジスタ、 １５０ ＬＰ設定レジスタ、
１６０ ＤＩＳ設定レジスタ、 ２００ レジスタ選択回路、
２１０、３００、３１０ 選択制御回路、 ２２０ クロック選択回路、
２３０ ＧＣＬＫパルス設定部、 ２３２ 間隔設定カウンタ、 ２３４ 比較器、
２３６ パルス発生回路、 ５００ 表示システム、 ５１０ 有機ＥＬパネル、
５２０ データドライバ、 ５２２、５３２ シフトレジスタ、
５２４ ラインラッチ、 ５２６ ＰＷＭ信号生成回路、 ５２８、５３４ 駆動回路、
５３０ 走査ドライバ、 ５４０ 表示コントローラ、 ５５０ ホスト、
ＤＣＬＫ ドットクロック、 ＤＩＳ ディスチャージ信号、
ＧＣＬＫ 階調クロック、 ＬＰ 水平同期信号、 ＳＹＳＣＬＫ システムクロック、
ＹＤ 垂直同期信号

Claims (13)

1. パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、
   基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックを生成する階調クロック生成部と、
   周波数の異なる複数のクロックの中から、前記第１〜第Ｎの階調パルスの各階調パルスを指定するための基準クロックが指定される階調パルスクロック選択レジスタと、
   前記第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群とを含み、
   前記階調クロック生成部が、
   前記基準クロックを単位として、前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記階調パルス設定レジスタ群の各レジスタの設定値に基づいて設定することを特徴とする表示コントローラ。
2. パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、
   基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックを生成する階調クロック生成部と、
   前記第１〜第Ｎの階調パルスの第ｐ（１≦ｐ＜Ｎ、ｐは整数）〜第ｑ（ｐ＜ｑ≦Ｎ、ｑは整数）の階調パルスのうち１つの階調パルスを指定するための境界指定レジスタと、
   前記第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するための階調パルス設定レジスタ群とを含み、
   前記階調クロック生成部が、
   前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記階調パルス設定レジスタ群の各レジスタの設定値に基づいて設定し、
   前記第ｐの階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第ｑの階調パルスまでの各階調パルスのエッジの間隔を、第２のクロックを単位に設定することを特徴とする表示コントローラ。
3. 請求項２において、
   前記境界指定レジスタにより、前記第１〜第Ｎの階調パルスの境界が指定される場合に、
   周波数の異なる複数のクロックの中から前記第１又は第２のクロックを指定するための階調パルスクロック選択レジスタを含み、
   前記階調クロック生成部が、
   前記第１の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を前記第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第Ｎの階調パルスまでの各階調パルスのエッジの間隔を、前記第２のクロックを単位に設定することを特徴とする表示コントローラ。
4. パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、
   基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルス又は第１〜第Ｍ（Ｍ＞Ｎ、Ｍは整数）を有する階調クロックを生成する階調クロック生成部と、
   第１又は第２の階調数を指定するための階調数選択レジスタと、
   前記階調クロックのＮ個の階調パルスの各階調パルスのエッジを設定するための第１〜第Ｎの階調パルス設定レジスタとを含み、
   前記階調数選択レジスタにより前記第１の階調数が指定されたとき、
   前記階調クロック生成部が、
   前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて設定し、
   前記階調数選択レジスタにより前記第２の階調数が指定されたとき、
   前記階調クロック生成部が、
   前記基準タイミングと前記第１の階調パルスのエッジとの間隔及び第（ｊ−１）（２≦ｊ≦Ｍ、ｊは整数）及び第ｊの階調パルスのエッジの間隔のうち少なくとも２つの間隔を、前記第１〜第Ｎの階調パルス設定レジスタの１つの階調パルス設定レジスタの設定値に基づいて設定することを特徴とする表示コントローラ。
5. 請求項４において、
   前記第１〜第Ｎの階調パルス又は前記第１〜第Ｍの階調パルスのうち１つの階調パルスを指定するための境界指定レジスタを含み、
   前記階調クロック生成部が、
   前記第１の階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第Ｎ又は第Ｍの階調パルスまでの各階調パルスのエッジの間隔を、第２のクロックを単位に設定することを特徴とする表示コントローラ。
6. 請求項２、３又は５において、
   前記階調クロックが、前記基準タイミングを起点に前記第１の階調パルスから順番に階調パルスを有する場合に、
   前記第１のクロックの周波数が、前記第２のクロックの周波数より高いことを特徴とする表示コントローラ。
7. 請求項６において、
   前記第１のクロックが、システムクロックであり、
   前記第２のクロックが、前記システムクロックを分周したドットクロックであることを特徴とする表示コントローラ。
8. 複数の走査線と、
   複数のデータ線と、
   各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１つとによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、
   前記複数の走査線を走査する走査ドライバと、
   階調データを用いてパルス幅変調されたパルス幅変調信号に基づいて前記複数のデータ線を駆動するデータドライバと、
   請求項１乃至７のいずれか記載の表示コントローラとを含み、
   前記表示コントローラが、
   前記データドライバに対して前記階調クロックを供給し、
   前記データドライバが、
   前記階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて各データ線を駆動することを特徴とする表示システム。
9. 階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、
   周波数の異なる複数のクロックの中から、基準タイミングを起点とする所定期間内に前記第１〜第Ｎの階調パルスの各階調パルスを指定するための基準クロックを指定し、
   前記基準クロックを単位として、前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を設定して、前記階調クロックを生成し、
   階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動することを特徴とする表示制御方法。
10. 階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、
    基準タイミングを起点とする所定期間内に第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックの第ｐ（１≦ｐ＜Ｎ、ｐは整数）〜第ｑ（ｐ＜ｑ≦Ｎ、ｑは整数）の階調パルスのうち１つの階調パルスを指定し、
    前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を設定して前記階調クロックを生成し、
    階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動し、
    前記第ｐの階調パルスから、前記境界指定レジスタにより指定された階調パルスまでの各階調パルスのエッジの間隔を、第１のクロックを単位に設定すると共に、前記境界指定レジスタにより指定された階調パルスから前記第ｑの階調パルスまでの各階調パルスのエッジの間隔を、第２のクロックを単位に設定することを特徴とする表示制御方法。
11. 請求項１０において、
    前記階調クロックが、前記基準タイミングを起点に前記第１の階調パルスから順番に階調パルスを有する場合に、
    前記第１のクロックの周波数が、前記第２のクロックの周波数より高いことを特徴とする表示制御方法。
12. 請求項１１において、
    前記第１のクロックが、システムクロックであり、
    前記第２のクロックが、前記システムクロックを分周したドットクロックであることを特徴とする表示制御方法。
13. 階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、
    第１又は第２の階調数を指定し、
    前記第１の階調数を指定したときには、基準タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数、Ｎは２以上の整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて設定して、前記基準タイミングを起点とする所定期間内に、第１〜第Ｎの階調パルスを有する階調クロックを生成し、
    前記第２の階調数を指定したときには、基準タイミングと前記第１の階調パルスのエッジとの間隔及び第（ｊ−１）（２≦ｊ≦Ｍ、Ｍ≧Ｎ、ｊ、Ｍは整数）及び第ｊの階調パルスのエッジの間隔のうち少なくとも２つの間隔を、前記第１〜第Ｎの階調パルス設定レジスタの１つの階調パルス設定レジスタの設定値に基づいて設定して前記所定期間内に第１〜第Ｍの階調パルスを有する階調クロックを生成し、
    前記第１又は第２の階調数にかかわらず、階調データに対応した前記階調クロックのクロック数の期間に相当するパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動することを特徴とする表示制御方法。

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