JP2001092406A - ディスプレイ駆動装置 - Google Patents
ディスプレイ駆動装置Info
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- JP2001092406A JP2001092406A JP26521199A JP26521199A JP2001092406A JP 2001092406 A JP2001092406 A JP 2001092406A JP 26521199 A JP26521199 A JP 26521199A JP 26521199 A JP26521199 A JP 26521199A JP 2001092406 A JP2001092406 A JP 2001092406A
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- electrodes
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Abstract
(57)【要約】
【課題】映像処理系の量子化数を増やさずとも、滑らか
なガンマ補正を実現し、大幅なコストダウンを可能とす
る。 【解決手段】ＦＥＤパネル７は、縦横にマトリックス状
に電極を持ち電極の交差する位置に画素を形成し、縦方
向の前記電極をデータ線としている。Ｘドライバー装置
５は、縦方向のデータ線に各画素の輝度に応じた時間長
で駆動信号を出力する。ここで、基準信号発生回路４
は、１２ビットカウンタ４１とその出力を変換するルッ
クアップテーブル４２とを有し、前記駆動信号の時間長
を管理するための基準信号を与える場合、前記基準信号
に非直線性を持たせて与えている。
なガンマ補正を実現し、大幅なコストダウンを可能とす
る。 【解決手段】ＦＥＤパネル７は、縦横にマトリックス状
に電極を持ち電極の交差する位置に画素を形成し、縦方
向の前記電極をデータ線としている。Ｘドライバー装置
５は、縦方向のデータ線に各画素の輝度に応じた時間長
で駆動信号を出力する。ここで、基準信号発生回路４
は、１２ビットカウンタ４１とその出力を変換するルッ
クアップテーブル４２とを有し、前記駆動信号の時間長
を管理するための基準信号を与える場合、前記基準信号
に非直線性を持たせて与えている。
Description
【０００１】
【発明の属する技術分野】この発明は、いわゆるフィー
ルド・エミッション・ディスプレイ（ＦＥＤ）と称され
るディスプレイ装置に関する。
ルド・エミッション・ディスプレイ（ＦＥＤ）と称され
るディスプレイ装置に関する。
【０００２】
【従来の技術】図４に従来のＦＥＤのドライブ装置の全
体ブロックを示す。
体ブロックを示す。
【０００３】１は映像処理回路で、入力したビデオ信号
を復調し、輝度と色差信号（ＹＵＶ）に変換する。色差
信号（ＹＵＶ）は、マトリックス回路２に入力される。
このマトリックス回路２は、入力した輝度／色差（ＹＵ
Ｖ）信号を赤、緑、青（ＲＧＢ）の３原色信号に変換す
る。３はタイミング発生回路で、入力映像信号から分離
された同期信号を元に、各種タイミング信号を発生す
る。
を復調し、輝度と色差信号（ＹＵＶ）に変換する。色差
信号（ＹＵＶ）は、マトリックス回路２に入力される。
このマトリックス回路２は、入力した輝度／色差（ＹＵ
Ｖ）信号を赤、緑、青（ＲＧＢ）の３原色信号に変換す
る。３はタイミング発生回路で、入力映像信号から分離
された同期信号を元に、各種タイミング信号を発生す
る。
【０００４】タイミング信号は、基準信号発生回路４に
も供給される。この基準信号発生回路４は、後述するＸ
ドライバー装置５で用いる基準信号を発生して出力す
る。Ｘドライバー装置５は、入力するＲＧＢ信号をサン
プリングし、後述するＦＥＤパネル７に出力する。Ｙド
ライバー装置６は、入力する水平同期信号に同期してＦ
ＥＤパネル７の横方向の電極を１ラインずつオンする。
も供給される。この基準信号発生回路４は、後述するＸ
ドライバー装置５で用いる基準信号を発生して出力す
る。Ｘドライバー装置５は、入力するＲＧＢ信号をサン
プリングし、後述するＦＥＤパネル７に出力する。Ｙド
ライバー装置６は、入力する水平同期信号に同期してＦ
ＥＤパネル７の横方向の電極を１ラインずつオンする。
【０００５】ＦＥＤパネル７は、図５、図６のような構
造になっている。
造になっている。
【０００６】図５は、素子の断面図であり、７１はゲー
ト電極、７２はカソード電極で後述するエミッタとの距
離が数μｍになるよう穴が空いている。７３は先端の曲
率半径が数十ｎｍ以下の形状をした円錐形状のエミッタ
で、カソード電極の穴の中心に位置するよう、１画素当
たり数十個設けられる。７４はＲＧＢそれぞれの蛍光
体、７５はガラス製の対向基板である。
ト電極、７２はカソード電極で後述するエミッタとの距
離が数μｍになるよう穴が空いている。７３は先端の曲
率半径が数十ｎｍ以下の形状をした円錐形状のエミッタ
で、カソード電極の穴の中心に位置するよう、１画素当
たり数十個設けられる。７４はＲＧＢそれぞれの蛍光
体、７５はガラス製の対向基板である。
【０００７】図６には、１画素当たり４８個の素子が配
列された状態を斜視図で示している。
列された状態を斜視図で示している。
【０００８】ある画素を光らせる場合は、ゲート電極７
１と、カソード電極７２との電位差を数十Ｖにすること
で、電界は１０9 Ｖ／ｍ程度になり、トンネル効果によ
り、常温でも真空中に電子放出が行われる。この電子を
蛍光体に当てることで、ＣＲＴ並の効率、色純度で、発
光させることが可能となる。
１と、カソード電極７２との電位差を数十Ｖにすること
で、電界は１０9 Ｖ／ｍ程度になり、トンネル効果によ
り、常温でも真空中に電子放出が行われる。この電子を
蛍光体に当てることで、ＣＲＴ並の効率、色純度で、発
光させることが可能となる。
【０００９】ＦＥＤの素子はオン／オフの２値表示に向
いているが、個々の素子のばらつきが大きいため、アナ
ログ的中間調を出すことは不向きである。
いているが、個々の素子のばらつきが大きいため、アナ
ログ的中間調を出すことは不向きである。
【００１０】そこで、パルス幅を用いた書き込み方法を
用いることで、中間調を実現している。その動作を図７
を用いて説明する。図７には、水平同期信号と、画素１
に与えるパルス幅、画素２に与えるパルス幅の例を示し
ている。この場合は、画素２の方が明るい表示となる。
つまり、１水平期間に画素に与えるパルス長を制御する
ことにより中間調を実現している。
用いることで、中間調を実現している。その動作を図７
を用いて説明する。図７には、水平同期信号と、画素１
に与えるパルス幅、画素２に与えるパルス幅の例を示し
ている。この場合は、画素２の方が明るい表示となる。
つまり、１水平期間に画素に与えるパルス長を制御する
ことにより中間調を実現している。
【００１１】
【発明が解決しようとする課題】とこれで、ＦＥＤは、
ブラウン管とは違った独特の電圧−輝度特性を持ってお
り、γ補正は必須の技術である。通常ブラウン管では、
γ補正処理は、ブラウン管に入力する映像信号に対して
アナログ的に施されている。しかしながら、ＦＥＤの場
合、デジタル信号入力を実現しており、通常のγ補正テ
ーブル以降入力信号が１０ビットであれば、１２ビット
は必要であり、回路規模の増大が問題となる。
ブラウン管とは違った独特の電圧−輝度特性を持ってお
り、γ補正は必須の技術である。通常ブラウン管では、
γ補正処理は、ブラウン管に入力する映像信号に対して
アナログ的に施されている。しかしながら、ＦＥＤの場
合、デジタル信号入力を実現しており、通常のγ補正テ
ーブル以降入力信号が１０ビットであれば、１２ビット
は必要であり、回路規模の増大が問題となる。
【００１２】そこでこの発明は、回路規模の増大を最小
に抑えつつγ補正を容易に行うことができるディスプレ
イ駆動装置を提供することを目的とするものである。
に抑えつつγ補正を容易に行うことができるディスプレ
イ駆動装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】この発明は上記の目的を
達成するために、パルス幅駆動の基準となる比較用基準
電圧にγカーブを乗せ、レベルは１０ビットであるが、
時間軸精度を１２ビットとすることで、回路規模の増大
を最小限にしたまま、１２ビット精度のγカーブが可能
とするものである。
達成するために、パルス幅駆動の基準となる比較用基準
電圧にγカーブを乗せ、レベルは１０ビットであるが、
時間軸精度を１２ビットとすることで、回路規模の増大
を最小限にしたまま、１２ビット精度のγカーブが可能
とするものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。
面を参照して説明する。
【００１５】図１はこの発明の一実施の形態である。
【００１６】５１は１９２０段のシフトレジスタであ
り、１水平走査期間の有効表示期間に１水平期間分デー
タを取り込みパルスを出力するよう、タイミング信号、
クロックを与えられる。
り、１水平走査期間の有効表示期間に１水平期間分デー
タを取り込みパルスを出力するよう、タイミング信号、
クロックを与えられる。
【００１７】５２はＲＧＢ用の１９２０組の１０ビット
ラッチ回路（ラインメモリ）であり、水平方向へ５７６
０個のラッチ部がある。このラッチ回路５２は、シフト
レジスタ５１から出力されるパルスをラッチパルスと
し、左から順番に入力するＲＧＢ信号をＲＧＢ同時にサ
ンプリングし、１水平走査期間に５７６０個のラッチ部
に保持する。
ラッチ回路（ラインメモリ）であり、水平方向へ５７６
０個のラッチ部がある。このラッチ回路５２は、シフト
レジスタ５１から出力されるパルスをラッチパルスと
し、左から順番に入力するＲＧＢ信号をＲＧＢ同時にサ
ンプリングし、１水平走査期間に５７６０個のラッチ部
に保持する。
【００１８】５３も５７６０個の１０ビットラッチ部を
有したラッチ回路（ラインメモリ）であり、ラッチ回路
５２でサンプリングした１水平走査期間分のデータを水
平走査帰線期間に転送、保持する。そのタイミング信号
がＳａｖｅとして示されている。
有したラッチ回路（ラインメモリ）であり、ラッチ回路
５２でサンプリングした１水平走査期間分のデータを水
平走査帰線期間に転送、保持する。そのタイミング信号
がＳａｖｅとして示されている。
【００１９】５４はコンパレータで、一方の入力Ａはラ
ッチ回路５３から、もう一方の入力Ｂは基準信号発生回
路４からの１０ビットデータであり、入力Ａの方が大き
い場合にハイレベル‘Ｈｉ’を出力する。基準信号発生
回路４の出力Ｂは、１水平期間毎に鋸波を繰り返す。
ッチ回路５３から、もう一方の入力Ｂは基準信号発生回
路４からの１０ビットデータであり、入力Ａの方が大き
い場合にハイレベル‘Ｈｉ’を出力する。基準信号発生
回路４の出力Ｂは、１水平期間毎に鋸波を繰り返す。
【００２０】したがって、コンパレータ５４の出力がハ
イレベルからローレベルになる期間は、入力Ａの値の大
小に応じて異なり、中間調を表現することができる。
イレベルからローレベルになる期間は、入力Ａの値の大
小に応じて異なり、中間調を表現することができる。
【００２１】５５は出力制御機能付きバッファ増幅器
で、コンパレーター５４からの各出力をＦＥＤパネル７
へ出力する。
で、コンパレーター５４からの各出力をＦＥＤパネル７
へ出力する。
【００２２】基準信号発生回路４内の、４１は１２ビッ
トのカウンタで、１水平走査期間に４０９６個のクロッ
クを入力とし、０からＦＦＦH までリニアに変化する。
トのカウンタで、１水平走査期間に４０９６個のクロッ
クを入力とし、０からＦＦＦH までリニアに変化する。
【００２３】このカウンタ４１の出力は、ルックアップ
テーブル（ＬＵＴ）４２に入力される。このルックアッ
プテーブル４２は、１２ビットの入力を１０ビットに変
換して出力している。
テーブル（ＬＵＴ）４２に入力される。このルックアッ
プテーブル４２は、１２ビットの入力を１０ビットに変
換して出力している。
【００２４】ＦＥＤパネル７においては、Ｙドライバー
装置６が入力する水平同期信号に同期してＦＥＤパネル
７の横方向の電極を１ラインずつオンする。ＦＥＤパネ
ル７は、さきに説明したように、ゲート電極７１、カソ
ード電極７２である。そして、画素を発光させるとき
は、ゲート電極７１と、カソード電極７２との電位差を
数十Ｖにする。これにより、電界は１０9 Ｖ／ｍ程度に
なり、トンネル効果により、常温でも真空中に電子放出
が行われ、この電子が蛍光体に当たり、ＣＲＴ並の効
率、色純度で、発光する。
装置６が入力する水平同期信号に同期してＦＥＤパネル
７の横方向の電極を１ラインずつオンする。ＦＥＤパネ
ル７は、さきに説明したように、ゲート電極７１、カソ
ード電極７２である。そして、画素を発光させるとき
は、ゲート電極７１と、カソード電極７２との電位差を
数十Ｖにする。これにより、電界は１０9 Ｖ／ｍ程度に
なり、トンネル効果により、常温でも真空中に電子放出
が行われ、この電子が蛍光体に当たり、ＣＲＴ並の効
率、色純度で、発光する。
【００２５】図２を用いて動作を説明する。
【００２６】波形１は水平同期信号ＨＤを示している。
【００２７】波形２はラッチ部１Ｒにデータがラッチさ
れ、確定するタイミングを示している。水平走査期間の
前半にシフトレジスタ５１からのラッチパルスによりサ
ンプリングを行うため、前半で切り替わる。
れ、確定するタイミングを示している。水平走査期間の
前半にシフトレジスタ５１からのラッチパルスによりサ
ンプリングを行うため、前半で切り替わる。
【００２８】波形３はラッチ部ｍＢにデータがラッチさ
れ、確定するタイミングを示している。水平走査期間の
後半にシフトレジスタ５１からのラッチパルスによりサ
ンプリングを行うため、後半で切り替わっている。
れ、確定するタイミングを示している。水平走査期間の
後半にシフトレジスタ５１からのラッチパルスによりサ
ンプリングを行うため、後半で切り替わっている。
【００２９】波形４はラッチ回路５３へのラッチタイミ
ングパルスＳａｖｅで、ラッチ回路５３のすべてのラッ
チ部１Ｒ’−ｍＢ’へ同時に加わるため、波形５のラッ
チ１Ｒ’も波形６のラッチ部ｍＢ’も同時に切り替わっ
ている。
ングパルスＳａｖｅで、ラッチ回路５３のすべてのラッ
チ部１Ｒ’−ｍＢ’へ同時に加わるため、波形５のラッ
チ１Ｒ’も波形６のラッチ部ｍＢ’も同時に切り替わっ
ている。
【００３０】波形７はルックアップテーブル４２からの
基準信号（Standard Data）であり、γ補正処理を実現
する特性を有する。アナログレベル状態で表記すると、
この図の様に曲線形になっている。
基準信号（Standard Data）であり、γ補正処理を実現
する特性を有する。アナログレベル状態で表記すると、
この図の様に曲線形になっている。
【００３１】波形８、９はバッファアンプ５５の出力を
示している。
示している。
【００３２】ラッチ部１Ｒにある値Ａが保持されている
場合にはルックアップテーブル４２からの入力がＡにな
るまでは、コンパレータ５４の出力は‘Ｈｉ’を保ち、
ｏｕｔ １の波形となる。ラッチｍＢにある値Ｚが保持
されている場合にはカウンタ４１からの入力がＺになる
までは、コンパレータ５４の出力は‘Ｈｉ’を保ち、ｏ
ｕｔ ｍの波形となる。
場合にはルックアップテーブル４２からの入力がＡにな
るまでは、コンパレータ５４の出力は‘Ｈｉ’を保ち、
ｏｕｔ １の波形となる。ラッチｍＢにある値Ｚが保持
されている場合にはカウンタ４１からの入力がＺになる
までは、コンパレータ５４の出力は‘Ｈｉ’を保ち、ｏ
ｕｔ ｍの波形となる。
【００３３】波形１０はバッファアンプ５５の出力許可
信号を示している。
信号を示している。
【００３４】波形１１〜１３は，Ｙドライバー装置６１
の出力信号を示し、ｏｕｔ−ｐ端子、ｏｕｔ−ｑ端子、
ｏｕｔ−ｒ端子の動きを示している。
の出力信号を示し、ｏｕｔ−ｐ端子、ｏｕｔ−ｑ端子、
ｏｕｔ−ｒ端子の動きを示している。
【００３５】ラッチ部１Ｒ’にＡ、ラッチｍＢ’にＺが
保持されている時にＹｏｕｔ−ｑ端子が‘Ｈｉ’とな
り、ｏｕｔ−ｑ端子のラインにそれらのデータが書き込
まれる。
保持されている時にＹｏｕｔ−ｑ端子が‘Ｈｉ’とな
り、ｏｕｔ−ｑ端子のラインにそれらのデータが書き込
まれる。
【００３６】この様な方式により、各画素に信号レベル
に応じた長さ‘Ｈｉ’となるため、パルス幅書き込みが
実現し、黒から白へのなめらかな階調表現が可能とな
る。
に応じた長さ‘Ｈｉ’となるため、パルス幅書き込みが
実現し、黒から白へのなめらかな階調表現が可能とな
る。
【００３７】次に、図３を元に、本発明の特徴となるル
ックアップテーブルにおける多階調実現方法を説明す
る。
ックアップテーブルにおける多階調実現方法を説明す
る。
【００３８】図３（ａ）は入出力とも１０ビットの場
合。ルックアップテーブル（ＬＵＴ）４２の中に予め保
持するデータで、滑らかな曲線、なだらかなカーブを実
現するにも、入出力の関係が２倍、３倍、１／２、１／
３などの間隔しかとり得ないために、理想的なカーブと
の乖離が大きくなる。
合。ルックアップテーブル（ＬＵＴ）４２の中に予め保
持するデータで、滑らかな曲線、なだらかなカーブを実
現するにも、入出力の関係が２倍、３倍、１／２、１／
３などの間隔しかとり得ないために、理想的なカーブと
の乖離が大きくなる。
【００３９】図３（ｂ）は本発明の特徴とする、入力１
２ビット、出力１０ビットのルックアップテーブルの概
念を示す。図３（ａ）と出力の階調は同一であるが、入
力が４倍きめ細かく制御できるために、より滑らかなカ
ーブを実現することができる。
２ビット、出力１０ビットのルックアップテーブルの概
念を示す。図３（ａ）と出力の階調は同一であるが、入
力が４倍きめ細かく制御できるために、より滑らかなカ
ーブを実現することができる。
【００４０】入力はカウンタ４１の出力であり、リニア
に増加する値である。それを元に出力値を可変させるわ
けであるが、同じ値を出している時間が結果的に画素に
加わるパルスの時間になり、その時間を１２ビット精度
で制御できていることになる。よって、コンパレータ５
４へ出している比較用基準信号Ｂは、１０ビットであっ
ても、その信号の切り替えタイミングは１２ビットで制
御できているため、リニア以外の曲線ガンマカーブを実
現しても、１２ビットの階調を持たせた場合と同等の階
調を実現することになる。つまり上記の回路４は、発光
時間の時間長を管理する基準信号の量子化数よりも、カ
ウンタ側でる時間を管理する量子化数の方を大きくして
いる。
に増加する値である。それを元に出力値を可変させるわ
けであるが、同じ値を出している時間が結果的に画素に
加わるパルスの時間になり、その時間を１２ビット精度
で制御できていることになる。よって、コンパレータ５
４へ出している比較用基準信号Ｂは、１０ビットであっ
ても、その信号の切り替えタイミングは１２ビットで制
御できているため、リニア以外の曲線ガンマカーブを実
現しても、１２ビットの階調を持たせた場合と同等の階
調を実現することになる。つまり上記の回路４は、発光
時間の時間長を管理する基準信号の量子化数よりも、カ
ウンタ側でる時間を管理する量子化数の方を大きくして
いる。
【００４１】なお上記の説明では、ルックアップテーブ
ル４２から出力されるデータの出力特性が滑らかの曲線
を得るとして説明しているが、複数に区分されて、１つ
の区分期間は直線的に変化してもよく、全体的には折線
グラフの如く変化してもよいことは勿論である。
ル４２から出力されるデータの出力特性が滑らかの曲線
を得るとして説明しているが、複数に区分されて、１つ
の区分期間は直線的に変化してもよく、全体的には折線
グラフの如く変化してもよいことは勿論である。
【００４２】また上記の例ではガンマ補正を行うことを
主として説明しているが、このテーブルの内容を入れ替
えることにより各種の補正を行うことができる。例えば
ダイナミックレンジの切換えも行うことができる。
主として説明しているが、このテーブルの内容を入れ替
えることにより各種の補正を行うことができる。例えば
ダイナミックレンジの切換えも行うことができる。
【００４３】
【発明の効果】以上説明したようにこの発明は、映像処
理系の量子化数を増やさずとも、滑らかなガンマ補正が
実現し、大幅なコストダウンが可能となる。
理系の量子化数を増やさずとも、滑らかなガンマ補正が
実現し、大幅なコストダウンが可能となる。
【図１】この発明の一実施の形態を示す構成図。
【図２】図１の回路の動作を説明するために示した波形
図。
図。
【図３】基準信号発生回路の出力特性を示す説明図。
【図４】フィールド・エミッション・ディスプレイ（Ｆ
ＥＤ）の全体構成を示す説明図。
ＥＤ）の全体構成を示す説明図。
【図５】ＦＥＤの画素を構成する素子の説明図。
【図６】ＦＥＤの画素の駆動形態を説明するための信号
波形図。
波形図。
【図７】ＦＥＤにおける階調の実現方法を説明するため
に示した図。
に示した図。
１…映像復調回路、２…マトリックス回路、３…タイミ
ング発生回路、４…基準信号発生回路、５…Ｘドライバ
ー装置、６…Ｙドライバー装置、７…ＦＥＤパネル、８
…電源、４１…１２ビットカウンタ、４２…ルックアッ
プテーブル、５１…シフトレジスタ、５２、５３…ラッ
チ回路、５４…コンパレータ、５５…バッファ増幅器、
７１…ゲート電極、７２…カソード電極。
ング発生回路、４…基準信号発生回路、５…Ｘドライバ
ー装置、６…Ｙドライバー装置、７…ＦＥＤパネル、８
…電源、４１…１２ビットカウンタ、４２…ルックアッ
プテーブル、５１…シフトレジスタ、５２、５３…ラッ
チ回路、５４…コンパレータ、５５…バッファ増幅器、
７１…ゲート電極、７２…カソード電極。
Claims (7)
- 【請求項１】 縦横にマトリックス状に電極を持ち電極
の交差する位置に画素を形成し、縦方向の前記電極をデ
ータ線として用いるフラットディスプレイ装置におい
て、 縦方向の前記データ線に各画素の輝度に応じた時間長で
駆動信号を出力する第１のドライバー手段と、 前記第１のドライバー手段に対して、前記駆動信号の時
間長を管理するための基準信号を与える場合、前記基準
信号に非直線性を持たせて与える基準信号発生装置とを
有したことを特徴とするディスプレイ駆動装置。 - 【請求項２】 前記基準信号の非直線性により、映像の
ガンマ補正を行うよう構成したことを特徴とする請求項
１記載のディスプレイ駆動装置。 - 【請求項３】 前記時間長さを管理する基準信号の量子
化数よりも、時間を管理する量子化数の方を大きくした
ことを特徴とする請求項１記載のディスプレイ駆動装
置。 - 【請求項４】 縦横にマトリックス状に電極を持ち、電
極の交差する位置に画素を形成したフラットディスプレ
イ装置において、 少なくとも１水平走査線分のラインメモリ装置と、 １水平走査期間中に値が増減する基準信号発生装置と、 前記ラインメモリの出力と前記基準信号発生装置の出力
を入力とする大小比較器と、 前記大小比較器の出力を縦方向のマトリックス電極に出
力する手段とを有することを特徴とするディスプレイ駆
動装置。 - 【請求項５】 その増減曲線が直線である基準信号発生
装置を備えることを特徴とした請求項４記載のディスプ
レイ駆動装置。 - 【請求項６】 その増減曲線が曲線である基準信号発生
装置を備えることを特徴とした請求項４記載のディスプ
レイ駆動装置。 - 【請求項７】 基準信号発生装置において、時間の長さ
を管理する基準信号の量子化数よりも、時間を管理する
量子化数の方を大きくしたことを特徴とする請求項４記
載のディスプレイ駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26521199A JP2001092406A (ja) | 1999-09-20 | 1999-09-20 | ディスプレイ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26521199A JP2001092406A (ja) | 1999-09-20 | 1999-09-20 | ディスプレイ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001092406A true JP2001092406A (ja) | 2001-04-06 |
Family
ID=17414081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26521199A Pending JP2001092406A (ja) | 1999-09-20 | 1999-09-20 | ディスプレイ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001092406A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100428031C (zh) * | 2002-07-17 | 2008-10-22 | 三洋电机株式会社 | 显示装置及其γ修正方法 |
-
1999
- 1999-09-20 JP JP26521199A patent/JP2001092406A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100428031C (zh) * | 2002-07-17 | 2008-10-22 | 三洋电机株式会社 | 显示装置及其γ修正方法 |
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