JP2000214820A

JP2000214820A - 表示装置の画像表示方法と駆動回路

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Publication number: JP2000214820A
Application number: JP11018926A
Authority: JP
Inventors: Mitsuru Tanaka; 満田中
Original assignee: Futaba Corp
Current assignee: Futaba Corp
Priority date: 1999-01-27
Filing date: 1999-01-27
Publication date: 2000-08-04

Abstract

(57)【要約】（修正有）【課題】表示装置のドライバの集積度を少なくした駆
動回路を提供する。【解決手段】１水平ラインの画像データは、例えば８
ビットで構成する１画素のうち、第１のタイミング期間
で２ビット分のシリアルデータを、第２のタイミングで
残りの６ビットのデータをシフトレジスタ１１からパラ
レルデータとしてラッチ回路１２に転送し、ラッチした
２ビットのデータを第１のタイミング期間に比較部１３
のコンパレータｃ（１，２・・・ｍ）に出力し、カウン
タ１４のカウンタクロック計数値とラッチ回路の出力デ
ータの値が一致した時にコンパレータからゲート部１５
を介して第１のＰＷＭ信号を出力する。第２のタイミン
グ期間では下位ビットのデータを、同様に比較部で第２
のＰＷＭ信号に変調する。これにより表示装置は１水平
期間内に第１及び第２のＰＷＭ信号によって２度発光し
階調表示が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばテレビジョ
ン受像機、パーソナルコンピュータ、医療機器、計測
器、ＰＯＳ（Point Of Sales）システム等の情報端末の
表示装置の駆動回路に係わり、特に電界放出型の発光素
子を使用した表示装置に好適な駆動回路に関するもので
ある。

【０００２】

【従来の技術】平面状とされ面放出型の電界放出型カソ
ード（ＦＥＣ）により構築される電界放出型表示装置
（ＦＥＤ；Field Emission Display）のアドレッシング
方法は、電界放出素子のエミッタとゲート電極をマトリ
クス状に配線したＸ−Ｙマトリクス構造で、画像信号を
水平方向に順次供給する順次走査で画像表示が行なわれ
る。

【０００３】図６（ａ）（ｂ）に、その一例であるスピ
ント（Ｓｐｉｎｄｔ）型と呼ばれるＦＥＣを示す。この
図（ａ）は半導体加工技術を用いて作成したＦＥＣの斜
視図であり、同図（ｂ）は同図（ａ）に示すＡ−Ａの線
で切断したＦＥＣの断面を示す図である。これらの図に
おいて、基板上にアルミニウム等の金属で形成されたカ
ソード電極が設けられており、このカソード電極上にコ
ーン状のエミッタが形成されている。カソード電極上に
はさらに、Ｓ_iＯ₂ 膜を介してゲ−ト電極が設けられて
おり、ゲート電極にあけられた開穴の中に上記エミッタ
が位置するようにしている。すなわち、このコーン状の
エミッタの先端部分がゲート電極にあけられた穴から臨
んでいる。

【０００４】このコーン状のエミッタ間のピッチは１０
ミクロン以下とすることが出来るため、数万から数１０
万個のＦＥＣを１枚の基板上に設けることが出来る。さ
らに、ゲート電極とエミッタのコーンの先端との距離を
サブミクロンとすることが出来るため、ゲート電極とカ
ソード電極との間にわずか数１０ボルトの電圧を印加す
ることにより、真空中で電子をエミッタから電界放出す
ることが出来る。そして、このＦＥＣは図に示されてい
るように平面状となっているため、面放出型の電界放出
カソードとすることが出来、このような面放出型の電界
放出カソードを利用して電界放出型表示装置を構築する
ことができる。

【０００５】図７はこのような電界放出型表示装置でマ
トリックス駆動する際の標準的な電極構造を一例として
示したものである。この電界放出型表示装置において、
２１は真空容器中に配置されている第１の基板を示し、
この第１の基板２１上にストライプ状に形成されたｙ1
〜ｙn はＹ電極としてのカソード電極を示している。こ
のカソード電極ｙ1 〜ｙn に対しては、後述するドライ
ブパルスが供給されるカソード端子ＣＴ１〜ＣＴｎが接
続されている。

【０００６】また、ｘ1 〜ｘm はＸ電極としてのゲート
電極を示し、カソード電極ｙ1 〜ｙn の上に絶縁体を介
して、カソード電極ｙ1 〜ｙn と直交するようストライ
プ状に形成されている。そして、ゲート電極ｘ1 〜ｘm
にはドライブパルスが供給されるゲート端子Ｇ１〜Ｇｍ
が接続される。２２は各ゲート電極ｘ1 〜ｘm に形成さ
れている穴であり、カソード電極ｙ1〜ｙn の上に形成
されたコーン状のエミッタ（図６参照）から放出される
電子が通過するために形成されるものである。

【０００７】また、２３は第１の基板２１に対向して真
空容器中に配置される第２の基板を示している。そし
て、この第２の基板２３に形成されている２４、２４・
・・はアノード電極であり、図のようにゲート電極ｘ1
〜ｘm の位置に対応してストライプ状に配されている。
また、それぞれのアノード電極２４にはアノード引き出
し電極Ａが接続されている。なお、カラーディスプレイ
の場合はこのアノード引き出し電極ＡはＲ、Ｇ、Ｂの３
原色に対応して３本引き出されることになる。２５は蛍
光体でありアノード電極２４においてゲート電極ｘ1 〜
ｘm と対向する側の面に設けられ、電子が衝突すること
によって励起される。

【０００８】次に、このＦＥＤにより画像表示を行うた
めの駆動方法の一例を概略的に説明する。第２の基板２
３に形成されたアノード電極２４は、それぞれアノード
引き出し電極Ａによりほぼ一定の電圧が供給されてい
る。一方、カソード電極（Ｙ電極）ｙ1 〜ｙn はそれぞ
れのカソード端子ＣＴ１〜ＣＴｎに走査パルスが供給さ
れて走査されることにより、各ストライプ状のカソード
電極が順次選択されて駆動される。

【０００９】そこで、アノード電極２４を駆動するため
にアノード引き出し電極Ａに正のアノード電圧を印加し
た状態で、カソード端子ＣＴ１〜ＣＴｎを順次走査して
いく。この時、ゲート端子Ｇ１〜Ｇｍには走査されるタ
イミングに応じて画像信号のデータに応じた電圧を印加
すると、ゲート電極ｘ1 〜ｘm とカソード電極ｙ1 〜ｙ
n の交点にあるＦＥＣブロックから放出される電子によ
って、アノード電極２４に設けられた蛍光体２５の画素
が走査され、この画素はゲート端子Ｇ１〜Ｇｍに印加さ
れた電圧に応じて発光制御されることとなり、このよう
にして画像の１画面（１フィールド）が表示される。

【００１０】ところで、この画像表示に対して明暗或い
は濃淡の構成具合を調整する階調制御を行なう方法の一
つとして、ゲート電極ｘ1 〜ｘm に印加される駆動パル
スの印加時間を制御するＰＷＭ（パルス幅変調）駆動方
式があり、この駆動方式は、駆動電圧の波形のパルス幅
ｔｗを制御することにより階調が制御されるものであ
る。

【００１１】すなわち、表示画像の各画素の輝度レベル
に対応する信号をパルス幅変調して線順次方式の場合は
各水平ライン毎にパルス変調されたＰＷＭ信号をゲート
電極に供給すると共に、カソード電極ＣＴ１〜ＣＴｎに
走査パルス信号を順次供給すると、パルス幅の広いとこ
ろは明るく発光し、パルス幅の狭い画素は暗い発光とな
るので、階調をつけたカラー画像を表示することができ
るようになる。

【００１２】このように表示すべき画像の各画素に対応
したＰＷＭ信号を得るためにデジタルＩＣで構成された
ドライバが使用され、例えば２５６段階で変化するよう
な階調を有する表示を行う時は、入力された８ビットの
画像データをパルス幅変調するＩＣ回路が必要になる。

【００１３】

【発明が解決しようとする課題】ところで、画像データ
をパルス幅変調してＰＷＭ信号に変換するためには、先
ずシリアルデータとして入力されている画像信号を水平
方向の各画素毎にパラレルデータとして変換するシフト
レジスタと、このシフトレジスタから読み出されたデー
タをパルス幅変調するためにデジタルコンパレータが必
要になり、画像データを各画素毎にパラレル変換して、
１水平方向の階調信号として供給する駆動方式の場合は
このようなデータ変換を行うＩＣ基板の規模が飛躍的に
増大し所定のチップ面積内に収容することが困難になる
という問題が生じる。また、ＩＣ基板に搭載されるレジ
スタの数が増大することによってＩＣ製造装置、プロセ
ス技術等のコストが高くなりチップ単価を高くすること
になる。

【００１４】さらに、表示画面等のバラツキ補正をドラ
イバＩＣの画像データで行う際は、そのために余分の補
正データを付加する場合が生じ、パルス幅変調される画
像信号のビット数が増加することによって、さらに上記
したような問題点が加速されるという問題が生じる。

【００１５】

【課題を解決するための手段】本発明はこのような問題
点を解決するためになされたもので、線順次方式でマト
リックス状に配置されている画素を駆動する表示装置に
おいて、入力されたＭビットの画像データをＭ＝Ｋ＋Ｌ
ビットとなるように時分割的に転送すると共に、第１の
タイミングで転送された上位のＫビットの画像データを
パルス幅変調し、その後の第２のタイミングで転送され
た下位のＬビットの画像データをパルス幅変調し、上記
第１及び第２のタイミングでパルス幅変調された各画素
のＰＷＭ信号に対して所定のプリチャージ期間を与え、
各１水平期間毎に多重発光するように画像表示装置の駆
動信号として供給するようにしたものである。

【００１６】本発明は上記のように１水平期間内で入力
された画像データの階調信号を、第１及び第２のタイミ
ングに分けて転送するようにしているので、１回でパル
ス幅変調されるビット数が少なくなり、シフトレジスタ
を構成する回路のビット数が少なくなることによってＩ
Ｃ回路の規模を小さくすることができる。また、各駆動
信号にプリチャージ期間を与えることによって、ＰＷＭ
信号と発光輝度の関係が正しい階調として表現されるよ
うにできる。

【００１７】

【発明の実施の形態】以下、図１及び図２にしたがい本
発明の実施の形態とされる駆動回路を電界放出素子から
なる表示装置に適応した場合を説明する。図１は上記Ｆ
ＥＤを採用したディスプレイ装置の構成例を示したブロ
ック図である。この図において、１は後で述べるように
アノード電極をＡ１，Ａ２とし、ゲート電極を２群に分
けてカソード電極から画像データを供給するマルチマト
リックス方式で画像を表示する時の電界放出素子を使用
したＦＥＤである。

【００１８】即ち、アノード電極Ａ１，Ａ２は図２の電
極配列に示すように櫛波状に形成された２つのアノード
電極Ａ１，Ａ２によって構成されており、アノードの透
明電極板上に３原色Ｒ，Ｇ，Ｂの蛍光材料が表示画素を
形成するように塗布されている。また、ゲート電極Ｇ
１，Ｇ２，Ｇ３，Ｇ４・・・はアノード電極と直交する
方向に配置され、ゲート電極Ｇ１，Ｇ２・・・の構造は
模式的に示されているように各水平ラインの画素を構成
する領域が上下の水平ラインで交互に千鳥状に結合され
るように構成されている。そしてこの各ゲート電極はア
ノード電極Ａ１が選択されているフィールドの前半で、
奇数のゲート電極に走査パルスが供給され、アノード電
極Ａ２が選択されているフィールドの後半で偶数のゲー
ト電極に走査パルスが供給されるようにスキャンが行わ
れる。また、カソード電極Ｃ１，Ｃ２，Ｃ３・・・は各
アノード電極と対向するように配置され、ゲートのスキ
ャンに同期して水平方向の画像データが供給されるよう
に駆動している。

【００１９】図１の２は入力されるデジタル画像データ
を示し、３は画像入力バッファ回路である。画像入力バ
ッファ回路３で受領した画像データ信号は画像表示の制
御に必要なデータを形成するコントローラ４に伝送され
ている。５は処理前の画像データを格納すると共に、そ
のデータを表示方式に応じて読み出すための表示メモリ
（ＲＡＭ）を示す。

【００２０】コントローラ４からはＦＥＣの輝度を制御
するための画像データがカソードドライバ６Ａ、６Ｂに
供給され、図２に示すようにカソード電極Ｃ１，Ｃ２，
Ｃ３・・・に対してＰＷＭ変調された駆動信号が水平方
向の各画素に対して送出されるようになされている。ま
た、コントローラ４からは図２に示すように水平方向に
配置されているゲート電極Ｇ１，Ｇ２・・・を走査する
ための走査信号がスキャンドライバ（ゲートドライバ）
７に供給され、表示方式に応じてゲート電極を選択する
マトリックス方式とされている。

【００２１】８はアノード電圧を供給するアノード電源
と切換回路部を示し、特にカラー画像の３原色を選択す
るために２つのアノード電極Ａ１，Ａ２をゲートドライ
バ７の走査タイミングとその順序に同期して選択するよ
うにしている。９はゲート電極Ｇ１，Ｇ２・・・の走査
順序とそのタイミングを設定し、所定のパルス電圧をゲ
ートドライバ７に送出するゲート電圧制御回路を示す。
なお、水平方向に配列されているゲート電極は、水平方
向の隣接する各画素が水平方向で１個おきに選択できる
ように千鳥状に配列して、エミッタから放出される電子
ビームに集束作用を持たせるようにしている１０はカソ
ードドライバ６Ａ，６Ｂの電源部、及びゲートドライバ
７の電源部を示し、この電源から供給されるカソード駆
動信号の電圧値やゲートドライブ信号の電圧値を適正に
設定することによって表示部の輝度のダイナミックレン
ジを調整することができる。

【００２２】このような表示装置の場合は、アノード電
極Ａ１，Ａ２を１フレーム期間（又は１フイールド期
間）で交互に選択しながらゲート電極を最初に奇数列で
走査し、次に偶数列で走査するように制御するとアノー
ド電極上に形成されている３原色のピクセルを順次発光
することができ、その時にカソードは入力されているＰ
ＷＭ信号のパルス幅を画像データに対応して変化させる
ことによりカラー表示画像に階調を付けることができ
る。

【００２３】図３は入力された画像データを取り込んで
パルス幅変調されたカソード駆動信号を形成するための
カソードドライバ６Ａ，６Ｂの構成を示した図、図４は
このカソードドライバの信号のタイミングを示してい
る。

【００２４】この図３において、１１はシリアルデータ
として入力される画素データを１水平ライン分記憶する
シフトレジスタを示す。前記シリアルデータにおいて一
画素分のデータ長のビット数をＭ（Ｍ＝Ｋ＋Ｌ）ビット
とすると、このシフトレジスタ１１には第１のタイミン
グで、例えば上位のＫビットのデータが入力され、残り
のＬビットは第２のタイミングでシフトレジスタに取り
込まれるように制御される。本実施の形態では例えばＫ
＝２ビット、Ｌ＝６ビットとして説明する。

【００２５】１２はラッチ回路を示し、第１のタイミン
グ取り込まれた上位Ｋビットの各画素データをシフトレ
ジスタ１１によりシリアル／パラレル変換して１水平期
間内の所定時間だけ保持するように制御される。１３は
複数のコンパレータｃ（１，２・・・ｍ）により構成さ
れる比較部であり、ラッチ回路１２から入力される各画
素データと階調クロックＣＬＫをカウントしているＫビ
ットのカウンタ１４の出力を比較し、カウンタの計数値
が画像データの値と一致するまでの期間、比較部１３の
コンパレータｃ（１，２・・・ｍ）より信号が出力さ
れ、それぞれゲート部１５に供給される。

【００２６】ゲート部１５はカウンタ１４がクリアさ
れ、データがラッチ回路１２にラッチされた後に、前記
カウンタの計数値が画像データの値と一致したとされる
信号が出力されるまでの時間をパルス幅とするゲート信
号を形成し、このゲート信号を高電圧バッファ部１６に
供給する。高電圧バッファ部１６は前記ゲート信号によ
ってスイッチング制御される複数のバッファアンプｆ
（１，２・・・ｍ）を備え、所定の電圧としてカソード
電源から供給されているカソード電圧を、このバッファ
アンプｆ（１，２・・・ｍ）から各カソード電極にそれ
ぞれ供給するようにしている。

【００２７】以下、図４（ａ）〜（ｈ）に示した各クロ
ック、出力データの波形を参照して上記した各機能回路
の動作について説明する。本実施の形態では、同図
（ｃ）に示すように１水平ラインの画像データは、例え
ば８ビットで構成される１画素のうち、先ず第１のタイ
ミング期間で上位２ビット（ｄ０、ｄ１）分のシリアル
データが、同図（ｂ）に示すシフトクロックによって順
次シフトレジスタ１１に格納される。そして１水平ライ
ン、例えば３２０画素分の画像データは、同図（ｄ）に
示すラッチ信号Ｒ１によってパラレルデータとしてラッ
チ回路１２にラッチされる。

【００２８】第１のタイミング期間でラッチ回路１２に
ラッチされた画像データは、１水平ラインの第１のタイ
ミング期間のデータとして比較部１３のコンパレータｃ
（１，２・・・ｍ）に出力されるようになる。比較部１
３ではラッチ回路１２の出力データ（２ビット）と、同
図（ｅ）に示すカウンタクロックＣ−ＣＬＫを計数して
いるカウンタ１４のカウント値の比較がなされる。カウ
ンタ１４は同図（ａ）に示すクリアクロックの立ち上が
りにより初期化された後に、カウンタクロックＣ−ＣＬ
Ｋによってカウントアップされ、カウンタ１４の計数値
とラッチ回路１２の出力データの値が一致した時に比較
部１３のコンパレータｃ（１，２・・・ｍ）からゲート
部１５を介して出力データが出力される。すなわち、各
コンパレータｃ（１，２・・・ｍ）の出力データがカソ
ード電極を駆動するパルス幅変調信号となり、コンパレ
ータｃ（１，２・・・ｍ）とゲート部１５により形成さ
れる第１のＰＷＭ信号により階調を表示する印加時間が
制御されるようになる。

【００２９】この第１のタイミング期間におけるＫビッ
トの出力データは、高電圧バッファ１６を介して前記し
たカソード電極に供給され、水平期間の前半部分で第１
回目の発光が行われると共に、この時点では入力された
画像データの下位Ｌビットのデータがシフトレジスタ１
１に取り込まれ、第２のタイミング期間でシリアルデー
タがパラレルデータとしてラッチ回路１２に取り込まれ
る。

【００３０】そして、このラッチ回路１２に取り込まれ
た各画素の下位の出力データが第２のタイミング期間で
比較部１３の各コンパレータｃ（１，２・・・ｍ）に取
り込まれると共に、この時にカウンタクロックＣ−ＣＬ
Ｋを計数しているカウンタ１４の計数値と比較されるこ
とによって、第１のタイミング期間と同様な動作を行
い、第２のタイミング期間で第２のＰＷＭ信号が形成さ
れる。但し、この第２のタイミングで取り込まれる下位
の６ビットのデータは、階調の小さいレベル値となって
いるので、カウンタ１４で計数するカウンタクロックＣ
−ＣＬＫ（２）の同期は、上位２ビットの場合のカウン
タクロックＣ−ＣＬＫ（１）の１／３２（８ビットデー
タの下位６ビットのＭＳＢは上位２ビットのＬＳＢの半
値を示すので１／３２となっている）となっている。

【００３１】図４に示す波形（ｆ）は、第１のタイミン
グで取り込まれた上位２ビットのデータが、例えば「１
０」となっている時の第１のＰＷＭ信号のパルス幅を模
式的に示しており、第２のタイミングで取り込まれた下
位６ビットのデータ、例えば「１００１０１」が１水平
期間内に続いて第２のＰＷＭ信号として出力されるタイ
ミングを示している。同様に波形（ｇ）は上位２ビット
のデータが「０１」、下位６ビットのデータが「００１
０００」の場合の第１、第２のＰＷＭ信号の駆動波形、
（ｈ）は上位２ビットのデータが「００」、下位６ビッ
トのデータが「１１１１００」の第１、第２のＰＷＭ信
号を模式的に示したものである。

【００３２】このように本発明の表示装置の場合は階調
を表すＰＷＭ信号が１水平期間内に設定された第１のタ
イミング期間と、第２のタイミング期間内で画像データ
をパルス幅変調するように制御し、形成された２つのＰ
ＷＭ信号がＦＥＤの１水平期間で２度発光するようにカ
ソード電極を駆動するようにしているので、１回のＰＷ
Ｍ変換に要するシフトレジスタ１１のビット数を低減す
ることができる。なお、図２に示すように１水平期間を
２つのアノード電極Ａ１，Ａ２によって２フィールドで
表示する場合は、上記１Ｈ期間で処理する画像データは
１／２となっている。

【００３３】ところで、上述したＦＥＤの構造に示され
ているように、カソード電極Ｃ１，Ｃ２・・・とゲート
電極Ｇ１，Ｇ２・・・の間隙はきわめて狭い間隙を介し
て対向するように配置されているため、この間に容量性
インピーダンスが存在すると共に、カソードドライバを
構成するＩＣ回路の出力特性によって、ＰＷＭ信号の供
給サイクルが速いクロックで行われる時は、カソード電
極に印加されるＰＷＭ信号の立ち上がりが鈍り、この立
ち上がり期間に供給されたＰＷＭ信号の電圧はエミッタ
から電子を引き出すための電位までに上昇しないことに
なる。

【００３４】そこで本発明ではＰＷＭ変換を行う際に各
画素に対して電子を引き出すまでの電位に上昇する時間
を予めＰＷＭ信号に付加するようにしておくことが好ま
しい。つまり、図５（ａ）に示すように第１のタイミン
グ期間Ｔ₁ で形成されるＰＷＭ信号Ｐｗｍ１、及び第２
のタイミング形成されるＰＷＭ信号Ｐｗｍ２の立ち上が
る前にプリチャージ用のパルス幅Ｔｃｈｇをもったプリ
チャージパルスＰｃを出力する。

【００３５】このプリチャージパルスＰｃのパルス幅Ｔ
ｃｈｇは、信号が印加された時にアノード蛍光物質が発
光寸前となる数μＳのパルス幅となるように設定されて
おり、続いて出力されるＰＷＭ信号の立ち上がり時点で
は、直ぐに蛍光物質が発光状態となるように制御し、階
調レベルがＰＷＭ信号のパルス幅と比例するようにす
る。

【００３６】このようなプリチャージ期間の付加はＰＷ
Ｍ信号の立ち上がり点で所定時間付加されるようにすれ
ば良く、その付加方法は図３のゲート部１５を開くタイ
ミングを少し早くしたり、スイッチの開閉制御をコント
ロールする等によって達成することができるが他に種種
の方法が考えられる。例えば、図５（ｂ）はこのような
プリチャージパルスを簡単な回路によって具体化する時
の一例を示したもので、２１は上記カウンタ１４に供給
されるクロック発振器、２２は下位の画像データをＰＷ
Ｍ変調する時のカウンタクロックを形成する分周器、２
３（ａ，ｂ）はアンドゲート、２４（ａ，ｂ，ｃ）はオ
アゲート、２５はＲＳフリップフロップ回路である。

【００３７】Ｒ１は上位のビットデータをラッチしてＰ
ＷＭ変換を開始する時のラッチ信号であり、Ｒ２は下位
のビットデータをラッチしてＰＷＭ変換を開始するラッ
チ信号である。そして、このラッチ信号Ｒ１，Ｒ２のパ
ルス幅が上記プリチャージパルスＰｃのパルス幅となる
ように設定されている。

【００３８】このカウンタクロック回路は第１のタイミ
ング期間で取り込まれた上位のビットデータがラッチ信
号Ｒ１の立ち上がり点によってラッチ回路にラッチされ
ると共に、そのラッチ信号の立ち下がり点でフリップフ
ロップ回路２５が反転するように構成すると、そのＱ信
号出力によってアンドゲート２３ｂが開き、分周器２２
で分周された比較的低いカウンタクロックＣ−ＣＬＫ
（１）がオアゲート２４ｂ、２４ｃを介してカウンタ１
４に入力される。

【００３９】この時にラッチ信号Ｒ１のパルス幅期間だ
けラッチ信号Ｒ１の立ち上がりタイミングからカウンタ
１４の計数入力が遅れ、この期間を過ぎてクロックを計
数する状態になるため、比較部１３のコンパレータｃ
（１，２・・・ｍ）から出力されるＰＷＭ信号にラッチ
信号のパルス幅に相当するプリチャージ期間が付加され
ることになる。また第２のタイミング期間ではラッチ信
号Ｒ２の立ち下がり時点でフリップフロップ２５が反転
してアンドゲート２３ａ、オアゲート２４ａ、２４ｃを
介して早いカウンタクロックＣ−ＣＬＫ（２）が供給さ
れることになるが、この場合もラッチ信号Ｒ２のパルス
幅だけカウンタの計数入力がラッチ時点より遅れること
になるので、比較部１３のコンパレータｃ（１，２・・
・ｍ）によって形成される第２のＰＷＭ信号のパルス期
間にもプリチャージ期間を付加することができる。

【００４０】以上説明したように、本実施の形態の表示
装置の駆動方法、又は駆動回路では、入力された画像デ
ータのビット数ＭをＫ＋Ｌとなるように分離し、第１の
タイミングで上位のＫビットの画像データによる発光制
御を行うと共に、第２のタイミングで下位のＬビットの
発光制御を行う２重発光を１水平期間内で行うようにし
ているので、データをラッチするシフトレジスタの規模
を小さくすることができ、大画面の表示駆動の場合でも
表示ドライバＩＣの集積度を高くしないで構成すること
ができる。

【００４１】なお、同じ規模のＩＣドライバを使用した
時はこのような二重発光制御を行うことによって画像デ
ータに種種の補正データを含ませることができるように
なる。上記実施の形態に示したプリチャージ期間の付与
はカソードドライバに信号に付けるようにしたが、要す
るにゲート−カーソード間のプリチャージを行う信号で
あればゲート側の電位を変化するようにすることも可能
である。また表示装置は上記実施の形態に示したような
マルチマトリックス駆動方式に係わらず、一般的な線順
次方式の表示装置に適応できるとことはいうまでもな
い。

【００４２】

【発明の効果】以上、説明したように本発明の表示装置
の駆動方法及び回路は、ＰＷＭ階調制御を行う際に、入
力された画像データを上位Ｋビット、下位Ｌビットにに
分けて転送すると共に、第１のタイミング期間で上位ビ
ットのＰＷＭ変換を、第２のタイミング期間で下位ビッ
トのＰＷＭ変換を行い、変換された第１及び第２のＰＷ
Ｍ信号を１水平期間毎にドライブ電極に供給することに
よって多重発光するようにしているので、取り扱う画像
データの階調数が増加した時でも画像データを処理する
デジタル回路のビット数を抑圧することができ、表示装
置のドライバを構成するデジタルＩＣ回路のコストを小
さくすることができるという効果がある。

【００４３】また、変換されたＰＷＭ信号に対してプリ
チャージ期間を付加することによって階調レベルと発光
輝度のリニアリティを向上することができるという効果
がある。

【図面の簡単な説明】

【図１】本発明の実施形態の表示装置の駆動方式に適応
される回路ブロックを示した図である。

【図２】本実施の形態の表示装置の駆動電極の説明図で
ある。

【図３】ＰＷＭ信号を形成するドライブＩＣ回路の一例
を示すブロック図である。

【図４】画像データをＰＷＭ信号に変換する時のタイミ
ング波形図である。

【図５】ＰＷＭ信号にプリチャージ期間を付加する回路
の構成図と、その波形図である。

【図６】スピント（Ｓｐｉｎｄｔ）型の電界放出カソー
ドを示す斜視図及び断面図である。

【図７】線順次方式の表示方式でマトリックス駆動する
標準的な駆動電極を示す図である。

【符号の説明】

１１シフトレジスタ１２ラッチ回路１３比較部１４カウンタ１６ゲート部１７高電圧バッファ

Claims

【特許請求の範囲】

【請求項１】入力されたＭビットの画像データをＭ＝
Ｋ＋Ｌビットとなるように時分割的に転送すると共に、
第１のタイミングで転送された上記Ｋビットの画像デー
タをパルス幅変調し、その後の第２のタイミングで転送
された上記Ｌビットの画像データをパルス幅変調し、上
記第１、及び第２のタイミングでパルス幅変調された各
画素のＰＷＭ信号に対して所定のプリチャージ期間を付
加して各１水平期間毎に画像表示装置の駆動信号として
供給することを特徴とする表示装置の画像表示方法。
【請求項２】線順次方式でマトリックス状に配置され
ている画素を駆動する表示装置において、１水平ラインの画像データとして入力されるＭ（Ｍ＝Ｋ
＋Ｌ）ビットの階調画像データの中で、少なくとも下位
Ｌビットのデータを保持することができるラッチ手段
と、上記ラッチ手段に保持された画像データをパルス幅変調
するパルス幅変調手段と、上記パルス幅変調手段から出力されたＰＷＭ信号を表示
装置の駆動信号として供給する駆動回路と、１水平期間内の第１のタイミングで上記ラッチ手段で保
持された上位Ｋビットの画像データをパルス幅変調する
と共に、パルス幅変調された第１のＰＷＭ信号を上記駆
動回路に供給し、１水平期間の第２のタイミングで上記ラッチ手段に保持
された下位Ｌビットの画像データをパルス幅変調すると
共に、パルス幅変調された第２のＰＷＭ信号を上記駆動
回路に供給し、１水平期間毎に２重発光させる制御手段
と、を備えていることを特徴とする表示装置の駆動回路。
【請求項３】上記第１及び第２のＰＷＭ信号に対して
所定のプリチャージパルスが付加されていることを特徴
とする請求項２に記載の表示装置の駆動回路。
【請求項４】上記パルス幅変調された第１、及び第２
のＰＷＭ信号は、電界放出素子のカソード−ゲート間に
加えるようにしたことを特徴とする請求項２に記載の表
示装置の駆動回路。
【請求項５】上記第１のＰＷＭ信号による表示期間を
１Ｈ／（２^M-L ）、上記第２のＰＷＭ信号により表示期
間を１Ｈ／（２^M-K ）とすることを特徴とする請求項２
に記載の画像表示装置の駆動回路。