JP2008276027A - 画像表示装置 - Google Patents
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Abstract
【課題】階調数が増加しても表示駆動制御回路を小型且つ安価とすることができる画像表示方法およびその方法を実施するための画像表示装置を提供する。
【解決手段】入力端子の数に対応する階調数よりも多い階調を表す表示データDが上位ビットと下位ビットとに分割して入力端子に交互に供給され、多数の発光体のうちの所定の発光体22に繰り返し割り当てられる発光制御区間内に設定された第1区間において、上位ビットの表示データを入力端子に供給してその上位ビットに対応する相対的に粗い輝度階調で所定の発光体22を発光させ、さらに、発光制御区間内において第1区間よりも短く設定された第2区間において、下位ビットの表示データを入力端子に供給してその下位ビットに対応する相対的に細かな輝度階調でその所定の発光体22を発光させる。階調数が増加しても表示駆動制御回路30を小型且つ安価なものとすることができる。
【選択図】図3
【解決手段】入力端子の数に対応する階調数よりも多い階調を表す表示データDが上位ビットと下位ビットとに分割して入力端子に交互に供給され、多数の発光体のうちの所定の発光体22に繰り返し割り当てられる発光制御区間内に設定された第1区間において、上位ビットの表示データを入力端子に供給してその上位ビットに対応する相対的に粗い輝度階調で所定の発光体22を発光させ、さらに、発光制御区間内において第1区間よりも短く設定された第2区間において、下位ビットの表示データを入力端子に供給してその下位ビットに対応する相対的に細かな輝度階調でその所定の発光体22を発光させる。階調数が増加しても表示駆動制御回路30を小型且つ安価なものとすることができる。
【選択図】図3
Description
本発明は、蛍光表示管、PDP、LCD等の制御電極と発光点電極群がX−Yマトリックスを構成する表示装置において、輝度階調表示を行うための画像表示方法および画像表示装置に関するものである。
多数の画素をそれぞれ構成するために一面に多数配列された発光体と、その発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子およびその入力端子に対応する複数の並列信号処理回路を有して表示データが示す輝度階調に対応したパルス幅で発光体を駆動する表示駆動制御回路とを備え、その表示データが示す輝度階調を有する画像を蛍光表示管に表示させるパルス幅変調階調表示方法が知られている。たとえば、特許文献1に記載されたものがそれである。
特開2003−131621号公報
上記パルス幅変調階調表示方法によれば、重み付けした期間により1表示周期当たりのデータ転送回数が大幅に減少し、制御回路の負担が軽減されるなどの特徴がある。
ところで、上記従来のパルス幅変調階調表示方法に用いられる回路では、輝度階調を示す表示データを入力させるためにその表示データを構成するビット数に対応する数の入力端子と、それに続く複数の並列信号処理回路とを含む表示駆動制御回路が備えられている。しかしながら、表示データが示す輝度階調が増加してそのビット数が多くなるにしたがって、上記入力端子およびそれに続く複数の並列信号処理回路の数が比例的に増加することから、表示駆動制御回路の回路規模が大きくなるとともに、コストが高くなるという不都合があった。たとえば、8階調の表示データは3ビットで構成されるので、入力端子およびそれに続く複数の並列信号処理回路の数は3組あればよいのであるが、64階調の表示データとなると6ビットで構成されるので、入力端子およびそれに続く複数の並列信号処理回路は6組必要となり、表示駆動制御回路の規模が約2倍となる。
また、上記表示駆動制御回路が集積回路( IC) 化される場合、多品種に対応できないためにそれぞれの階調数に応じた品種のための表示駆動制御回路を集積回路化しなければならず、この点においても、コストが高くなるという不都合があった。
本発明は以上の事情を背景として為されたものであり、その目的とするところは、階調数が増加しても表示駆動制御回路を小型且つ安価とすることができる画像表示方法およびその方法を実施するための画像表示装置を提供することにある。
上記目的を達成するための請求項1に係る方法発明の要旨とするところは、多数の画素をそれぞれ構成するために一面に多数配列された発光体と、その発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子およびその入力端子に対応する複数の並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、その表示データが示す輝度階調を有する画像を表示する画像表示方法であって、(a) 前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを上位ビットおよび下位ビットに分割して前記入力端子に交互に供給し、(b) 前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第1区間において、前記表示データの上位ビットを前記入力端子に供給して該上位ビットに対応する相対的に粗い輝度階調で該所定の発光体を発光させ、(c) 前記発光制御区間内において前記第1区間よりも短く設定された第2区間において、前記表示データの下位ビットを前記入力端子に供給して該下位ビットに対応する相対的に細かな輝度階調で該所定の発光体を発光させることにある。
また、上記方法発明を好適に実施するための請求項2に係る装置発明の要旨とするところは、多数の画素をそれぞれ構成するために一面に多数配列された発光体と、該発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子および該入力端子に対応する複数の並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、該表示データが示す輝度階調を有する画像を表示する画像表示装置であって、(a) 前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを上位ビットおよび下位ビットに分割して前記入力端子に交互に供給する表示データ供給手段と、(b) 前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第1区間において、前記上位ビットの表示データを前記入力端子に供給して該上位ビットに対応する相対的に粗い輝度階調で該所定の発光体を発光させる第1区間発光制御手段と、(c) 前記発光制御区間内において前記第1区間よりも短く設定された第2区間において、前記下位ビットの表示データを前記入力端子に供給して該下位ビットに対応する相対的に細かな輝度階調で該所定の発光体を発光させる第1区間発光制御手段とを、含むことにある。
請求項1に係る発明、および請求項2に係る発明によれば、入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを上位ビットおよび下位ビットに分割して前記入力端子に交互に供給され、前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第1区間において、前記上位ビットの表示データを前記入力端子に供給して該上位ビットに対応する相対的に粗い輝度階調で該所定の発光体を発光させ、前記発光制御区間内において前記第1区間よりも短く設定された第2区間において、前記下位ビットの表示データを前記入力端子に供給して該下位ビットに対応する相対的に細かな輝度階調で該所定の発光体を発光させることから、上記表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路でよいので、階調数が増加しても表示駆動制御回路を小型且つ安価なものとすることができる。
ここで、好適には、(a) 前記第1区間発光制御手段は、前記第1区間内において時間経過とともに段階的に減少する値を表す第1GCP信号を前記入力端子に供給するものであり、(b) 前記第2区間発光制御手段は、前記第2区間内において時間経過とともに段階的に減少する値を表す第2GCP信号を前記入力端子に供給するものであり、(c) 前記表示駆動制御回路は、前記第1区間内において前記第1GCP信号と前記上位ビットとを比較して該上位ビットが示す値が上まわる間は比較信号を出力するとともに、前記第2区間において前記第2GCP信号と前記下位ビットとを比較して該下位ビットが示す値が上まわる間は比較信号を出力する発光パルス幅制御回路と、該発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を点灯させる駆動回路とを、備えるものである。このようにすれば、第1区間において比較信号が出力されてからその第1区間が終了するまでの間と、第2区間において比較信号が出力されてからその第2区間が終了するまでの間とが加えられた区間が、前記発光素子の点灯区間となるので、表示データが示す階調数の表示が得られる。
また、好適には、(a) 前記多数配列された発光体は、蛍光表示管の陽極上に設けられて該蛍光表示管のカソードから発生し且つ複数の制御グリッドのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、(b) 前記所定の発光体に割り当てられた発光制御区間は、前記制御グリッドのうち該所定の発光体を覆う制御グリッドに加速電圧が印加される区間であり、(c) 前記複数の制御グリッドに制御電圧パルスを順次且つ繰り返し印加して前記多数配列された発光体のうちの発光可能な発光体を順次選択するグリッド切換手段をさらに含むものである。このようにすれば、蛍光表示管の蛍光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。
また、好適には、前記グリッド切換手段は、前記第1区間とそれに続く第2区間とに対応する時間幅の1つの制御電圧パルスを前記複数の制御グリッドに順次且つ繰り返し印加するものである。このようにすれば、発光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。
また、好適には、前記グリッド切換手段は、前記第1区間に対応する時間幅の第1制御電圧パルスを前記複数の制御グリッドに順次印加し、それに続いて前記第2区間に対応する時間幅の第2制御電圧パルスを前記複数の制御グリッドに順次印加することを、繰り返し行うものである。このようにしても、発光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。
以下、本発明の一実施例の画像表示装置を図面を参照して詳細に説明する。
図1は、本発明の一実施例の画像表示装置10が、単純マトリックス駆動にて画像表示が行われる代表的な蛍光表示管12を備えた例を示している。図1において、蛍光表示管12は、画像表示器として機能するものであり、カソード電源14にトランスを介して接続された電子源である図示しないカソードと、複数本のグリッド用リード線16に接続された複数のグリッドGnと、複数本のアノード用リード線18に接続された複数のアノードとを、たとえば一対のガラス板がスペーサを介して結合されることにより構成された図示しない真空容器内に備えている。図2において、一対のガラス板の一方であるガラス基板20には、多数のアノード電極パターン上に形成された蛍光体層からなるドット状の多数の発光素子22が一面に配設されている。その発光素子22の上に所定の間隙を隔てた縦方向の複数のグリッドGnがガラス基板20に固着されており、それら複数のグリッドGnの上に所定の間隙を隔てたカソードが交差する方向に架設されている。上記ガラス基板20には、多数の発光素子22のうち、横方向に配列されたものの中で所定の間隔に位置するもの、たとえば図2のaに示す複数のものに接続されたアノード端子A1a、図2のbに示す複数のものに接続されたアノード端子A1b、図2のcに示す複数のものに接続されたアノード端子A1c等が、発光素子22の横一列毎に設けられている。制御電圧が印加されたグリッドGnの下に位置する発光素子22の中で加速( アノード) 電圧が印加されたものが発光するようになっている。上記画像表示器として機能する蛍光表示管12では、1つの発光素子22が1つの表示画素として機能している。
図1に戻って、表示制御装置26は、CPU、RAM、ROM、入出力I/Fを備えた所謂マイクロコンピュータから成る電子制御装置であり、RAMの一時記憶機能を利用しつつ予めROMに記憶されたプログラムに従って入力信号を処理し、表示制御サイクルの切換タイミングで僅かな区間の表示を禁止するためのBK(ブランキング)信号、表示データDが表す多段階の輝度階調に対応した発光時間( パルス幅)を形成するために時間経過に伴って「63」から「0」に向かって等間隔で7段階に減少する値を示すGCP( グレースケールコントロールパルス)信号、LAT(ラッチ)信号、複数のグリッドGnに予め設定された周波数且つ印加時間で制御( 加速) 電圧を順次且つ周期的に印加するグリッドスキャンを行うグリッド信号等を出力する。上記表示データDは、蛍光表示管12に表示させる画像が記憶される1フレームの画像メモリ内の1画素の輝度階調を示すデータであり、各発光素子22毎に時分割で供給される。
表示駆動制御回路30は、アノード端子A1a、A1b、A1c等毎にそれぞれ設けられるものであるが、図3では、アノード端子A1aに接続されたものを示している。図3において、表示駆動制御回路30は、64階調の輝度を発光素子22に表示させるためのものであり、電源電圧Vccをアノード端子A1aに印加するためにそのアノード端子A1aに接続されたドライバ( トランジスタ)32と、そのドライバ32を駆動制御するためのIC化された制御回路( ドライバIC)34とを備えている。
制御回路34は、64階調の輝度の発光を表す6ビットの表示データDが、その上位ビットb5 〜b3 と、その下位ビットb2 〜b0 が交互に入力される3つの第1入力端子36、第2入力端子38、第3入力端子40と、それら第1入力端子36、第2入力端子38、第3入力端子40にそれぞれ供給された信号をCLK(クロック)信号に応答して順次記憶するための第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46と、それら第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46の出力信号をLAT信号に応答して所定時間ラッチする第1ラッチ回路48、第2ラッチ回路50、第3ラッチ回路52と、GCP信号を3ビットパラレル信号に変換するGCPデコーダ54と、その3ビットパラレル信号に変換されたGCP信号と上記3つの第1ラッチ回路48、第2ラッチ回路50、第3ラッチ回路52からの3つのビット信号とを比較し、GCP信号の値がその3つのビット信号が示す値を下回っると比較出力をブランキング回路58に出力するパルス幅変調回路56とを備えている。ブランキング回路54は、BK(ブランキング)信号に応答してパルス幅変調回路52からドライバ32へ供給される信号を遮断し、その間はドライバ32を優先的にオフ状態とする。
図3において、タイミング制御手段60、グリッド制御手段62、表示データ供給手段64、発光制御手段66は、前述の表示制御装置26の制御機能の要部を説明するための各機能ブロックである。以下、各機能ブロックを図4のタイムチャートを用いて説明する。図4は、複数のグリッドGnに一通り順次グリッド電圧が印加される1表示サイクル内の、1縦列の発光素子22を発光させるために1単位( 1個または隣り合う2個のグリッドに制御電圧が印加される1つの発光制御区間において、上記各信号のタイミングや発光制御作動を示すタイムチャートを示している。この1つの発光制御区間内において、表示データDの上位ビットb5 〜b3 が表すパルス幅を形成するための上位スキャンが行われるための第1区間t3 乃至t10と、表示データDの下位ビットb2 〜b0 が表すパルス幅を形成するための下位スキャンが行われるための第1区間よりも短く設定された第2区間t12乃至t14とが設けられている。
タイミング制御手段60は、図4のタイムチャートに示すように、1つの発光制御区間毎に、BK信号、LAT信号、CLK信号を制御回路34へ出力するとともに、グリッド制御手段62、表示データ供給64、発光制御手段66に対してそれらの作動開始となるタイミング信号を供給する。
タイミング制御手段60は、グリッド切換毎に実行される所定の発光素子22の発光制御区間において、一定パルス幅の第1のBK信号を第1区間t3 乃至t10に先立つt1 時点で発生させ、第2のBK信号を第2区間t12乃至t14に先立つt10時点において発生させる。
前回の発光制御区間内の上記第1区間内では、表示データ供給手段64は、今回の発光制御区間内において所定の発光素子22の64階調の点灯輝度を示す6ビットの発光データDを、その上位ビットb5 〜b3 と下位ビットb2 〜b0 とに分割し、先ず上位ビットb5 〜b3 の信号を第1入力端子36、第2入力端子38、第3入力端子40にそれぞれ供給する。供給された上位ビットb5 〜b3 の信号は、CLK信号の供給に同期して第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46に記憶される。次いで、表示データ供給手段64は、残りの下位ビットb2 〜b0 の信号を第1入力端子36、第2入力端子38、第3入力端子40にそれぞれ供給する。供給された下位ビットb2 〜b0 の信号もCLK信号の供給に同期して第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46内に上記上位ビットb5 〜b3 の信号の次に記憶される。今回の発光制御区間内の上記第1区間内では、表示データ供給手段64は、同様にして、次の発光制御区間内で点灯させるための発光データDを分割し、その上位ビットb5 〜b3 の信号および下位ビットb2 〜b0 の信号を順次第1入力端子36、第2入力端子38、第3入力端子40にそれぞれ供給し、第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46内に順次記憶させる。
タイミング制御手段60は、上記第1のBK信号の発生中において第1のLAT信号を発生させ( t2 時点) 、上記第2のBK信号の発生中において第2のLAT信号を発生させる( t11時点) 。この第1のLAT信号の発生により、第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46内に記憶された発光データDの上位ビットb5 〜b3 が第1ラッチ回路48、第2ラッチ回路50、第3ラッチ回路52にラッチされ、それら第1ラッチ回路48、第2ラッチ回路50、第3ラッチ回路52により保持された発光データDの上位ビットb5 〜b3 が第2のLAT信号が供給されるまで発光パルス幅制御回路56に供給される。
タイミング制御手段60が第1のBK信号を立ち下げると( t3 時点) 、グリッド切換手段62は、次の発光制御区間が開始されるまで所定の発光素子22を点灯させるためのグリットGに制御電圧を印加する。同時に、発光制御手段66の第1区間発光制御手段68が、第1のGCP信号をパルス幅制御信号発生回路54へ供給し、そのパルス幅制御信号発生回路54から第1のGCP信号を3ビットの並列信号に変換させて発光パルス幅制御回路56に供給させる。この第1のGCP信号は、前記第1区間内を等分に7分割した時間毎に「56」、「48」、「40」、「32」、「24」、「16」、「8」、「0」という等減少幅で段階的に値を減少させる時間関数である。図4に示す例では、発光データDが示す階調は「37」であり上位ビットb5 〜b3 の信号は「1,0,0」および下位ビットb2 〜b0 の信号は「1,0,1」である場合を示しているので、時刻t6 に至ると、発光パルス幅制御回路56で比較される第1のGCP信号と発光データDの上位ビットb5 〜b3 との間では、上位ビットb5 〜b3 が第1のGCP信号を上まわって比較信号が出力され、その比較信号に同期してドライバ32が第2のBK信号が立ち上がるまでオン状態とされる。
タイミング制御手段60が第2のBK信号を立ち上げ( t10時点) 、その第2のBK信号の発生中において第2のLAT信号を発生させる( t11時点) と、この第2のLAT信号の発生により、第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46内に記憶された発光データDの下位ビットb2 〜b0 の信号が第1ラッチ回路48、第2ラッチ回路50、第3ラッチ回路52にラッチされ、それら第1ラッチ回路48、第2ラッチ回路50、第3ラッチ回路52により保持された発光データDの下位ビットb2 〜b0 の信号が次の発光制御区間の第1のLAT信号が供給されるまで発光パルス幅制御回路56に供給される。同時に、発光制御手段66の第2区発光制御手段70が、第2のGCP信号をパルス幅制御信号発生回路54へ供給し、そのパルス幅制御信号発生回路54から第2のGCP信号を3ビットの並列信号に変換させて発光パルス幅制御回路56に供給させる。この第2のGCP信号は、前記第2区間内を等分に7分割した時間毎に「7」、「6」、「5」、「4」、「3」、「2」、「1」、「0」という等減少幅で段階的に第1区間すなわち第1のGCP信号の長さの1/7の期間内で値を減少させる時間関数である。図4に示す例では、発光データDが示す階調は「37」でありその下位ビットb2 〜b0 の信号は「1,0,1」である場合を示しているので、時刻t13に至ると、発光パルス幅制御回路56で比較される第2のGCP信号と発光データDの下位ビットb2 〜b0 との間では、下位ビットb2 〜b0 が第2のGCP信号を上まわって比較信号が出力され、その比較信号に同期してドライバ32が第2区間が終了するまでオン状態とされる。
発光素子22には、上記第1区間のドライバ32のオン状態と第2区間のドライバ32のオン状態とに対応する発光パルスである駆動電圧が印加されるので、その発光素子22は上記発光データDが示す階調「37」に対応するデューティ比で駆動され、その発光データDが示す階調「37」に対応する輝度で発光させられる。
図5は、表示制御装置26の制御機能の要部を説明するためのフローチャートである。図5において、タイミング制御手段60に対応するステップS1( 以下、ステップを省略する) およびS2では、一定時間幅の第1のBK信号が出力されるとともに、その第1のBK信号の発生中に第1のLAT信号が出力される。次いで、グリッド切換手段62に対応するS3では、所定の発光素子22を発光させるためのグリッドに制御電圧が印加される。続いて、第1区間発光制御工程或いは前記第1区間発光制御素段68に対応するS4において、第1のGCP信号が出力され、前回の発光制御区間において第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46内に記憶された発光データDのうちの上位ビットb5 〜b3 が示すパルス幅のドライバ32の駆動パルス、発光パルスが得られるように上位スキャンが行われる。
次に、表示データ供給工程或いは前記表示データ供給手段64に対応するS5においては、次の発光制御区間において使用される表示データDが、上位ビットb5 〜b3 と下位ビットb2 〜b0 とに分割されて、第1入力端子36、第2入力端子38、第3入力端子40に交互に供給され、それら上位ビットb5 〜b3 と下位ビットb2 〜b0 とが第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46内に順次記憶されるようにする。
このようにして第1区間が終了すると、タイミング制御手段60に対応するステップS6およびS7では、一定時間幅の第2のBK信号が出力されるとともに、その第2のBK信号の発生中に第2のLAT信号が出力される。そして、第2区間発光制御工程或いは前記第2区間発光制御手段70に対応するS8では、第2のGCP信号が出力され、前回の発光制御区間において第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46内に記憶された発光データDのうちの下位ビットb2 〜b0 が示すパルス幅のドライバ32の駆動パルス、発光パルスが得られるように下位スキャンが行われる。
上述のように、本実施例によれば、入力端子36、38、40の数に対応する3ビットで表される階調数「8」よりも多い階調「64」を表す表示データDが上位ビットb5 〜b3 と下位ビットb2 〜b0 とに分割して第1入力端子36、第2入力端子38、第3入力端子40に交互に供給され、多数の発光素子のうちの所定の発光素子22に繰り返し割り当てられる発光制御区間内に設定された第1区間において、上位ビットb5 〜b3 の表示データを第1入力端子36、第2入力端子38、第3入力端子40に供給してその上位ビットb5 〜b3 に対応する相対的に粗い輝度階調で所定の発光素子22を発光させ、さらに、発光制御区間内において第1区間よりも短く設定された第2区間において、下位ビットb2 〜b0 の表示データを第1入力端子36、第2入力端子38、第3入力端子40に供給してその下位ビットb2 〜b0 に対応する相対的に細かな輝度階調でその所定の発光素子22を発光させることから、上記表示データDの階調数を示すビット数よりも少ない数の入力端子36、38、40およびそれに続く並列信号処理回路( 第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46、および第1ラッチ回路48、第2ラッチ回路50、第3ラッチ回路52)とを含む表示駆動制御回路30でよいので、階調数が増加しても表示駆動制御回路30を小型且つ安価なものとすることができる。
また、本実施例によれば、(a) 第1区間発光制御手段68は、第1区間内において時間経過とともに段階的に減少する値を表す第1のGCP信号を第1入力端子36、第2入力端子38、第3入力端子40に供給するものであり、(b) 第2区間発光制御手段70は、第2区間内において時間経過とともに段階的に減少する値を表す第2のGCP信号を第1入力端子36、第2入力端子38、第3入力端子40に供給するものであり、(c) 表示駆動制御回路30は、第1区間内において第1のGCP信号と上位ビットb5 〜b3 とを比較してその上位ビットb5 〜b3 が示す値が上まわる間は比較信号を出力するとともに、第2区間において第2のGCP信号と下位ビットb2 〜b0 とを比較してその下位ビットb2 〜b0 が示す値が上まわる間は比較信号を出力する発光パルス幅制御回路56と、その発光パルス幅制御回路56からの比較信号の出力に応答して発光素子22を点灯させる発光パルスを出力するドライバ( 駆動回路) 32とを、備えるものである。このため、第1区間において比較信号が出力されてからその第1区間が終了するまでの間と、第2区間において比較信号が出力されてからその第2区間が終了するまでの間とが加えられた区間が、発光素子22の点灯区間となるので、表示データDが示す階調数の表示が得られる。
また、本実施例によれば、(a) 多数配列された発光素子22は、蛍光表示管12の陽極上に設けられてその蛍光表示管12のカソードから発生し且つ複数の制御グリッドGnのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、(b) 所定の発光素子22に割り当てられた発光制御区間は、制御グリッドGnのうち所定の発光素子22を覆う制御グリッドGに加速電圧が印加される区間であり、(c) 複数の制御グリッドGnに制御電圧パルスを順次且つ繰り返し印加して多数配列された発光素子22のうちの発光可能な発光素子を順次選択するグリッド切換手段62をさらに含むものである。このため、蛍光表示管12の蛍光体が、表示データDの階調数を示すビット数よりも少ない数の第1入力端子36、第2入力端子38、第3入力端子40およびそれに続く並列信号処理回路( 第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46、および第1ラッチ回路48、第2ラッチ回路50、第3ラッチ回路52)とを含む表示駆動制御回路30を用いて、その表示データDの階調数で表示される。
また、本実施例によれば、グリッド切換手段62は、第1区間とそれに続く第2区間とに対応する時間幅の1つの制御電圧パルスを複数の制御グリッドGnに順次且つ繰り返し印加するものであることから、発光素子22が、表示データDの階調数を示すビット数よりも少ない数の第1入力端子36、第2入力端子38、第3入力端子40およびそれに続く並列信号処理回路( 第1シフトレジスタ42、第2シフトレジスタ44、第3シフトレジスタ46、および第1ラッチ回路48、第2ラッチ回路50、第3ラッチ回路52)とを含む表示駆動制御回路30を用いて、表示データDの階調数で表示される。
次に、本発明の他の実施例を説明する。なお、以下の説明において、前述の実施例と共通する部分には同一の符号を付して説明を省略する。
図6は、本発明の他の実施例の作動を説明するタイムチャートであって、図4に対応する図である。本実施例では、256階調を表す8ビットの表示データDが用いられ、その表示データDから2分割された上位ビットb7〜b4と下位ビットb3〜b0とが、表示駆動制御回路30に設けられた4つ入力端子へ交互に入力させられる。第2区間は第1区間の1/15の長さに設定されており、第1区間では、「240」〜「0」までの間で15段階で減少する第1のGCP信号が用いられ、第2区間では、「15」〜「0」までの間で15段階で減少する第2のGCP信号が用いられる。本実施例によれば、4つ入力端子およびそれに続く4系統の信号処理回路( 4つのシフトレジスタ、4つのラッチ回路)とを含む表示駆動制御回路30を用いて、表示データDが示す256階調で発光素子22が表示される。
図7は、本発明の他の実施例の作動を説明するタイムチャートであって、図4に対応する図である。本実施例では、64階調を表す6ビットの表示データDが用いられ、その表示データDから2分割された上位2ビットb5〜b4と下位4ビットb3〜b0とが、表示駆動制御回路30に設けられた4つ入力端子へ交互に入力させられる。第2区間は第1区間の1/3の長さに設定されており、第1区間では、「48」〜「0」へ3段階で減少する第1のGCP信号が用いられ、第2区間では、「15」〜「0」までの間で15段階で減少する第2のGCP信号が用いられる。本実施例によれば、4つ入力端子およびそれに続く4系統の信号処理回路( 4つのシフトレジスタ、4つのラッチ回路)とを含む表示駆動制御回路30を用いて、表示データDが示す64階調で発光素子22が表示される。
図8は、本発明の他の実施例の作動を説明するタイムチャートであって、図4に対応する図である。本実施例では、32階調を表す5ビットの表示データDが用いられ、その表示データDから2分割された上位1ビットb4と下位4ビットb3〜b0とが、表示駆動制御回路30に設けられた4つ入力端子へ交互に入力させられる。第2区間は第1区間よりも少し短く設定されており、第1区間では、「16」〜「0」へ1段階で減少する第1のGCP信号が用いられ、第2区間では、「15」〜「0」までの間で15段階で減少する第2のGCP信号が用いられる。本実施例によれば、4つ入力端子およびそれに続く4系統の信号処理回路( 4つのシフトレジスタ、4つのラッチ回路)とを含む表示駆動制御回路30を用いて、表示データDが示す32階調で発光素子22が表示される。
図9は、本発明の他の実施例の作動を説明するタイムチャートであって、図4に対応する図である。本実施例では、64階調を表す6ビットの表示データDが用いられ、その表示データDから3分割された上位2ビットb5〜b4と中位ビットb3〜b2と下位4ビットb1〜b0とが、表示駆動制御回路30に設けられた2つ入力端子へ交互に入力させられる。第2区間は第1区間の1/3の長さに設定され、第3区間は第2区間の1/3の長さに設定されており、1つの発光素子22に対する1つの発光制御区間は、それら第1区間、第2区間、第3区間で構成される。第1区間では「48」〜「0」へ3段階で減少する第1のGCP信号が用いられ、第2区間では「12」〜「0」までの間で3段階で減少する第2のGCP信号が用いられ、第3区間では「3」〜「0」までの間で3段階で減少する第3のGCP信号が用いられる。本実施例によれば、2つ入力端子およびそれに続く2系統の信号処理回路( 2つのシフトレジスタ、2つのラッチ回路)とを含む表示駆動制御回路30を用いて、表示データDが示す64階調で発光素子22が表示される。
以上、本発明を図面を参照して詳細に説明したが、本発明はの他の態様でも実施できる。
たとえば、前述の実施例では、1回のグリッドスキャン内において所定の発光素子22を発光させるための1単位のグリッドに制御電圧が印加される発光制御区間において、表示データDの上位ビットが示す階調に対応する発光パルスを発生させる上位スキャンを行う第1区間と、表示データDの下位ビットが示す階調に対応する発光パルスを発生させる下位スキャンを行う第2区間とが設けられていたが、上位スキャンを行う第1区間が1画面分実行された後、下位スキャンを行う第2区間が1画面分実行されるようにしてもよい。
また、前述の実施例では、蛍光表示管12が画像表示器として画像表示装置10に備えられた例が示されていたが、基板の一面に多数のLEDチップが配列されてそれらが単純マトリックス駆動で画像表示されるLED画像表示装置であってもよい。また、画像表示器として、単純マトリックス駆動で画像表示されるLCD画像表示装置であってもよい。
なお、上述したのはあくまでも本発明の一実施例であり、本発明はその主旨を逸脱しない範囲で種々変更を加え得るものである。
10:画像表示
12:蛍光表示管( 画像表示器)
22:発光体
30:表示駆動制御回路
36:第1入力端子、38:第2入力端子、40:第3入力端子( 入力端子)
42:第1シフトレジスタ( 並列信号処理回路)
44:第2シフトレジスタ( 並列信号処理回路)
46:第3シフトレジスタ( 並列信号処理回路)
48:第1ラッチ回路( 並列信号処理回路)
50:第2ラッチ回路( 並列信号処理回路)
52:第3ラッチ回路( 並列信号処理回路)
60:タイミング制御手段
62:グリッド切換手段
64:表示データ供給手段
68:第1区間発光制御手段
70:第2区間発光制御手段
12:蛍光表示管( 画像表示器)
22:発光体
30:表示駆動制御回路
36:第1入力端子、38:第2入力端子、40:第3入力端子( 入力端子)
42:第1シフトレジスタ( 並列信号処理回路)
44:第2シフトレジスタ( 並列信号処理回路)
46:第3シフトレジスタ( 並列信号処理回路)
48:第1ラッチ回路( 並列信号処理回路)
50:第2ラッチ回路( 並列信号処理回路)
52:第3ラッチ回路( 並列信号処理回路)
60:タイミング制御手段
62:グリッド切換手段
64:表示データ供給手段
68:第1区間発光制御手段
70:第2区間発光制御手段
Claims (6)
- 多数の画素をそれぞれ構成するために一面に多数配列された発光体と、該発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子および該入力端子に対応する複数の並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、該表示データが示す輝度階調を有する画像を表示する画像表示方法であって、
前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを上位ビットおよび下位ビットに分割して前記入力端子に交互に供給し、
前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第1区間において、前記表示データの上位ビットを前記入力端子に供給して該上位ビットに対応する相対的に粗い輝度階調で該所定の発光体を発光させ、
前記発光制御区間内において前記第1区間よりも短く設定された第2区間において、前記表示データの下位ビットを前記入力端子に供給して該下位ビットに対応する相対的に細かな輝度階調で該所定の発光体を発光させることを特徴とする画像表示装置。 - 多数の画素をそれぞれ構成するために一面に多数配列された発光体と、該発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子および該入力端子に対応する複数の並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、該表示データが示す輝度階調を有する画像を表示する画像表示装置であって、
前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを上位ビットおよび下位ビットに分割して前記入力端子に交互に供給する表示データ供給手段と、
前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第1区間において、前記上位ビットの表示データを前記入力端子に供給して該上位ビットに対応する相対的に粗い輝度階調で該所定の発光体を発光させる第1区間発光制御手段と、
前記発光制御区間内において前記第1区間よりも短く設定された第2区間において、前記下位ビットの表示データを前記入力端子に供給して該下位ビットに対応する相対的に細かな輝度階調で該所定の発光体を発光させる第1区間発光制御手段と
を、含むことを特徴とする画像表示装置。 - 前記第1区間発光制御手段は、前記第1区間内において時間経過とともに段階的に減少する値を表す第1GCP信号を前記入力端子に供給するものであり、
前記第2区間発光制御手段は、前記第2区間内において時間経過とともに段階的に減少する値を表す第2GCP信号を前記入力端子に供給するものであり、
前記表示駆動制御回路は、前記第1区間内において前記第1GCP信号と前記上位ビットとを比較して該上位ビットが示す値が上まわる間は比較信号を出力するとともに、前記第2区間において前記第2GCP信号と前記下位ビットとを比較して該下位ビットが示す値が上まわる間は比較信号を出力する発光パルス幅制御回路と、該発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を点灯させる駆動回路とを、備える
ことを特徴とする請求項2の画像表示装置。 - 前記多数配列された発光体は、蛍光表示管の陽極上に設けられて該蛍光表示管のカソードから発生し且つ複数の制御グリッドのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、
前記所定の発光体に割り当てられた発光制御区間は、前記制御グリッドのうち該所定の発光体を覆う制御グリッドに加速電圧が印加される区間であり、
前記複数の制御グリッドに制御電圧パルスを順次且つ繰り返し印加して前記多数配列された発光体のうちの発光可能な発光体を順次選択するグリッド切換手段を、さらに含むことを特徴とする請求項2または3の画像表示装置。 - 前記グリッド切換手段は、前記第1区間とそれに続く第2区間とに対応する時間幅の1つの制御電圧パルスを前記複数の制御グリッドに順次且つ繰り返し印加するものであることを特徴とする請求項4の画像表示装置。
- 前記グリッド切換手段は、前記第1区間に対応する時間幅の第1制御電圧パルスを前記複数の制御グリッドに順次印加し、それに続いて前記第2区間に対応する時間幅の第2制御電圧パルスを前記複数の制御グリッドに順次印加することを、繰り返し行うものであることを特徴とする請求項4の画像表示装置。
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- 2007-05-01 JP JP2007121320A patent/JP2008276027A/ja active Pending
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