JP2008276027A

JP2008276027A - 画像表示装置

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Publication number: JP2008276027A
Application number: JP2007121320A
Authority: JP
Inventors: Noboru Murata; 昇村田; Toru Kohama; 徹小濱
Original assignee: Noritake Co Ltd; Noritake Itron Corp
Current assignee: Noritake Co Ltd; Noritake Itron Corp
Priority date: 2007-05-01
Filing date: 2007-05-01
Publication date: 2008-11-13

Abstract

【課題】階調数が増加しても表示駆動制御回路を小型且つ安価とすることができる画像表示方法およびその方法を実施するための画像表示装置を提供する。
【解決手段】入力端子の数に対応する階調数よりも多い階調を表す表示データＤが上位ビットと下位ビットとに分割して入力端子に交互に供給され、多数の発光体のうちの所定の発光体２２に繰り返し割り当てられる発光制御区間内に設定された第１区間において、上位ビットの表示データを入力端子に供給してその上位ビットに対応する相対的に粗い輝度階調で所定の発光体２２を発光させ、さらに、発光制御区間内において第１区間よりも短く設定された第２区間において、下位ビットの表示データを入力端子に供給してその下位ビットに対応する相対的に細かな輝度階調でその所定の発光体２２を発光させる。階調数が増加しても表示駆動制御回路３０を小型且つ安価なものとすることができる。
【選択図】図３

Description

本発明は、蛍光表示管、ＰＤＰ、ＬＣＤ等の制御電極と発光点電極群がＸ−Ｙマトリックスを構成する表示装置において、輝度階調表示を行うための画像表示方法および画像表示装置に関するものである。

多数の画素をそれぞれ構成するために一面に多数配列された発光体と、その発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子およびその入力端子に対応する複数の並列信号処理回路を有して表示データが示す輝度階調に対応したパルス幅で発光体を駆動する表示駆動制御回路とを備え、その表示データが示す輝度階調を有する画像を蛍光表示管に表示させるパルス幅変調階調表示方法が知られている。たとえば、特許文献１に記載されたものがそれである。
特開２００３−１３１６２１号公報

上記パルス幅変調階調表示方法によれば、重み付けした期間により１表示周期当たりのデータ転送回数が大幅に減少し、制御回路の負担が軽減されるなどの特徴がある。

ところで、上記従来のパルス幅変調階調表示方法に用いられる回路では、輝度階調を示す表示データを入力させるためにその表示データを構成するビット数に対応する数の入力端子と、それに続く複数の並列信号処理回路とを含む表示駆動制御回路が備えられている。しかしながら、表示データが示す輝度階調が増加してそのビット数が多くなるにしたがって、上記入力端子およびそれに続く複数の並列信号処理回路の数が比例的に増加することから、表示駆動制御回路の回路規模が大きくなるとともに、コストが高くなるという不都合があった。たとえば、８階調の表示データは３ビットで構成されるので、入力端子およびそれに続く複数の並列信号処理回路の数は３組あればよいのであるが、６４階調の表示データとなると６ビットで構成されるので、入力端子およびそれに続く複数の並列信号処理回路は６組必要となり、表示駆動制御回路の規模が約２倍となる。

また、上記表示駆動制御回路が集積回路( ＩＣ) 化される場合、多品種に対応できないためにそれぞれの階調数に応じた品種のための表示駆動制御回路を集積回路化しなければならず、この点においても、コストが高くなるという不都合があった。

本発明は以上の事情を背景として為されたものであり、その目的とするところは、階調数が増加しても表示駆動制御回路を小型且つ安価とすることができる画像表示方法およびその方法を実施するための画像表示装置を提供することにある。

上記目的を達成するための請求項１に係る方法発明の要旨とするところは、多数の画素をそれぞれ構成するために一面に多数配列された発光体と、その発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子およびその入力端子に対応する複数の並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、その表示データが示す輝度階調を有する画像を表示する画像表示方法であって、(a) 前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを上位ビットおよび下位ビットに分割して前記入力端子に交互に供給し、(b) 前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記表示データの上位ビットを前記入力端子に供給して該上位ビットに対応する相対的に粗い輝度階調で該所定の発光体を発光させ、(c) 前記発光制御区間内において前記第１区間よりも短く設定された第２区間において、前記表示データの下位ビットを前記入力端子に供給して該下位ビットに対応する相対的に細かな輝度階調で該所定の発光体を発光させることにある。

また、上記方法発明を好適に実施するための請求項２に係る装置発明の要旨とするところは、多数の画素をそれぞれ構成するために一面に多数配列された発光体と、該発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子および該入力端子に対応する複数の並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、該表示データが示す輝度階調を有する画像を表示する画像表示装置であって、(a) 前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを上位ビットおよび下位ビットに分割して前記入力端子に交互に供給する表示データ供給手段と、(b) 前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記上位ビットの表示データを前記入力端子に供給して該上位ビットに対応する相対的に粗い輝度階調で該所定の発光体を発光させる第１区間発光制御手段と、(c) 前記発光制御区間内において前記第１区間よりも短く設定された第２区間において、前記下位ビットの表示データを前記入力端子に供給して該下位ビットに対応する相対的に細かな輝度階調で該所定の発光体を発光させる第１区間発光制御手段とを、含むことにある。

請求項１に係る発明、および請求項２に係る発明によれば、入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを上位ビットおよび下位ビットに分割して前記入力端子に交互に供給され、前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記上位ビットの表示データを前記入力端子に供給して該上位ビットに対応する相対的に粗い輝度階調で該所定の発光体を発光させ、前記発光制御区間内において前記第１区間よりも短く設定された第２区間において、前記下位ビットの表示データを前記入力端子に供給して該下位ビットに対応する相対的に細かな輝度階調で該所定の発光体を発光させることから、上記表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路でよいので、階調数が増加しても表示駆動制御回路を小型且つ安価なものとすることができる。

ここで、好適には、(a) 前記第１区間発光制御手段は、前記第１区間内において時間経過とともに段階的に減少する値を表す第１ＧＣＰ信号を前記入力端子に供給するものであり、(b) 前記第２区間発光制御手段は、前記第２区間内において時間経過とともに段階的に減少する値を表す第２ＧＣＰ信号を前記入力端子に供給するものであり、(c) 前記表示駆動制御回路は、前記第１区間内において前記第１ＧＣＰ信号と前記上位ビットとを比較して該上位ビットが示す値が上まわる間は比較信号を出力するとともに、前記第２区間において前記第２ＧＣＰ信号と前記下位ビットとを比較して該下位ビットが示す値が上まわる間は比較信号を出力する発光パルス幅制御回路と、該発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を点灯させる駆動回路とを、備えるものである。このようにすれば、第１区間において比較信号が出力されてからその第１区間が終了するまでの間と、第２区間において比較信号が出力されてからその第２区間が終了するまでの間とが加えられた区間が、前記発光素子の点灯区間となるので、表示データが示す階調数の表示が得られる。

また、好適には、(a) 前記多数配列された発光体は、蛍光表示管の陽極上に設けられて該蛍光表示管のカソードから発生し且つ複数の制御グリッドのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、(b) 前記所定の発光体に割り当てられた発光制御区間は、前記制御グリッドのうち該所定の発光体を覆う制御グリッドに加速電圧が印加される区間であり、(c) 前記複数の制御グリッドに制御電圧パルスを順次且つ繰り返し印加して前記多数配列された発光体のうちの発光可能な発光体を順次選択するグリッド切換手段をさらに含むものである。このようにすれば、蛍光表示管の蛍光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。

また、好適には、前記グリッド切換手段は、前記第１区間とそれに続く第２区間とに対応する時間幅の１つの制御電圧パルスを前記複数の制御グリッドに順次且つ繰り返し印加するものである。このようにすれば、発光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。

また、好適には、前記グリッド切換手段は、前記第１区間に対応する時間幅の第１制御電圧パルスを前記複数の制御グリッドに順次印加し、それに続いて前記第２区間に対応する時間幅の第２制御電圧パルスを前記複数の制御グリッドに順次印加することを、繰り返し行うものである。このようにしても、発光体が、表示データの階調数を示すビット数よりも少ない数の入力端子およびそれに続く信号処理回路とを含む表示駆動制御回路を用いて、その表示データの階調数で表示される。

以下、本発明の一実施例の画像表示装置を図面を参照して詳細に説明する。

図１は、本発明の一実施例の画像表示装置１０が、単純マトリックス駆動にて画像表示が行われる代表的な蛍光表示管１２を備えた例を示している。図１において、蛍光表示管１２は、画像表示器として機能するものであり、カソード電源１４にトランスを介して接続された電子源である図示しないカソードと、複数本のグリッド用リード線１６に接続された複数のグリッドＧｎと、複数本のアノード用リード線１８に接続された複数のアノードとを、たとえば一対のガラス板がスペーサを介して結合されることにより構成された図示しない真空容器内に備えている。図２において、一対のガラス板の一方であるガラス基板２０には、多数のアノード電極パターン上に形成された蛍光体層からなるドット状の多数の発光素子２２が一面に配設されている。その発光素子２２の上に所定の間隙を隔てた縦方向の複数のグリッドＧｎがガラス基板２０に固着されており、それら複数のグリッドＧｎの上に所定の間隙を隔てたカソードが交差する方向に架設されている。上記ガラス基板２０には、多数の発光素子２２のうち、横方向に配列されたものの中で所定の間隔に位置するもの、たとえば図２のａに示す複数のものに接続されたアノード端子Ａ1a、図２のｂに示す複数のものに接続されたアノード端子Ａ1b、図２のｃに示す複数のものに接続されたアノード端子Ａ1c等が、発光素子２２の横一列毎に設けられている。制御電圧が印加されたグリッドＧｎの下に位置する発光素子２２の中で加速( アノード) 電圧が印加されたものが発光するようになっている。上記画像表示器として機能する蛍光表示管１２では、１つの発光素子２２が１つの表示画素として機能している。

図１に戻って、表示制御装置２６は、ＣＰＵ、ＲＡＭ、ＲＯＭ、入出力Ｉ／Ｆを備えた所謂マイクロコンピュータから成る電子制御装置であり、ＲＡＭの一時記憶機能を利用しつつ予めＲＯＭに記憶されたプログラムに従って入力信号を処理し、表示制御サイクルの切換タイミングで僅かな区間の表示を禁止するためのＢＫ（ブランキング）信号、表示データＤが表す多段階の輝度階調に対応した発光時間( パルス幅）を形成するために時間経過に伴って「６３」から「０」に向かって等間隔で７段階に減少する値を示すＧＣＰ( グレースケールコントロールパルス）信号、ＬＡＴ（ラッチ）信号、複数のグリッドＧｎに予め設定された周波数且つ印加時間で制御( 加速) 電圧を順次且つ周期的に印加するグリッドスキャンを行うグリッド信号等を出力する。上記表示データＤは、蛍光表示管１２に表示させる画像が記憶される１フレームの画像メモリ内の１画素の輝度階調を示すデータであり、各発光素子２２毎に時分割で供給される。

表示駆動制御回路３０は、アノード端子Ａ1a、Ａ1b、Ａ1c等毎にそれぞれ設けられるものであるが、図３では、アノード端子Ａ1aに接続されたものを示している。図３において、表示駆動制御回路３０は、６４階調の輝度を発光素子２２に表示させるためのものであり、電源電圧Ｖccをアノード端子Ａ1aに印加するためにそのアノード端子Ａ1aに接続されたドライバ( トランジスタ）３２と、そのドライバ３２を駆動制御するためのＩＣ化された制御回路( ドライバＩＣ）３４とを備えている。

制御回路３４は、６４階調の輝度の発光を表す６ビットの表示データＤが、その上位ビットｂ5 〜ｂ3 と、その下位ビットｂ2 〜ｂ0 が交互に入力される３つの第１入力端子３６、第２入力端子３８、第３入力端子４０と、それら第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ供給された信号をＣＬＫ（クロック）信号に応答して順次記憶するための第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６と、それら第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６の出力信号をＬＡＴ信号に応答して所定時間ラッチする第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２と、ＧＣＰ信号を３ビットパラレル信号に変換するＧＣＰデコーダ５４と、その３ビットパラレル信号に変換されたＧＣＰ信号と上記３つの第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２からの３つのビット信号とを比較し、ＧＣＰ信号の値がその３つのビット信号が示す値を下回っると比較出力をブランキング回路５８に出力するパルス幅変調回路５６とを備えている。ブランキング回路５４は、ＢＫ（ブランキング）信号に応答してパルス幅変調回路５２からドライバ３２へ供給される信号を遮断し、その間はドライバ３２を優先的にオフ状態とする。

図３において、タイミング制御手段６０、グリッド制御手段６２、表示データ供給手段６４、発光制御手段６６は、前述の表示制御装置２６の制御機能の要部を説明するための各機能ブロックである。以下、各機能ブロックを図４のタイムチャートを用いて説明する。図４は、複数のグリッドＧｎに一通り順次グリッド電圧が印加される１表示サイクル内の、１縦列の発光素子２２を発光させるために１単位( １個または隣り合う２個のグリッドに制御電圧が印加される１つの発光制御区間において、上記各信号のタイミングや発光制御作動を示すタイムチャートを示している。この１つの発光制御区間内において、表示データＤの上位ビットｂ5 〜ｂ3 が表すパルス幅を形成するための上位スキャンが行われるための第１区間ｔ₃乃至ｔ₁₀と、表示データＤの下位ビットｂ2 〜ｂ0 が表すパルス幅を形成するための下位スキャンが行われるための第１区間よりも短く設定された第２区間ｔ₁₂乃至ｔ₁₄とが設けられている。

タイミング制御手段６０は、図４のタイムチャートに示すように、１つの発光制御区間毎に、ＢＫ信号、ＬＡＴ信号、ＣＬＫ信号を制御回路３４へ出力するとともに、グリッド制御手段６２、表示データ供給６４、発光制御手段６６に対してそれらの作動開始となるタイミング信号を供給する。

タイミング制御手段６０は、グリッド切換毎に実行される所定の発光素子２２の発光制御区間において、一定パルス幅の第１のＢＫ信号を第１区間ｔ₃乃至ｔ₁₀に先立つｔ₁時点で発生させ、第２のＢＫ信号を第２区間ｔ₁₂乃至ｔ₁₄に先立つｔ₁₀時点において発生させる。

前回の発光制御区間内の上記第１区間内では、表示データ供給手段６４は、今回の発光制御区間内において所定の発光素子２２の６４階調の点灯輝度を示す６ビットの発光データＤを、その上位ビットｂ5 〜ｂ3 と下位ビットｂ2 〜ｂ0 とに分割し、先ず上位ビットｂ5 〜ｂ3 の信号を第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ供給する。供給された上位ビットｂ5 〜ｂ3 の信号は、ＣＬＫ信号の供給に同期して第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６に記憶される。次いで、表示データ供給手段６４は、残りの下位ビットｂ2 〜ｂ0 の信号を第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ供給する。供給された下位ビットｂ2 〜ｂ0 の信号もＣＬＫ信号の供給に同期して第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に上記上位ビットｂ5 〜ｂ3 の信号の次に記憶される。今回の発光制御区間内の上記第１区間内では、表示データ供給手段６４は、同様にして、次の発光制御区間内で点灯させるための発光データＤを分割し、その上位ビットｂ5 〜ｂ3 の信号および下位ビットｂ2 〜ｂ0 の信号を順次第１入力端子３６、第２入力端子３８、第３入力端子４０にそれぞれ供給し、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に順次記憶させる。

タイミング制御手段６０は、上記第１のＢＫ信号の発生中において第１のＬＡＴ信号を発生させ( ｔ₂時点) 、上記第２のＢＫ信号の発生中において第２のＬＡＴ信号を発生させる( ｔ₁₁時点) 。この第１のＬＡＴ信号の発生により、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤの上位ビットｂ5 〜ｂ3 が第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２にラッチされ、それら第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２により保持された発光データＤの上位ビットｂ5 〜ｂ3 が第２のＬＡＴ信号が供給されるまで発光パルス幅制御回路５６に供給される。

タイミング制御手段６０が第１のＢＫ信号を立ち下げると( ｔ₃時点) 、グリッド切換手段６２は、次の発光制御区間が開始されるまで所定の発光素子２２を点灯させるためのグリットＧに制御電圧を印加する。同時に、発光制御手段６６の第１区間発光制御手段６８が、第１のＧＣＰ信号をパルス幅制御信号発生回路５４へ供給し、そのパルス幅制御信号発生回路５４から第１のＧＣＰ信号を３ビットの並列信号に変換させて発光パルス幅制御回路５６に供給させる。この第１のＧＣＰ信号は、前記第１区間内を等分に７分割した時間毎に「５６」、「４８」、「４０」、「３２」、「２４」、「１６」、「８」、「０」という等減少幅で段階的に値を減少させる時間関数である。図４に示す例では、発光データＤが示す階調は「３７」であり上位ビットｂ5 〜ｂ3 の信号は「１，０，０」および下位ビットｂ2 〜ｂ0 の信号は「１，０，１」である場合を示しているので、時刻ｔ₆に至ると、発光パルス幅制御回路５６で比較される第１のＧＣＰ信号と発光データＤの上位ビットｂ5 〜ｂ3 との間では、上位ビットｂ5 〜ｂ3 が第１のＧＣＰ信号を上まわって比較信号が出力され、その比較信号に同期してドライバ３２が第２のＢＫ信号が立ち上がるまでオン状態とされる。

タイミング制御手段６０が第２のＢＫ信号を立ち上げ( ｔ₁₀時点) 、その第２のＢＫ信号の発生中において第２のＬＡＴ信号を発生させる( ｔ₁₁時点) と、この第２のＬＡＴ信号の発生により、第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤの下位ビットｂ2 〜ｂ0 の信号が第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２にラッチされ、それら第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２により保持された発光データＤの下位ビットｂ2 〜ｂ0 の信号が次の発光制御区間の第１のＬＡＴ信号が供給されるまで発光パルス幅制御回路５６に供給される。同時に、発光制御手段６６の第２区発光制御手段７０が、第２のＧＣＰ信号をパルス幅制御信号発生回路５４へ供給し、そのパルス幅制御信号発生回路５４から第２のＧＣＰ信号を３ビットの並列信号に変換させて発光パルス幅制御回路５６に供給させる。この第２のＧＣＰ信号は、前記第２区間内を等分に７分割した時間毎に「７」、「６」、「５」、「４」、「３」、「２」、「１」、「０」という等減少幅で段階的に第１区間すなわち第１のＧＣＰ信号の長さの１／７の期間内で値を減少させる時間関数である。図４に示す例では、発光データＤが示す階調は「３７」でありその下位ビットｂ2 〜ｂ0 の信号は「１，０，１」である場合を示しているので、時刻ｔ₁₃に至ると、発光パルス幅制御回路５６で比較される第２のＧＣＰ信号と発光データＤの下位ビットｂ2 〜ｂ0 との間では、下位ビットｂ2 〜ｂ0 が第２のＧＣＰ信号を上まわって比較信号が出力され、その比較信号に同期してドライバ３２が第２区間が終了するまでオン状態とされる。

発光素子２２には、上記第１区間のドライバ３２のオン状態と第２区間のドライバ３２のオン状態とに対応する発光パルスである駆動電圧が印加されるので、その発光素子２２は上記発光データＤが示す階調「３７」に対応するデューティ比で駆動され、その発光データＤが示す階調「３７」に対応する輝度で発光させられる。

図５は、表示制御装置２６の制御機能の要部を説明するためのフローチャートである。図５において、タイミング制御手段６０に対応するステップＳ１( 以下、ステップを省略する) およびＳ２では、一定時間幅の第１のＢＫ信号が出力されるとともに、その第１のＢＫ信号の発生中に第１のＬＡＴ信号が出力される。次いで、グリッド切換手段６２に対応するＳ３では、所定の発光素子２２を発光させるためのグリッドに制御電圧が印加される。続いて、第１区間発光制御工程或いは前記第１区間発光制御素段６８に対応するＳ４において、第１のＧＣＰ信号が出力され、前回の発光制御区間において第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤのうちの上位ビットｂ5 〜ｂ3 が示すパルス幅のドライバ３２の駆動パルス、発光パルスが得られるように上位スキャンが行われる。

次に、表示データ供給工程或いは前記表示データ供給手段６４に対応するＳ５においては、次の発光制御区間において使用される表示データＤが、上位ビットｂ5 〜ｂ3 と下位ビットｂ2 〜ｂ0 とに分割されて、第１入力端子３６、第２入力端子３８、第３入力端子４０に交互に供給され、それら上位ビットｂ5 〜ｂ3 と下位ビットｂ2 〜ｂ0 とが第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に順次記憶されるようにする。

このようにして第１区間が終了すると、タイミング制御手段６０に対応するステップＳ６およびＳ７では、一定時間幅の第２のＢＫ信号が出力されるとともに、その第２のＢＫ信号の発生中に第２のＬＡＴ信号が出力される。そして、第２区間発光制御工程或いは前記第２区間発光制御手段７０に対応するＳ８では、第２のＧＣＰ信号が出力され、前回の発光制御区間において第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６内に記憶された発光データＤのうちの下位ビットｂ2 〜ｂ0 が示すパルス幅のドライバ３２の駆動パルス、発光パルスが得られるように下位スキャンが行われる。

上述のように、本実施例によれば、入力端子３６、３８、４０の数に対応する３ビットで表される階調数「８」よりも多い階調「６４」を表す表示データＤが上位ビットｂ5 〜ｂ3 と下位ビットｂ2 〜ｂ0 とに分割して第１入力端子３６、第２入力端子３８、第３入力端子４０に交互に供給され、多数の発光素子のうちの所定の発光素子２２に繰り返し割り当てられる発光制御区間内に設定された第１区間において、上位ビットｂ5 〜ｂ3 の表示データを第１入力端子３６、第２入力端子３８、第３入力端子４０に供給してその上位ビットｂ5 〜ｂ3 に対応する相対的に粗い輝度階調で所定の発光素子２２を発光させ、さらに、発光制御区間内において第１区間よりも短く設定された第２区間において、下位ビットｂ2 〜ｂ0 の表示データを第１入力端子３６、第２入力端子３８、第３入力端子４０に供給してその下位ビットｂ2 〜ｂ0 に対応する相対的に細かな輝度階調でその所定の発光素子２２を発光させることから、上記表示データＤの階調数を示すビット数よりも少ない数の入力端子３６、３８、４０およびそれに続く並列信号処理回路( 第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６、および第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２）とを含む表示駆動制御回路３０でよいので、階調数が増加しても表示駆動制御回路３０を小型且つ安価なものとすることができる。

また、本実施例によれば、(a) 第１区間発光制御手段６８は、第１区間内において時間経過とともに段階的に減少する値を表す第１のＧＣＰ信号を第１入力端子３６、第２入力端子３８、第３入力端子４０に供給するものであり、(b) 第２区間発光制御手段７０は、第２区間内において時間経過とともに段階的に減少する値を表す第２のＧＣＰ信号を第１入力端子３６、第２入力端子３８、第３入力端子４０に供給するものであり、(c) 表示駆動制御回路３０は、第１区間内において第１のＧＣＰ信号と上位ビットｂ5 〜ｂ3 とを比較してその上位ビットｂ5 〜ｂ3 が示す値が上まわる間は比較信号を出力するとともに、第２区間において第２のＧＣＰ信号と下位ビットｂ2 〜ｂ0 とを比較してその下位ビットｂ2 〜ｂ0 が示す値が上まわる間は比較信号を出力する発光パルス幅制御回路５６と、その発光パルス幅制御回路５６からの比較信号の出力に応答して発光素子２２を点灯させる発光パルスを出力するドライバ( 駆動回路) ３２とを、備えるものである。このため、第１区間において比較信号が出力されてからその第１区間が終了するまでの間と、第２区間において比較信号が出力されてからその第２区間が終了するまでの間とが加えられた区間が、発光素子２２の点灯区間となるので、表示データＤが示す階調数の表示が得られる。

また、本実施例によれば、(a) 多数配列された発光素子２２は、蛍光表示管１２の陽極上に設けられてその蛍光表示管１２のカソードから発生し且つ複数の制御グリッドＧｎのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、(b) 所定の発光素子２２に割り当てられた発光制御区間は、制御グリッドＧｎのうち所定の発光素子２２を覆う制御グリッドＧに加速電圧が印加される区間であり、(c) 複数の制御グリッドＧｎに制御電圧パルスを順次且つ繰り返し印加して多数配列された発光素子２２のうちの発光可能な発光素子を順次選択するグリッド切換手段６２をさらに含むものである。このため、蛍光表示管１２の蛍光体が、表示データＤの階調数を示すビット数よりも少ない数の第１入力端子３６、第２入力端子３８、第３入力端子４０およびそれに続く並列信号処理回路( 第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６、および第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２）とを含む表示駆動制御回路３０を用いて、その表示データＤの階調数で表示される。

また、本実施例によれば、グリッド切換手段６２は、第１区間とそれに続く第２区間とに対応する時間幅の１つの制御電圧パルスを複数の制御グリッドＧｎに順次且つ繰り返し印加するものであることから、発光素子２２が、表示データＤの階調数を示すビット数よりも少ない数の第１入力端子３６、第２入力端子３８、第３入力端子４０およびそれに続く並列信号処理回路( 第１シフトレジスタ４２、第２シフトレジスタ４４、第３シフトレジスタ４６、および第１ラッチ回路４８、第２ラッチ回路５０、第３ラッチ回路５２）とを含む表示駆動制御回路３０を用いて、表示データＤの階調数で表示される。

次に、本発明の他の実施例を説明する。なお、以下の説明において、前述の実施例と共通する部分には同一の符号を付して説明を省略する。

図６は、本発明の他の実施例の作動を説明するタイムチャートであって、図４に対応する図である。本実施例では、２５６階調を表す８ビットの表示データＤが用いられ、その表示データＤから２分割された上位ビットｂ７〜ｂ４と下位ビットｂ３〜ｂ０とが、表示駆動制御回路３０に設けられた４つ入力端子へ交互に入力させられる。第２区間は第１区間の１／１５の長さに設定されており、第１区間では、「２４０」〜「０」までの間で１５段階で減少する第１のＧＣＰ信号が用いられ、第２区間では、「１５」〜「０」までの間で１５段階で減少する第２のＧＣＰ信号が用いられる。本実施例によれば、４つ入力端子およびそれに続く４系統の信号処理回路( ４つのシフトレジスタ、４つのラッチ回路）とを含む表示駆動制御回路３０を用いて、表示データＤが示す２５６階調で発光素子２２が表示される。

図７は、本発明の他の実施例の作動を説明するタイムチャートであって、図４に対応する図である。本実施例では、６４階調を表す６ビットの表示データＤが用いられ、その表示データＤから２分割された上位２ビットｂ５〜ｂ４と下位４ビットｂ３〜ｂ０とが、表示駆動制御回路３０に設けられた４つ入力端子へ交互に入力させられる。第２区間は第１区間の１／３の長さに設定されており、第１区間では、「４８」〜「０」へ３段階で減少する第１のＧＣＰ信号が用いられ、第２区間では、「１５」〜「０」までの間で１５段階で減少する第２のＧＣＰ信号が用いられる。本実施例によれば、４つ入力端子およびそれに続く４系統の信号処理回路( ４つのシフトレジスタ、４つのラッチ回路）とを含む表示駆動制御回路３０を用いて、表示データＤが示す６４階調で発光素子２２が表示される。

図８は、本発明の他の実施例の作動を説明するタイムチャートであって、図４に対応する図である。本実施例では、３２階調を表す５ビットの表示データＤが用いられ、その表示データＤから２分割された上位１ビットｂ４と下位４ビットｂ３〜ｂ０とが、表示駆動制御回路３０に設けられた４つ入力端子へ交互に入力させられる。第２区間は第１区間よりも少し短く設定されており、第１区間では、「１６」〜「０」へ１段階で減少する第１のＧＣＰ信号が用いられ、第２区間では、「１５」〜「０」までの間で１５段階で減少する第２のＧＣＰ信号が用いられる。本実施例によれば、４つ入力端子およびそれに続く４系統の信号処理回路( ４つのシフトレジスタ、４つのラッチ回路）とを含む表示駆動制御回路３０を用いて、表示データＤが示す３２階調で発光素子２２が表示される。

図９は、本発明の他の実施例の作動を説明するタイムチャートであって、図４に対応する図である。本実施例では、６４階調を表す６ビットの表示データＤが用いられ、その表示データＤから３分割された上位２ビットｂ５〜ｂ４と中位ビットｂ３〜ｂ２と下位４ビットｂ１〜ｂ０とが、表示駆動制御回路３０に設けられた２つ入力端子へ交互に入力させられる。第２区間は第１区間の１／３の長さに設定され、第３区間は第２区間の１／３の長さに設定されており、１つの発光素子２２に対する１つの発光制御区間は、それら第１区間、第２区間、第３区間で構成される。第１区間では「４８」〜「０」へ３段階で減少する第１のＧＣＰ信号が用いられ、第２区間では「１２」〜「０」までの間で３段階で減少する第２のＧＣＰ信号が用いられ、第３区間では「３」〜「０」までの間で３段階で減少する第３のＧＣＰ信号が用いられる。本実施例によれば、２つ入力端子およびそれに続く２系統の信号処理回路( ２つのシフトレジスタ、２つのラッチ回路）とを含む表示駆動制御回路３０を用いて、表示データＤが示す６４階調で発光素子２２が表示される。

以上、本発明を図面を参照して詳細に説明したが、本発明はの他の態様でも実施できる。

たとえば、前述の実施例では、１回のグリッドスキャン内において所定の発光素子２２を発光させるための１単位のグリッドに制御電圧が印加される発光制御区間において、表示データＤの上位ビットが示す階調に対応する発光パルスを発生させる上位スキャンを行う第１区間と、表示データＤの下位ビットが示す階調に対応する発光パルスを発生させる下位スキャンを行う第２区間とが設けられていたが、上位スキャンを行う第１区間が１画面分実行された後、下位スキャンを行う第２区間が１画面分実行されるようにしてもよい。

また、前述の実施例では、蛍光表示管１２が画像表示器として画像表示装置１０に備えられた例が示されていたが、基板の一面に多数のＬＥＤチップが配列されてそれらが単純マトリックス駆動で画像表示されるＬＥＤ画像表示装置であってもよい。また、画像表示器として、単純マトリックス駆動で画像表示されるＬＣＤ画像表示装置であってもよい。

なお、上述したのはあくまでも本発明の一実施例であり、本発明はその主旨を逸脱しない範囲で種々変更を加え得るものである。

本発明の一実施例の画像表示装置の構成を概略説明する図である。図１の実施例の画像表示装置に備えられた蛍光表示管内の構成を説明する図である。図１の実施例の画像表示装置に備えられた表示駆動制御回路の構成を説明する回路図である。図１の実施例の画像表示装置に備えられた表示駆動制御回路および表示制御装置の機能および作動を説明するタイムチャートである。図１の実施例の画像表示装置に備えられた表示制御装置の作動の要部を説明するタイムチャートである。本発明の他の実施例の制御作動を説明するタイムタートであって、図４に相当する図である。本発明の他の実施例の制御作動を説明するタイムタートであって、図４に相当する図である。本発明の他の実施例の制御作動を説明するタイムタートであって、図４に相当する図である。本発明の他の実施例の制御作動を説明するタイムタートであって、図４に相当する図である。

符号の説明

１０：画像表示
１２：蛍光表示管( 画像表示器)
２２：発光体
３０：表示駆動制御回路
３６：第１入力端子、３８：第２入力端子、４０：第３入力端子( 入力端子）
４２：第１シフトレジスタ( 並列信号処理回路)
４４：第２シフトレジスタ( 並列信号処理回路)
４６：第３シフトレジスタ( 並列信号処理回路)
４８：第１ラッチ回路( 並列信号処理回路)
５０：第２ラッチ回路( 並列信号処理回路)
５２：第３ラッチ回路( 並列信号処理回路)
６０：タイミング制御手段
６２：グリッド切換手段
６４：表示データ供給手段
６８：第１区間発光制御手段
７０：第２区間発光制御手段

Claims

多数の画素をそれぞれ構成するために一面に多数配列された発光体と、該発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子および該入力端子に対応する複数の並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、該表示データが示す輝度階調を有する画像を表示する画像表示方法であって、
前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを上位ビットおよび下位ビットに分割して前記入力端子に交互に供給し、
前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記表示データの上位ビットを前記入力端子に供給して該上位ビットに対応する相対的に粗い輝度階調で該所定の発光体を発光させ、
前記発光制御区間内において前記第１区間よりも短く設定された第２区間において、前記表示データの下位ビットを前記入力端子に供給して該下位ビットに対応する相対的に細かな輝度階調で該所定の発光体を発光させることを特徴とする画像表示装置。
多数の画素をそれぞれ構成するために一面に多数配列された発光体と、該発光体を発光させるために供給される表示データのビット数に対応する複数の入力端子および該入力端子に対応する複数の並列信号処理回路を有して該表示データが示す輝度階調に対応した時間割合で該発光体を駆動する表示駆動制御回路とを備え、該表示データが示す輝度階調を有する画像を表示する画像表示装置であって、
前記入力端子の数に対応するビット数で表される階調数よりも多い階調を表す表示データを上位ビットおよび下位ビットに分割して前記入力端子に交互に供給する表示データ供給手段と、
前記多数の発光体のうちの所定の発光体に繰り返し割り当てられる発光制御区間内に設定された第１区間において、前記上位ビットの表示データを前記入力端子に供給して該上位ビットに対応する相対的に粗い輝度階調で該所定の発光体を発光させる第１区間発光制御手段と、
前記発光制御区間内において前記第１区間よりも短く設定された第２区間において、前記下位ビットの表示データを前記入力端子に供給して該下位ビットに対応する相対的に細かな輝度階調で該所定の発光体を発光させる第１区間発光制御手段と
を、含むことを特徴とする画像表示装置。
前記第１区間発光制御手段は、前記第１区間内において時間経過とともに段階的に減少する値を表す第１ＧＣＰ信号を前記入力端子に供給するものであり、
前記第２区間発光制御手段は、前記第２区間内において時間経過とともに段階的に減少する値を表す第２ＧＣＰ信号を前記入力端子に供給するものであり、
前記表示駆動制御回路は、前記第１区間内において前記第１ＧＣＰ信号と前記上位ビットとを比較して該上位ビットが示す値が上まわる間は比較信号を出力するとともに、前記第２区間において前記第２ＧＣＰ信号と前記下位ビットとを比較して該下位ビットが示す値が上まわる間は比較信号を出力する発光パルス幅制御回路と、該発光パルス幅制御回路の比較信号の出力に応答して前記発光素子を点灯させる駆動回路とを、備える
ことを特徴とする請求項２の画像表示装置。
前記多数配列された発光体は、蛍光表示管の陽極上に設けられて該蛍光表示管のカソードから発生し且つ複数の制御グリッドのいずれかを通して加速された電子が衝突させられることにより発光する蛍光体であり、
前記所定の発光体に割り当てられた発光制御区間は、前記制御グリッドのうち該所定の発光体を覆う制御グリッドに加速電圧が印加される区間であり、
前記複数の制御グリッドに制御電圧パルスを順次且つ繰り返し印加して前記多数配列された発光体のうちの発光可能な発光体を順次選択するグリッド切換手段を、さらに含むことを特徴とする請求項２または３の画像表示装置。
前記グリッド切換手段は、前記第１区間とそれに続く第２区間とに対応する時間幅の１つの制御電圧パルスを前記複数の制御グリッドに順次且つ繰り返し印加するものであることを特徴とする請求項４の画像表示装置。
前記グリッド切換手段は、前記第１区間に対応する時間幅の第１制御電圧パルスを前記複数の制御グリッドに順次印加し、それに続いて前記第２区間に対応する時間幅の第２制御電圧パルスを前記複数の制御グリッドに順次印加することを、繰り返し行うものであることを特徴とする請求項４の画像表示装置。